JPH0863955A - 半導体メモリ装置のモード設定方法及びその回路 - Google Patents
半導体メモリ装置のモード設定方法及びその回路Info
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- JPH0863955A JPH0863955A JP7191417A JP19141795A JPH0863955A JP H0863955 A JPH0863955 A JP H0863955A JP 7191417 A JP7191417 A JP 7191417A JP 19141795 A JP19141795 A JP 19141795A JP H0863955 A JPH0863955 A JP H0863955A
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
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- G11—INFORMATION STORAGE
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 動作モード変更時間を極力抑制することがで
きるような半導体メモリ装置のモード設定回路を提供す
る。 【解決手段】 外部入力アドレスを整形して内部用のア
ドレス信号を発生するアドレスバッファにおけるノード
Ｎ４のバッファ内信号を、モード設定制御信号ＷＣＢＲ
ＳＥＴに応じてゲーティングするゲート手段６４，６６
と、このゲート手段６４，６６からの信号をラッチし、
動作モードを設定するためのモード設定信号ＭＤＳＴｉ
を発生するラッチ手段７０，７２と、を備えたモード設
定回路とする。半導体メモリのマスタクロックであるバ
ーＲＡＳに対し独立的にモード設定信号を発生でき、バ
ーＲＡＳに同期して発生する制御信号φＲＡＲ等のプリ
チャージ時間が関与しなくなるので、モード切り換えを
迅速に行える。
きるような半導体メモリ装置のモード設定回路を提供す
る。 【解決手段】 外部入力アドレスを整形して内部用のア
ドレス信号を発生するアドレスバッファにおけるノード
Ｎ４のバッファ内信号を、モード設定制御信号ＷＣＢＲ
ＳＥＴに応じてゲーティングするゲート手段６４，６６
と、このゲート手段６４，６６からの信号をラッチし、
動作モードを設定するためのモード設定信号ＭＤＳＴｉ
を発生するラッチ手段７０，７２と、を備えたモード設
定回路とする。半導体メモリのマスタクロックであるバ
ーＲＡＳに対し独立的にモード設定信号を発生でき、バ
ーＲＡＳに同期して発生する制御信号φＲＡＲ等のプリ
チャージ時間が関与しなくなるので、モード切り換えを
迅速に行える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するもので、特に、メモリ装置の動作モード選択のた
めのモード設定方法とモード設定回路に関するものであ
る。
関するもので、特に、メモリ装置の動作モード選択のた
めのモード設定方法とモード設定回路に関するものであ
る。
【０００２】
【従来の技術】従来では、１デバイスを多様なモードで
動作させるためにヒューズ選択回路を用いるのが一般的
であった。即ち、所定の動作モードを設定するヒューズ
を切断することで動作モードの選択を行うものである。
しかしながら、このようなヒューズ選択回路を利用する
メモリでは、ヒューズ選択回路の物理的特性上、一旦１
つの動作モードが設定されると他の動作モードへの転換
は不可能であった。
動作させるためにヒューズ選択回路を用いるのが一般的
であった。即ち、所定の動作モードを設定するヒューズ
を切断することで動作モードの選択を行うものである。
しかしながら、このようなヒューズ選択回路を利用する
メモリでは、ヒューズ選択回路の物理的特性上、一旦１
つの動作モードが設定されると他の動作モードへの転換
は不可能であった。
【０００３】そこで、外部入力信号を組合せることで動
作モードを選択できるようにしたモード設定回路が提案
され使用されるようになってきている。このモード設定
回路は、行アドレスストローブ信号バーＲＡＳに同期す
る制御信号と行アドレスバッファから出力される内部用
の行アドレス信号ＲＡｉとを組合せ、モード設定制御信
号のエネーブル区間で動作モードを設定するようになっ
ている。このようなモード設定回路を用いた場合、一般
的に知られているように、動作モードの設定は“Write
enable CAS before RAS ：ＷＣＢＲ”の条件で実行され
るので、列アドレスストローブ信号及び書込エネーブル
信号の情報をもった制御信号が要求される。
作モードを選択できるようにしたモード設定回路が提案
され使用されるようになってきている。このモード設定
回路は、行アドレスストローブ信号バーＲＡＳに同期す
る制御信号と行アドレスバッファから出力される内部用
の行アドレス信号ＲＡｉとを組合せ、モード設定制御信
号のエネーブル区間で動作モードを設定するようになっ
ている。このようなモード設定回路を用いた場合、一般
的に知られているように、動作モードの設定は“Write
enable CAS before RAS ：ＷＣＢＲ”の条件で実行され
るので、列アドレスストローブ信号及び書込エネーブル
信号の情報をもった制御信号が要求される。
【０００４】図９及び図１０にモード設定回路の従来例
の回路図を示す。これらモード設定回路は、モード設定
制御信号ＷＣＢＲＳＥＴと、行アドレスバッファから出
力される行アドレス信号ＲＡｉと、電源電圧ＶＣＣがパ
ワーアップ（電源接続）された後に入力される定電源電
圧信号φＶＣＣＨと、を入力として受け、これらに応じ
てモード設定信号ＭＤＳＴｉを出力する。尚、定電源電
圧信号φＶＣＣＨは、パワーダウン時には論理“ロウ”
に維持されてデバイスを初期モード設定とし、パワーア
ップで論理“ハイ”に維持される信号である。つまり、
これら回路に定電源電圧信号φＶＣＣＨによる制御を加
えてあるのは、電源電圧ＶＣＣの状態に応じての動作を
行わせるためである。
の回路図を示す。これらモード設定回路は、モード設定
制御信号ＷＣＢＲＳＥＴと、行アドレスバッファから出
力される行アドレス信号ＲＡｉと、電源電圧ＶＣＣがパ
ワーアップ（電源接続）された後に入力される定電源電
圧信号φＶＣＣＨと、を入力として受け、これらに応じ
てモード設定信号ＭＤＳＴｉを出力する。尚、定電源電
圧信号φＶＣＣＨは、パワーダウン時には論理“ロウ”
に維持されてデバイスを初期モード設定とし、パワーア
ップで論理“ハイ”に維持される信号である。つまり、
これら回路に定電源電圧信号φＶＣＣＨによる制御を加
えてあるのは、電源電圧ＶＣＣの状態に応じての動作を
行わせるためである。
【０００５】図９に示すモード設定回路では、モード設
定制御信号ＷＣＢＲＳＥＴをインバータ２で反転し、電
源電圧ＶＣＣにソース端子をつなげたＰＭＯＳトランジ
スタ４のゲート端子を制御する。このＰＭＯＳトランジ
スタ４のドレイン端子にソース端子を接続したＰＭＯＳ
トランジスタ６は、行アドレス信号ＲＡｉをゲート端子
に受け、ドレイン端子が出力ノードＮ１に接続される。
出力ノードＮ１にはまた、行アドレス信号ＲＡｉをゲー
ト端子に受けるＮＭＯＳトランジスタ８のドレイン端子
が接続されている。このＮＭＯＳトランジスタ８のソー
ス端子にはＮＭＯＳトランジスタ１０のドレイン端子が
接続されており、該ＮＭＯＳトランジスタ１０は、ゲー
ト端子にモード設定制御信号ＷＣＢＲＳＥＴを受け、ソ
ース端子が接地電圧ＶＳＳにつながれている。更に、出
力ノードＮ１には、設定される信号をラッチするための
１対のラッチ接続形インバータ１２，１４と、ソース端
子を接地電圧ＶＳＳに接地したＮＭＯＳトランジスタ２
０のドレイン端子と、が接続されている。ＮＭＯＳトラ
ンジスタ２０は、定電源電圧信号φＶＣＣＨをインバー
タ２２で反転してゲート端子に受けている。インバータ
１２，１４でラッチされた信号は、インバータ１６，１
８からなるインバータチェーンを経て整形され、モード
設定信号ＭＤＳＴｉとして出力される。
定制御信号ＷＣＢＲＳＥＴをインバータ２で反転し、電
源電圧ＶＣＣにソース端子をつなげたＰＭＯＳトランジ
スタ４のゲート端子を制御する。このＰＭＯＳトランジ
スタ４のドレイン端子にソース端子を接続したＰＭＯＳ
トランジスタ６は、行アドレス信号ＲＡｉをゲート端子
に受け、ドレイン端子が出力ノードＮ１に接続される。
出力ノードＮ１にはまた、行アドレス信号ＲＡｉをゲー
ト端子に受けるＮＭＯＳトランジスタ８のドレイン端子
が接続されている。このＮＭＯＳトランジスタ８のソー
ス端子にはＮＭＯＳトランジスタ１０のドレイン端子が
接続されており、該ＮＭＯＳトランジスタ１０は、ゲー
ト端子にモード設定制御信号ＷＣＢＲＳＥＴを受け、ソ
ース端子が接地電圧ＶＳＳにつながれている。更に、出
力ノードＮ１には、設定される信号をラッチするための
１対のラッチ接続形インバータ１２，１４と、ソース端
子を接地電圧ＶＳＳに接地したＮＭＯＳトランジスタ２
０のドレイン端子と、が接続されている。ＮＭＯＳトラ
ンジスタ２０は、定電源電圧信号φＶＣＣＨをインバー
タ２２で反転してゲート端子に受けている。インバータ
１２，１４でラッチされた信号は、インバータ１６，１
８からなるインバータチェーンを経て整形され、モード
設定信号ＭＤＳＴｉとして出力される。
【０００６】図１０に示すモード設定回路も図９のモー
ド設定回路とほぼ同じ構成で、但し図９のモード設定回
路のＮＭＯＳトランジスタ２０に代えて、定電源電圧信
号φＶＣＣＨをゲート端子に受けるＰＭＯＳトランジス
タ２４を電源電圧ＶＣＣと出力ノードＮ１との間につな
いである。
ド設定回路とほぼ同じ構成で、但し図９のモード設定回
路のＮＭＯＳトランジスタ２０に代えて、定電源電圧信
号φＶＣＣＨをゲート端子に受けるＰＭＯＳトランジス
タ２４を電源電圧ＶＣＣと出力ノードＮ１との間につな
いである。
【０００７】これらモード設定回路は、モード設定制御
信号ＷＣＢＲＳＥＴのエネーブル区間で動作モードを設
定可能であり、行アドレス信号ＲＡｉの各種組合せに従
って所定の動作モードを必要な時点で設定することがで
きる。即ち具体的には、図９のモード設定回路で説明す
ると、まずモード設定制御信号ＷＣＢＲＳＥＴが論理
“ハイ”へエネーブルされることで、ＰＭＯＳトランジ
スタ４及びＮＭＯＳトランジスタ１０がＯＮしてモード
設定回路がエネーブルされる。定電源電圧信号φＶＣＣ
Ｈはパワーアップ後に論理“ハイ”でインバータ２２に
印加されるので、インバータ２２の出力信号で制御され
るＮＭＯＳトランジスタ２０はＯＦＦである。従って、
行アドレス信号ＲＡｉの論理状態に応じて出力ノードＮ
１には、電源電圧ＶＣＣレベルの論理“ハイ”、或いは
接地電圧ＶＳＳレベルの論理“ロウ”の信号が設定され
る。図１０に示すモード設定回路も、この図９の回路と
ほぼ同様に動作する。
信号ＷＣＢＲＳＥＴのエネーブル区間で動作モードを設
定可能であり、行アドレス信号ＲＡｉの各種組合せに従
って所定の動作モードを必要な時点で設定することがで
きる。即ち具体的には、図９のモード設定回路で説明す
ると、まずモード設定制御信号ＷＣＢＲＳＥＴが論理
“ハイ”へエネーブルされることで、ＰＭＯＳトランジ
スタ４及びＮＭＯＳトランジスタ１０がＯＮしてモード
設定回路がエネーブルされる。定電源電圧信号φＶＣＣ
Ｈはパワーアップ後に論理“ハイ”でインバータ２２に
印加されるので、インバータ２２の出力信号で制御され
るＮＭＯＳトランジスタ２０はＯＦＦである。従って、
行アドレス信号ＲＡｉの論理状態に応じて出力ノードＮ
１には、電源電圧ＶＣＣレベルの論理“ハイ”、或いは
接地電圧ＶＳＳレベルの論理“ロウ”の信号が設定され
る。図１０に示すモード設定回路も、この図９の回路と
ほぼ同様に動作する。
【０００８】図１１には、モード設定制御信号ＷＣＢＲ
ＳＥＴの発生回路を示してあり、そして図１２に、その
動作タイミングを説明する信号波形を示してある。これ
ら図１１及び図１２を参照してモード設定制御信号発生
回路について説明する。
ＳＥＴの発生回路を示してあり、そして図１２に、その
動作タイミングを説明する信号波形を示してある。これ
ら図１１及び図１２を参照してモード設定制御信号発生
回路について説明する。
【０００９】図１１のモード設定制御信号発生回路は、
行アドレスストローブ信号バーＲＡＳに同期して逆位相
で発生される制御信号φＲＤ，φＲＡＲと、行アドレス
バッファから出力される行アドレス信号ＲＡｉと、ＷＣ
ＢＲの条件下で列アドレス信号、行アドレス信号、及び
書込エネーブル信号の組合せによって発生するマスタ制
御信号ＷＣＢＲＢと、を入力してモード設定制御信号Ｗ
ＣＢＲＳＥＴを発生する構成である。
行アドレスストローブ信号バーＲＡＳに同期して逆位相
で発生される制御信号φＲＤ，φＲＡＲと、行アドレス
バッファから出力される行アドレス信号ＲＡｉと、ＷＣ
ＢＲの条件下で列アドレス信号、行アドレス信号、及び
書込エネーブル信号の組合せによって発生するマスタ制
御信号ＷＣＢＲＢと、を入力してモード設定制御信号Ｗ
ＣＢＲＳＥＴを発生する構成である。
【００１０】その具体的回路構成は、制御信号φＲＤを
反転するインバータ２６の出力信号及びマスタ制御信号
ＷＣＢＲＢを論理入力とするＮＯＲゲート２８と、行ア
ドレス信号ＲＡｉを反転するインバータ３０と、制御信
号φＲＡＲをドライブするインバータ３２，３４，３
６，３８のインバータチェーンと、ＮＯＲゲート２８、
インバータ３０、及びインバータ３８の各出力信号を論
理演算するＮＡＮＤゲート４０と、ＮＡＮＤゲート４０
の出力信号を反転してモード設定制御信号ＷＣＢＲＳＥ
Ｔを発生するインバータ４２と、を備えたものである。
このうち、インバータ３２，３４，３６，３８に対し提
供される抵抗Ｒ１，Ｒ２及びキャパシタＣ１，Ｃ２は、
遅延素子として機能する。
反転するインバータ２６の出力信号及びマスタ制御信号
ＷＣＢＲＢを論理入力とするＮＯＲゲート２８と、行ア
ドレス信号ＲＡｉを反転するインバータ３０と、制御信
号φＲＡＲをドライブするインバータ３２，３４，３
６，３８のインバータチェーンと、ＮＯＲゲート２８、
インバータ３０、及びインバータ３８の各出力信号を論
理演算するＮＡＮＤゲート４０と、ＮＡＮＤゲート４０
の出力信号を反転してモード設定制御信号ＷＣＢＲＳＥ
Ｔを発生するインバータ４２と、を備えたものである。
このうち、インバータ３２，３４，３６，３８に対し提
供される抵抗Ｒ１，Ｒ２及びキャパシタＣ１，Ｃ２は、
遅延素子として機能する。
【００１１】この回路の動作タイミングは図１２に示す
ように、制御信号φＲＤが論理“ハイ”にエネーブルさ
れ、またマスタ制御信号ＷＣＢＲＢが論理“ロウ”にエ
ネーブルされ、そして制御信号φＲＡＲが論理“ハイ”
にエネーブルされると、所定時間経過した後に論理“ハ
イ”のモード設定制御信号ＷＣＢＲＳＥＴが発生される
ようになっている。発生したモード設定制御信号ＷＣＢ
ＲＳＥＴは、図９及び図１０に示すモード設定回路へ入
力される。
ように、制御信号φＲＤが論理“ハイ”にエネーブルさ
れ、またマスタ制御信号ＷＣＢＲＢが論理“ロウ”にエ
ネーブルされ、そして制御信号φＲＡＲが論理“ハイ”
にエネーブルされると、所定時間経過した後に論理“ハ
イ”のモード設定制御信号ＷＣＢＲＳＥＴが発生される
ようになっている。発生したモード設定制御信号ＷＣＢ
ＲＳＥＴは、図９及び図１０に示すモード設定回路へ入
力される。
【００１２】図１３にマスタ制御信号ＷＣＢＲＢの発生
回路を示す。まず第１論理回路４４で、列アドレススト
ローブ信号バッファ（Column Address Strobe signal b
uffer ：ＣＡＳバッファ）内の内部出力信号φＣと、書
込エネーブル信号バッファ（Write Enable signal buff
er：ＷＥバッファ）内の内部出力信号φＷと、行アドレ
スストローブ信号バッファ（Row Address Strobe signa
l buffer：ＲＡＳバッファ）内の内部出力信号φＲＰ
と、が論理演算される。また、ＮＯＲゲート５４で、行
アドレスストローブ信号バーＲＡＳに同期して逆位相で
発生される制御信号φＲＤ１，φＲＤ２が論理演算され
る。第１論理回路４４の出力信号はノードＬ１を通じて
第２論理回路４６へ入力される。このノードＬ１には、
ＰＭＯＳトランジスタ４８のドレイン端子が接続されて
いる。ＰＭＯＳトランジスタ４８のソース端子は電源電
圧ＶＣＣにつながれ、ゲート端子はＮＯＲゲート５４の
出力信号を反転するインバータ５６の出力信号につなが
れている。第２論理回路４６の出力信号は、インバータ
５０，５２のインバータチェーンでドライブされてマス
タ制御信号ＷＣＢＲＢとして発生される。
回路を示す。まず第１論理回路４４で、列アドレススト
ローブ信号バッファ（Column Address Strobe signal b
uffer ：ＣＡＳバッファ）内の内部出力信号φＣと、書
込エネーブル信号バッファ（Write Enable signal buff
er：ＷＥバッファ）内の内部出力信号φＷと、行アドレ
スストローブ信号バッファ（Row Address Strobe signa
l buffer：ＲＡＳバッファ）内の内部出力信号φＲＰ
と、が論理演算される。また、ＮＯＲゲート５４で、行
アドレスストローブ信号バーＲＡＳに同期して逆位相で
発生される制御信号φＲＤ１，φＲＤ２が論理演算され
る。第１論理回路４４の出力信号はノードＬ１を通じて
第２論理回路４６へ入力される。このノードＬ１には、
ＰＭＯＳトランジスタ４８のドレイン端子が接続されて
いる。ＰＭＯＳトランジスタ４８のソース端子は電源電
圧ＶＣＣにつながれ、ゲート端子はＮＯＲゲート５４の
出力信号を反転するインバータ５６の出力信号につなが
れている。第２論理回路４６の出力信号は、インバータ
５０，５２のインバータチェーンでドライブされてマス
タ制御信号ＷＣＢＲＢとして発生される。
【００１３】
【発明が解決しようとする課題】上記のようなマスタ制
御信号発生回路では、内部出力信号φＣ，φＷ，φＲＰ
に応じてマスタ制御信号ＷＣＢＲＢを論理“ロウ”にエ
ネーブルして出力し終わると、制御信号φＲＤ１，φＲ
Ｄ２によって制御されるＰＭＯＳトランジスタ４８のプ
リチャージで、マスタ制御信号ＷＣＢＲＢを電源電圧Ｖ
ＣＣレベルの論理“ハイ”にプリチャージする構成とな
っている。次の動作モード設定のためにはマスタ制御信
号ＷＣＢＲＢが速やかにプリチャージされるのが望まし
いが、現状のマスタ制御信号発生回路では、マスタ制御
信号ＷＣＢＲＢのプリチャージまでに比較的長時間を要
することになっている。
御信号発生回路では、内部出力信号φＣ，φＷ，φＲＰ
に応じてマスタ制御信号ＷＣＢＲＢを論理“ロウ”にエ
ネーブルして出力し終わると、制御信号φＲＤ１，φＲ
Ｄ２によって制御されるＰＭＯＳトランジスタ４８のプ
リチャージで、マスタ制御信号ＷＣＢＲＢを電源電圧Ｖ
ＣＣレベルの論理“ハイ”にプリチャージする構成とな
っている。次の動作モード設定のためにはマスタ制御信
号ＷＣＢＲＢが速やかにプリチャージされるのが望まし
いが、現状のマスタ制御信号発生回路では、マスタ制御
信号ＷＣＢＲＢのプリチャージまでに比較的長時間を要
することになっている。
【００１４】また、モード設定制御信号発生回路におい
ては、モード設定制御信号ＷＣＢＲＳＥＴの発生に際し
て、行アドレスストローブ信号バーＲＡＳに同期して逆
位相で発生される制御信号φＲＤ，φＲＡＲの制御を受
けるようになっている。また、モード設定回路では行ア
ドレス信号ＲＡｉを利用するので、同じく制御信号φＲ
Ｄ，φＲＡＲが影響している。従って、１動作モード設
定後に更に他の動作モードを設定する場合、行アドレス
ストローブ信号バーＲＡＳに関連した信号、即ち制御信
号φＲＤ，φＲＡＲ等のプリチャージ時間が必要とな
る。全体的にみると、そのプリチャージ時間により動作
モード設定に少なくとも３０ｎｓ程度の時間を要する結
果となっており、これは即ち、デバイス動作中の動作モ
ード変更に最低でも３０ｎｓ程度の時間がかかるという
ことになる。最近特に、高周波数で動作しながら動作モ
ード変更を頻繁に行う同期式グラフィックＤＲＡＭ（Sy
nchronous Graphic ＤＲＡＭ）等において、動作モード
変更に伴うタイムロスが焦点になってきており、その改
善が望まれている。
ては、モード設定制御信号ＷＣＢＲＳＥＴの発生に際し
て、行アドレスストローブ信号バーＲＡＳに同期して逆
位相で発生される制御信号φＲＤ，φＲＡＲの制御を受
けるようになっている。また、モード設定回路では行ア
ドレス信号ＲＡｉを利用するので、同じく制御信号φＲ
Ｄ，φＲＡＲが影響している。従って、１動作モード設
定後に更に他の動作モードを設定する場合、行アドレス
ストローブ信号バーＲＡＳに関連した信号、即ち制御信
号φＲＤ，φＲＡＲ等のプリチャージ時間が必要とな
る。全体的にみると、そのプリチャージ時間により動作
モード設定に少なくとも３０ｎｓ程度の時間を要する結
果となっており、これは即ち、デバイス動作中の動作モ
ード変更に最低でも３０ｎｓ程度の時間がかかるという
ことになる。最近特に、高周波数で動作しながら動作モ
ード変更を頻繁に行う同期式グラフィックＤＲＡＭ（Sy
nchronous Graphic ＤＲＡＭ）等において、動作モード
変更に伴うタイムロスが焦点になってきており、その改
善が望まれている。
【００１５】そこで本発明では、一度設定した動作モー
ドから次の動作モードへの変更時間を極力抑制すること
ができるようなモード設定方法とそのためのモード設定
回路を提供することを目的とする。即ち、動作モード設
定時間が格段に短くて高速動作に適し、デバイスの全体
的な速度低下やそれによる誤動作を確実に防止できるよ
うなモード設定方法とそのモード設定回路を提供せんと
するものである。
ドから次の動作モードへの変更時間を極力抑制すること
ができるようなモード設定方法とそのためのモード設定
回路を提供することを目的とする。即ち、動作モード設
定時間が格段に短くて高速動作に適し、デバイスの全体
的な速度低下やそれによる誤動作を確実に防止できるよ
うなモード設定方法とそのモード設定回路を提供せんと
するものである。
【００１６】
【課題を解決するための手段】このような目的のために
は、半導体メモリ装置のマスタクロックである行アドレ
スストローブ信号に従属せず、これから離れて独立的に
モード設定信号を発生できるようなモード設定方法及び
回路とすることが考えられる。
は、半導体メモリ装置のマスタクロックである行アドレ
スストローブ信号に従属せず、これから離れて独立的に
モード設定信号を発生できるようなモード設定方法及び
回路とすることが考えられる。
【００１７】そこで、本発明によれば、多数の動作モー
ドを選択して動作可能な半導体メモリ装置に備えられる
モード設定回路で、外部入力アドレスを整形して内部用
のアドレス信号を発生するためのアドレスバッファにお
けるバッファ内信号を、モード設定制御信号に応じてゲ
ーティングするゲート手段と、このゲート手段からの信
号をラッチし、所定の動作モードを設定するためのモー
ド設定信号を発生するラッチ手段と、を備えてなること
を特徴としたモード設定回路が提供される。
ドを選択して動作可能な半導体メモリ装置に備えられる
モード設定回路で、外部入力アドレスを整形して内部用
のアドレス信号を発生するためのアドレスバッファにお
けるバッファ内信号を、モード設定制御信号に応じてゲ
ーティングするゲート手段と、このゲート手段からの信
号をラッチし、所定の動作モードを設定するためのモー
ド設定信号を発生するラッチ手段と、を備えてなること
を特徴としたモード設定回路が提供される。
【００１８】また、本発明によれば、多数の動作モード
を選択して動作可能な半導体メモリ装置のモード設定方
法で、外部入力アドレスを整形して内部用のアドレス信
号を発生するアドレスバッファのバッファ内信号をモー
ド設定制御信号に応答してラッチし、該ラッチした信号
から所定の動作モードを設定するためのモード設定信号
を発生することを特徴としたモード設定方法が提供され
る。
を選択して動作可能な半導体メモリ装置のモード設定方
法で、外部入力アドレスを整形して内部用のアドレス信
号を発生するアドレスバッファのバッファ内信号をモー
ド設定制御信号に応答してラッチし、該ラッチした信号
から所定の動作モードを設定するためのモード設定信号
を発生することを特徴としたモード設定方法が提供され
る。
【００１９】加えて、本発明によれば、多数の動作モー
ドを選択して動作可能な半導体メモリ装置で、外部入力
アドレスを整形して内部用のアドレス信号を発生するた
めのアドレスバッファにおけるバッファ内信号を、モー
ド設定制御信号に応答してゲーティングするゲート手
段、及び、このゲート手段による信号をラッチし、所定
の動作モードを設定するためのモード設定信号を発生す
るラッチ手段、を備えたモード設定回路と、列アドレス
ストローブ信号バッファ内の内部出力信号、書込エネー
ブル信号バッファ内の内部出力信号、及び行アドレスス
トローブ信号バッファ内の内部出力信号を組合せ、更に
遅延手段を利用して短パルス形のマスタ制御信号を発生
するマスタ制御信号発生回路と、少なくともこのマスタ
制御信号及び前記バッファ内信号から前記モード設定制
御信号を発生するモード設定制御信号発生回路と、を備
えることを特徴とした半導体メモリ装置が提供される。
ドを選択して動作可能な半導体メモリ装置で、外部入力
アドレスを整形して内部用のアドレス信号を発生するた
めのアドレスバッファにおけるバッファ内信号を、モー
ド設定制御信号に応答してゲーティングするゲート手
段、及び、このゲート手段による信号をラッチし、所定
の動作モードを設定するためのモード設定信号を発生す
るラッチ手段、を備えたモード設定回路と、列アドレス
ストローブ信号バッファ内の内部出力信号、書込エネー
ブル信号バッファ内の内部出力信号、及び行アドレスス
トローブ信号バッファ内の内部出力信号を組合せ、更に
遅延手段を利用して短パルス形のマスタ制御信号を発生
するマスタ制御信号発生回路と、少なくともこのマスタ
制御信号及び前記バッファ内信号から前記モード設定制
御信号を発生するモード設定制御信号発生回路と、を備
えることを特徴とした半導体メモリ装置が提供される。
【００２０】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照し説明する。
図面を参照し説明する。
【００２１】図１及び図２に本発明によるモード設定回
路(MODE SETTING CIRCUIT)の回路例を示す。この実施形
態のモード設定回路は、行アドレスバッファ(ROW ADDRE
SS BUFFER)内の信号を利用するようにしてある。
路(MODE SETTING CIRCUIT)の回路例を示す。この実施形
態のモード設定回路は、行アドレスバッファ(ROW ADDRE
SS BUFFER)内の信号を利用するようにしてある。
【００２２】図１に示すように行アドレスバッファは、
外部から入力されるＴＴＬレベルの外部入力アドレスＡ
Ｉを論理入力とする第３論理回路５４と、第３論理回路
５４の出力信号を受けてＣＭＯＳレベルの出力信号ＬＲ
Ａｉを出力するインバータ５８，６０のインバータチェ
ーンと、第３論理回路５４の出力信号及び行アドレスス
トローブ信号バーＲＡＳに同期して逆位相で発生される
制御信号φＲＡＲを論理入力として内部用の行アドレス
信号ＲＡｉを発生する第４論理回路５６と、から構成さ
れる。この行アドレスバッファは、外部入力アドレスＡ
Ｉを整形して行アドレス信号ＲＡｉを出力する。
外部から入力されるＴＴＬレベルの外部入力アドレスＡ
Ｉを論理入力とする第３論理回路５４と、第３論理回路
５４の出力信号を受けてＣＭＯＳレベルの出力信号ＬＲ
Ａｉを出力するインバータ５８，６０のインバータチェ
ーンと、第３論理回路５４の出力信号及び行アドレスス
トローブ信号バーＲＡＳに同期して逆位相で発生される
制御信号φＲＡＲを論理入力として内部用の行アドレス
信号ＲＡｉを発生する第４論理回路５６と、から構成さ
れる。この行アドレスバッファは、外部入力アドレスＡ
Ｉを整形して行アドレス信号ＲＡｉを出力する。
【００２３】このような行アドレスバッファの場合、そ
の論理回路５４と論理回路５６との間の内部ノードＮ４
における信号、即ち制御信号φＲＡＲに関与されないバ
ッファ内信号を用い、これをモード設定回路の入力とし
てモード設定信号ＭＤＳＴｉを発生する。即ち、図１の
モード設定回路は、ＮＭＯＳトランジスタ６６及びＰＭ
ＯＳトランジスタ６４からなるＣＭＯＳゲートのゲート
手段を介して行アドレスバッファの内部ノードＮ４の信
号をゲーティングし、これに基づきモード設定信号ＭＤ
ＳＴｉを発生する。ゲート手段を構成するＮＭＯＳトラ
ンジスタ６６及びＰＭＯＳトランジスタ６４は、内部ノ
ードＮ４とノードＮ５との間にチャネルが並列接続さ
れ、ＮＭＯＳトランジスタ６６はモード設定制御信号Ｗ
ＣＢＲＳＥＴをゲート端子に受け、またＰＭＯＳトラン
ジスタ６４はモード設定制御信号ＷＣＢＲＳＥＴをイン
バータ６２で反転してゲート端子に受けるようになって
いる。ノードＮ５には、接地電圧ＶＳＳにソース端子が
接地され、また定電源電圧信号φＶＣＣＨをインバータ
７６で反転してゲート端子に受けるＮＭＯＳトランジス
タ７４が接続される。更に、ノードＮ５に設定された信
号をラッチするためのラッチ手段が１対のラッチ接続形
インバータ７０，７２で構成され、そしてインバータ７
０，７２でラッチした信号を反転ドライブしてモード設
定信号ＭＤＳＴｉ発生するインバータ６８が備えられて
いる。
の論理回路５４と論理回路５６との間の内部ノードＮ４
における信号、即ち制御信号φＲＡＲに関与されないバ
ッファ内信号を用い、これをモード設定回路の入力とし
てモード設定信号ＭＤＳＴｉを発生する。即ち、図１の
モード設定回路は、ＮＭＯＳトランジスタ６６及びＰＭ
ＯＳトランジスタ６４からなるＣＭＯＳゲートのゲート
手段を介して行アドレスバッファの内部ノードＮ４の信
号をゲーティングし、これに基づきモード設定信号ＭＤ
ＳＴｉを発生する。ゲート手段を構成するＮＭＯＳトラ
ンジスタ６６及びＰＭＯＳトランジスタ６４は、内部ノ
ードＮ４とノードＮ５との間にチャネルが並列接続さ
れ、ＮＭＯＳトランジスタ６６はモード設定制御信号Ｗ
ＣＢＲＳＥＴをゲート端子に受け、またＰＭＯＳトラン
ジスタ６４はモード設定制御信号ＷＣＢＲＳＥＴをイン
バータ６２で反転してゲート端子に受けるようになって
いる。ノードＮ５には、接地電圧ＶＳＳにソース端子が
接地され、また定電源電圧信号φＶＣＣＨをインバータ
７６で反転してゲート端子に受けるＮＭＯＳトランジス
タ７４が接続される。更に、ノードＮ５に設定された信
号をラッチするためのラッチ手段が１対のラッチ接続形
インバータ７０，７２で構成され、そしてインバータ７
０，７２でラッチした信号を反転ドライブしてモード設
定信号ＭＤＳＴｉ発生するインバータ６８が備えられて
いる。
【００２４】図２のモード設定回路も図１に示したモー
ド設定回路とほぼ同じ構成で、但し、図１のモード設定
回路のＮＭＯＳトランジスタ７４に代えて、定電源電圧
信号φＶＣＣＨで制御されるＰＭＯＳトランジスタ７８
を電源電圧ＶＣＣとノードＮ５との間につないだ構成と
なっている。
ド設定回路とほぼ同じ構成で、但し、図１のモード設定
回路のＮＭＯＳトランジスタ７４に代えて、定電源電圧
信号φＶＣＣＨで制御されるＰＭＯＳトランジスタ７８
を電源電圧ＶＣＣとノードＮ５との間につないだ構成と
なっている。
【００２５】従来のモード設定回路では、行アドレスス
トローブ信号バーＲＡＳに同期して逆位相で発生される
制御信号φＲＡＲに応じた行アドレス信号ＲＡｉを基に
モード設定信号ＭＤＳＴｉを発生する構成である。これ
に対し、この実施形態のモード設定回路では、モード設
定制御信号ＷＣＢＲＳＥＴによるゲーティングで行アド
レスバッファの内部ノードＮ４に設定される信号を入力
し、これを基にモード設定信号ＭＤＳＴｉを発生する構
成である。つまり、制御信号φＲＡＲから独立した信号
の組合せでモード設定信号ＭＤＳＴｉを発生する。
トローブ信号バーＲＡＳに同期して逆位相で発生される
制御信号φＲＡＲに応じた行アドレス信号ＲＡｉを基に
モード設定信号ＭＤＳＴｉを発生する構成である。これ
に対し、この実施形態のモード設定回路では、モード設
定制御信号ＷＣＢＲＳＥＴによるゲーティングで行アド
レスバッファの内部ノードＮ４に設定される信号を入力
し、これを基にモード設定信号ＭＤＳＴｉを発生する構
成である。つまり、制御信号φＲＡＲから独立した信号
の組合せでモード設定信号ＭＤＳＴｉを発生する。
【００２６】これから分かるように、この実施形態のモ
ード設定回路は、制御信号φＲＡＲのエネーブルに関係
なくモード設定信号ＭＤＳＴｉを発生することができ、
動作特性の向上が図られている。即ち、従来の技術にお
いては、１動作モードの設定後に更に他の動作モードを
設定する際に、行アドレスストローブ信号バーＲＡＳに
関連した信号つまり制御信号φＲＤ，φＲＡＲ等のプリ
チャージ時間を必要としていたが、本発明によるモード
設定回路においては、このようなプリチャージ時間が不
要となり、従って高速動作化が可能になる。
ード設定回路は、制御信号φＲＡＲのエネーブルに関係
なくモード設定信号ＭＤＳＴｉを発生することができ、
動作特性の向上が図られている。即ち、従来の技術にお
いては、１動作モードの設定後に更に他の動作モードを
設定する際に、行アドレスストローブ信号バーＲＡＳに
関連した信号つまり制御信号φＲＤ，φＲＡＲ等のプリ
チャージ時間を必要としていたが、本発明によるモード
設定回路においては、このようなプリチャージ時間が不
要となり、従って高速動作化が可能になる。
【００２７】図３に、図１及び図２に示したようなモー
ド設定回路にモード設定制御信号ＷＣＢＲＳＥＴを提供
するためのモード設定制御信号発生回路の回路例を示
す。そして、このモード設定制御信号発生回路を用いた
場合の動作モード設定時の動作タイミングを図４の信号
波形図に示してある。
ド設定回路にモード設定制御信号ＷＣＢＲＳＥＴを提供
するためのモード設定制御信号発生回路の回路例を示
す。そして、このモード設定制御信号発生回路を用いた
場合の動作モード設定時の動作タイミングを図４の信号
波形図に示してある。
【００２８】この実施形態のモード設定制御信号発生回
路はグラフィックメモリを対象としたもので、グラフィ
ック関連信号φＧ及びマスタ制御信号ＷＣＢＲＢを論理
演算してモード設定制御信号ＷＣＢＲＳＥＴとグラフィ
ック用モード設定制御信号ＳＷＣＢＲＳＥＴｉを発生す
る。ＮＡＮＤゲート８４は、行アドレスバッファの内部
ノードＮ４から発生される出力信号ＬＲＡｉのいずれか
特定のもの、一例として出力信号ＬＲＡ７、そしてイン
バータ８２で反転したマスタ制御信号ＷＣＢＲＢ及びグ
ラフィック関連信号φＧを論理演算する。ＮＡＮＤゲー
ト８６は、インバータ８０で反転したグラフィック関連
信号φＧ、内部ノードＮ４から発生される出力信号ＬＲ
Ａｉ、及びマスタ制御信号ＷＣＢＲＢを論理演算する。
ＮＡＮＤゲート８８は、インバータ８０で反転したグラ
フィック関連信号φＧ、内部ノードＮ４から発生される
出力信号ＬＲＡｉ、及びインバータ８２で反転したマス
タ制御信号ＷＣＢＲＢを論理演算する。インバータ９０
はＮＡＮＤゲート８４の出力信号を反転ドライブしてモ
ード設定制御信号ＷＣＢＲＳＥＴを発生し、またインバ
ータ９２はＮＡＮＤゲート８６の出力信号を反転ドライ
ブしてグラフィック用モード設定制御信号ＳＷＣＢＲＳ
ＥＴ１を発生し、そしてインバータ９４はＮＡＮＤゲー
ト８８の出力信号を反転ドライブしてグラフィック用モ
ード設定制御信号ＳＷＣＢＲＳＥＴ２を発生する。
路はグラフィックメモリを対象としたもので、グラフィ
ック関連信号φＧ及びマスタ制御信号ＷＣＢＲＢを論理
演算してモード設定制御信号ＷＣＢＲＳＥＴとグラフィ
ック用モード設定制御信号ＳＷＣＢＲＳＥＴｉを発生す
る。ＮＡＮＤゲート８４は、行アドレスバッファの内部
ノードＮ４から発生される出力信号ＬＲＡｉのいずれか
特定のもの、一例として出力信号ＬＲＡ７、そしてイン
バータ８２で反転したマスタ制御信号ＷＣＢＲＢ及びグ
ラフィック関連信号φＧを論理演算する。ＮＡＮＤゲー
ト８６は、インバータ８０で反転したグラフィック関連
信号φＧ、内部ノードＮ４から発生される出力信号ＬＲ
Ａｉ、及びマスタ制御信号ＷＣＢＲＢを論理演算する。
ＮＡＮＤゲート８８は、インバータ８０で反転したグラ
フィック関連信号φＧ、内部ノードＮ４から発生される
出力信号ＬＲＡｉ、及びインバータ８２で反転したマス
タ制御信号ＷＣＢＲＢを論理演算する。インバータ９０
はＮＡＮＤゲート８４の出力信号を反転ドライブしてモ
ード設定制御信号ＷＣＢＲＳＥＴを発生し、またインバ
ータ９２はＮＡＮＤゲート８６の出力信号を反転ドライ
ブしてグラフィック用モード設定制御信号ＳＷＣＢＲＳ
ＥＴ１を発生し、そしてインバータ９４はＮＡＮＤゲー
ト８８の出力信号を反転ドライブしてグラフィック用モ
ード設定制御信号ＳＷＣＢＲＳＥＴ２を発生する。
【００２９】図４のタイミング図に示すように、マスタ
制御信号ＷＣＢＲＢの論理“ロウ”は短パルスで発生す
る。グラフィック関連信号φＧはグラフィック機能のた
めの信号で、このグラフィック関連信号φＧに応じて、
各種グラフィックモードを設定するためのグラフィック
用モード設定制御信号ＳＷＣＢＲＳＥＴｉか、或いはそ
れ以外の各種ノーマルモードを設定するためのモード設
定制御信号ＷＣＢＲＳＥＴが発生される。即ち、マスタ
制御信号ＷＣＢＲＢの論理“ロウ”エネーブルで、行ア
ドレスバッファの内部ノードＮ４から発生される出力信
号ＬＲＡｉとグラフィック関連信号φＧを利用してグラ
フィック用モード設定制御信号ＳＷＣＢＲＳＥＴｉ及び
モード設定制御信号ＷＣＢＲＳＥＴを選択的にエネーブ
ルさせることができるようになっている。例えば、出力
信号ＬＲＡ７及びグラフィック関連信号φＧのエネーブ
ル／ディスエーブル状態に応じてモード設定制御信号Ｗ
ＣＢＲＳＥＴがエネーブル／ディスエーブルされ、ま
た、モード設定制御信号ＷＣＢＲＳＥＴのディスエーブ
ル状態で、出力信号ＬＲＡｉ及びグラフィック関連信号
φＧによりグラフィック用モード設定制御信号ＳＷＣＢ
ＲＳＥＴ１，ＳＷＣＢＲＳＥＴ２が選択的にエネーブル
される。従って、これらモード設定制御信号ＷＣＢＲＳ
ＥＴ，ＳＷＣＢＲＳＥＴｉに対応するモード設定回路を
設けておけば、モード設定信号ＭＤＳＴｉが必要に応じ
て発生される。
制御信号ＷＣＢＲＢの論理“ロウ”は短パルスで発生す
る。グラフィック関連信号φＧはグラフィック機能のた
めの信号で、このグラフィック関連信号φＧに応じて、
各種グラフィックモードを設定するためのグラフィック
用モード設定制御信号ＳＷＣＢＲＳＥＴｉか、或いはそ
れ以外の各種ノーマルモードを設定するためのモード設
定制御信号ＷＣＢＲＳＥＴが発生される。即ち、マスタ
制御信号ＷＣＢＲＢの論理“ロウ”エネーブルで、行ア
ドレスバッファの内部ノードＮ４から発生される出力信
号ＬＲＡｉとグラフィック関連信号φＧを利用してグラ
フィック用モード設定制御信号ＳＷＣＢＲＳＥＴｉ及び
モード設定制御信号ＷＣＢＲＳＥＴを選択的にエネーブ
ルさせることができるようになっている。例えば、出力
信号ＬＲＡ７及びグラフィック関連信号φＧのエネーブ
ル／ディスエーブル状態に応じてモード設定制御信号Ｗ
ＣＢＲＳＥＴがエネーブル／ディスエーブルされ、ま
た、モード設定制御信号ＷＣＢＲＳＥＴのディスエーブ
ル状態で、出力信号ＬＲＡｉ及びグラフィック関連信号
φＧによりグラフィック用モード設定制御信号ＳＷＣＢ
ＲＳＥＴ１，ＳＷＣＢＲＳＥＴ２が選択的にエネーブル
される。従って、これらモード設定制御信号ＷＣＢＲＳ
ＥＴ，ＳＷＣＢＲＳＥＴｉに対応するモード設定回路を
設けておけば、モード設定信号ＭＤＳＴｉが必要に応じ
て発生される。
【００３０】図５に、短パルスエネーブルのマスタ制御
信号ＷＣＢＲＢを発生するマスタ制御信号発生回路の一
例を示す。この回路は、論理ゲートを加えた遅延手段を
通じて短パルスを発生する短パルス発生手段の構成であ
ることが分かる。
信号ＷＣＢＲＢを発生するマスタ制御信号発生回路の一
例を示す。この回路は、論理ゲートを加えた遅延手段を
通じて短パルスを発生する短パルス発生手段の構成であ
ることが分かる。
【００３１】第５論理回路９６には、ＣＡＳバッファ内
の内部出力信号φＣ、ＷＥバッファ内の内部出力信号φ
Ｗ、及びＲＡＳバッファ内の内部出力信号φＲＰが入力
される。この内部出力信号φＲＰは、ＲＡＳバッファ内
で行アドレスストローブ信号バーＲＡＳが論理“ロウ”
にエネーブルされるとき自動的に発生されるオートパル
ス(auto pulse)信号である。この第５論理回路９６の出
力ノードＮ９には、第６論理回路９８とソース端子を電
源電圧ＶＣＣにつないだＰＭＯＳトランジスタ１００の
ドレイン端子が接続される。第６論理回路９８の出力ノ
ードＮ７に設定される信号は、直接的にＮＯＲゲート１
１６の一入力となる一方、インバータ１１０，１１２，
１１４のインバータチェーンを介した後更にＮＯＲゲー
ト１１６の他方の入力となる。このＮＯＲゲート１１６
の出力信号は、インバータ１１８で反転してからインバ
ータ１２０，１２２のインバータチェーンによりドライ
ブされ、マスタ制御信号ＷＣＢＲＢとして出力される。
また、インバータ１１８の出力信号すなわちノードＮ８
の信号は、直接的にＮＡＮＤゲート１０２の一入力とな
る一方、インバータ１０８，１０６，１０４のインバー
タチェーンを介した後更にＮＡＮＤゲート１０２の他方
の入力となる。このＮＡＮＤゲート１０２の出力信号
は、ＰＭＯＳトランジスタ１００のゲート端子へ印加さ
れる。尚、インバータ１１０，１１２，１１４に対し提
供された抵抗Ｒ６，Ｒ７及びキャパシタＣ６，Ｃ７、ま
たインバータ１０４，１０６，１０８に対し提供された
抵抗Ｒ３，Ｒ４，Ｒ５及びキャパシタＣ３，Ｃ４は、そ
れぞれ遅延素子として機能するものである。
の内部出力信号φＣ、ＷＥバッファ内の内部出力信号φ
Ｗ、及びＲＡＳバッファ内の内部出力信号φＲＰが入力
される。この内部出力信号φＲＰは、ＲＡＳバッファ内
で行アドレスストローブ信号バーＲＡＳが論理“ロウ”
にエネーブルされるとき自動的に発生されるオートパル
ス(auto pulse)信号である。この第５論理回路９６の出
力ノードＮ９には、第６論理回路９８とソース端子を電
源電圧ＶＣＣにつないだＰＭＯＳトランジスタ１００の
ドレイン端子が接続される。第６論理回路９８の出力ノ
ードＮ７に設定される信号は、直接的にＮＯＲゲート１
１６の一入力となる一方、インバータ１１０，１１２，
１１４のインバータチェーンを介した後更にＮＯＲゲー
ト１１６の他方の入力となる。このＮＯＲゲート１１６
の出力信号は、インバータ１１８で反転してからインバ
ータ１２０，１２２のインバータチェーンによりドライ
ブされ、マスタ制御信号ＷＣＢＲＢとして出力される。
また、インバータ１１８の出力信号すなわちノードＮ８
の信号は、直接的にＮＡＮＤゲート１０２の一入力とな
る一方、インバータ１０８，１０６，１０４のインバー
タチェーンを介した後更にＮＡＮＤゲート１０２の他方
の入力となる。このＮＡＮＤゲート１０２の出力信号
は、ＰＭＯＳトランジスタ１００のゲート端子へ印加さ
れる。尚、インバータ１１０，１１２，１１４に対し提
供された抵抗Ｒ６，Ｒ７及びキャパシタＣ６，Ｃ７、ま
たインバータ１０４，１０６，１０８に対し提供された
抵抗Ｒ３，Ｒ４，Ｒ５及びキャパシタＣ３，Ｃ４は、そ
れぞれ遅延素子として機能するものである。
【００３２】図６に、図５の回路の動作タイミングを説
明する信号波形を示す。同図によれば、ノードＮ８にオ
ートパルスが設定され、これに応答してマスタ制御信号
ＷＣＢＲＢが短パルスで発生されることが分かる。即
ち、マスタ制御信号ＷＣＢＲＢが短パルスで発生され、
マスタ制御信号ＷＣＢＲＢのエネーブル後には論理“ハ
イ”へのプリチャージが自動的に行われており、これは
つまり、回路内部のノードＮ８がオートパルスで自動的
にプリチャージされ、次の動作モード設定のための準備
が常に自動的に整っている状態となるということであ
る。
明する信号波形を示す。同図によれば、ノードＮ８にオ
ートパルスが設定され、これに応答してマスタ制御信号
ＷＣＢＲＢが短パルスで発生されることが分かる。即
ち、マスタ制御信号ＷＣＢＲＢが短パルスで発生され、
マスタ制御信号ＷＣＢＲＢのエネーブル後には論理“ハ
イ”へのプリチャージが自動的に行われており、これは
つまり、回路内部のノードＮ８がオートパルスで自動的
にプリチャージされ、次の動作モード設定のための準備
が常に自動的に整っている状態となるということであ
る。
【００３３】図７に、マスタ制御信号発生回路の他の実
施形態を示す。この例のマスタ制御信号発生回路では、
第６論理回路９８の出力信号が送られるノードＮ１１と
インバータ１３０との間に設けた点線で囲って示すイン
バータチェーンをオプション処理できる。このマスタ制
御信号発生回路の信号波形を図８に示している。図示の
ように、この回路でもマスタ制御信号ＷＣＢＲＢを短パ
ルスで発生させられることが分かる。即ち、ＲＡＳバッ
ファ内で発生される内部出力信号φＲＰ及び第６論理回
路９８から出力されるノードＮ１１の信号の論理状態を
検出してＰＭＯＳトランジスタ１２６を制御する。従っ
て、第６論理回路９８の出力ノードＮ１１によるマスタ
制御信号ＷＣＢＲＢは、エネーブル周期が短く、エネー
ブル後は自動的に論理“ハイ”へプリチャージされる。
施形態を示す。この例のマスタ制御信号発生回路では、
第６論理回路９８の出力信号が送られるノードＮ１１と
インバータ１３０との間に設けた点線で囲って示すイン
バータチェーンをオプション処理できる。このマスタ制
御信号発生回路の信号波形を図８に示している。図示の
ように、この回路でもマスタ制御信号ＷＣＢＲＢを短パ
ルスで発生させられることが分かる。即ち、ＲＡＳバッ
ファ内で発生される内部出力信号φＲＰ及び第６論理回
路９８から出力されるノードＮ１１の信号の論理状態を
検出してＰＭＯＳトランジスタ１２６を制御する。従っ
て、第６論理回路９８の出力ノードＮ１１によるマスタ
制御信号ＷＣＢＲＢは、エネーブル周期が短く、エネー
ブル後は自動的に論理“ハイ”へプリチャージされる。
【００３４】従来の技術と比較してみると、行アドレス
ストローブ信号バーＲＡＳに基づく制御信号によってプ
リチャージを行っていたマスタ制御信号ＷＣＢＲＢが、
本発明では、前記制御信号によるのではなく、短パルス
で自動プリチャージされるようになっており、全体的に
動作モード設定時間を大幅に減少させ得る。
ストローブ信号バーＲＡＳに基づく制御信号によってプ
リチャージを行っていたマスタ制御信号ＷＣＢＲＢが、
本発明では、前記制御信号によるのではなく、短パルス
で自動プリチャージされるようになっており、全体的に
動作モード設定時間を大幅に減少させ得る。
【００３５】ここで説明した実施形態は本発明の最適例
であるが、本発明の技術的思想を外れない範囲内でその
他にも多様な実施形態が可能であることは、当該分野で
通常の知識を有する者なら容易に理解できるであろう。
例えば、図３に示したモード設定制御信号発生回路では
グラフィック関連信号φＧを制御に用いているが、これ
にはその他の信号を利用することも、或いは省略するこ
とも可能で、その場合にはグラフィックモード以外の異
なる動作モードの設定を行えることは明らかである。ま
た、上記各回路におけるインバータチェーン内に備えら
れるインバータや抵抗、キャパシタの数は適宜最適のも
のに調節可能で、これにより信号の遅延時間を調整でき
ることも容易に理解できるであろう。
であるが、本発明の技術的思想を外れない範囲内でその
他にも多様な実施形態が可能であることは、当該分野で
通常の知識を有する者なら容易に理解できるであろう。
例えば、図３に示したモード設定制御信号発生回路では
グラフィック関連信号φＧを制御に用いているが、これ
にはその他の信号を利用することも、或いは省略するこ
とも可能で、その場合にはグラフィックモード以外の異
なる動作モードの設定を行えることは明らかである。ま
た、上記各回路におけるインバータチェーン内に備えら
れるインバータや抵抗、キャパシタの数は適宜最適のも
のに調節可能で、これにより信号の遅延時間を調整でき
ることも容易に理解できるであろう。
【００３６】
【発明の効果】以上述べてきたように本発明によれば、
アドレス信号出力に際してアドレスバッファ内で外部入
力アドレスから直接的に生成されるバッファ内信号を入
力して動作するモード設定回路としたので、行アドレス
ストローブ信号に従属しない独立的な動作でモード設定
信号を発生することが可能である。従って、従来技術に
あった制御信号φＲＤ，φＲＡＲ等のプリチャージ時間
による動作モード変更時のタイムロスをなくすことがで
き、例えばシステムクロックに迅速に応答して高速動作
可能なメモリ装置を提供することが可能となる。また、
マスタ制御信号について、遅延手段を組み合わせて発生
させた短パルス形のものとしたので、そのプリチャージ
が迅速で次の動作モード設定用の準備状態を素早く自動
的に形成できる。従って、次の動作モードへの変更時間
を最小化することが可能であり、動作モード設定時間が
格段に短く高速動作に適し、全体的な速度低下やそれに
よる誤動作を防止する点で非常に有利な効果を得られ
る。
アドレス信号出力に際してアドレスバッファ内で外部入
力アドレスから直接的に生成されるバッファ内信号を入
力して動作するモード設定回路としたので、行アドレス
ストローブ信号に従属しない独立的な動作でモード設定
信号を発生することが可能である。従って、従来技術に
あった制御信号φＲＤ，φＲＡＲ等のプリチャージ時間
による動作モード変更時のタイムロスをなくすことがで
き、例えばシステムクロックに迅速に応答して高速動作
可能なメモリ装置を提供することが可能となる。また、
マスタ制御信号について、遅延手段を組み合わせて発生
させた短パルス形のものとしたので、そのプリチャージ
が迅速で次の動作モード設定用の準備状態を素早く自動
的に形成できる。従って、次の動作モードへの変更時間
を最小化することが可能であり、動作モード設定時間が
格段に短く高速動作に適し、全体的な速度低下やそれに
よる誤動作を防止する点で非常に有利な効果を得られ
る。
【図１】本発明によるモード設定回路の一実施形態を示
す回路図。
す回路図。
【図２】本発明によるモード設定回路の他の実施形態を
示す回路図。
示す回路図。
【図３】図１及び図２の回路で使用されるモード設定制
御信号の発生回路の一実施形態を示す回路図。
御信号の発生回路の一実施形態を示す回路図。
【図４】図１〜図３の回路を用いてモード設定信号を発
生する際の動作タイミングを示す信号波形図。
生する際の動作タイミングを示す信号波形図。
【図５】図３の回路で使用されるマスタ制御信号の発生
回路の一実施形態を示す回路図。
回路の一実施形態を示す回路図。
【図６】図５の回路の動作タイミングを示す信号波形
図。
図。
【図７】図３の回路で使用されるマスタ制御信号の発生
回路の他の実施形態を示す回路図。
回路の他の実施形態を示す回路図。
【図８】図７の回路の動作タイミングを示す信号波形
図。
図。
【図９】従来のモード設定回路を示す回路図。
【図１０】従来のモード設定回路の他の例を示す回路
図。
図。
【図１１】図９及び図１０の回路で使用されるモード設
定制御信号の発生回路を示す回路図。
定制御信号の発生回路を示す回路図。
【図１２】図１１の回路の動作タイミングを示す信号波
形図。
形図。
【図１３】図１１の回路で使用されるマスタ制御信号の
発生回路を示す回路図。
発生回路を示す回路図。
ＭＤＳＴｉ モード設定信号 ＷＣＢＲＳＥＴ モード設定制御信号 ＳＷＣＢＲＳＥＴｉ グラフィック用モード設定制御信
号 ＷＣＢＲＢ マスタ制御信号 φＧ グラフィック関連信号 φＶＣＣＨ 定電源電圧信号 ＡＩ 外部入力アドレス ＲＡｉ アドレス信号
号 ＷＣＢＲＢ マスタ制御信号 φＧ グラフィック関連信号 φＶＣＣＨ 定電源電圧信号 ＡＩ 外部入力アドレス ＲＡｉ アドレス信号
Claims (10)
- 【請求項１】 多数の動作モードを選択して動作可能な
半導体メモリ装置に備えられるモード設定回路におい
て、 外部入力アドレスを整形して内部用のアドレス信号を発
生するためのアドレスバッファにおけるバッファ内信号
を、モード設定制御信号に応じてゲーティングするゲー
ト手段と、このゲート手段からの信号をラッチし、所定
の動作モードを設定するためのモード設定信号を発生す
るラッチ手段と、を備えてなることを特徴とするモード
設定回路。 - 【請求項２】 モード設定制御信号は、短パルス形のマ
スタ制御信号に応答して発生する請求項１記載のモード
設定回路。 - 【請求項３】 マスタ制御信号は、行アドレスストロー
ブ信号に対して独立的に発生する請求項２記載のモード
設定回路。 - 【請求項４】 ゲート手段は、モード設定制御信号及び
その反転信号により制御されるＮＭＯＳトランジスタ及
びＰＭＯＳトランジスタからなるＣＭＯＳゲートである
請求項１〜３のいずれか１項に記載のモード設定回路。 - 【請求項５】 ラッチ手段は、ラッチ接続形のインバー
タで構成される請求項１〜４のいずれか１項に記載のモ
ード設定回路。 - 【請求項６】 多数の動作モードを選択して動作可能な
半導体メモリ装置のモード設定方法において、 外部入力アドレスを整形して内部用のアドレス信号を発
生するアドレスバッファのバッファ内信号をモード設定
制御信号に応答してラッチし、該ラッチした信号から所
定の動作モードを設定するためのモード設定信号を発生
するようにしたことを特徴とするモード設定方法。 - 【請求項７】 モード設定制御信号を、短パルス形のマ
スタ制御信号に応答して発生させる請求項６記載のモー
ド設定方法。 - 【請求項８】 マスタ制御信号を、行アドレスストロー
ブ信号に対して独立的に発生させる請求項７記載のモー
ド設定方法。 - 【請求項９】 多数の動作モードを選択して動作可能な
半導体メモリ装置において、 外部入力アドレスを整形して内部用のアドレス信号を発
生するためのアドレスバッファにおけるバッファ内信号
を、モード設定制御信号に応答してゲーティングするゲ
ート手段、及び、このゲート手段による信号をラッチ
し、所定の動作モードを設定するためのモード設定信号
を発生するラッチ手段、を備えたモード設定回路と、列
アドレスストローブ信号バッファ内の内部出力信号、書
込エネーブル信号バッファ内の内部出力信号、及び行ア
ドレスストローブ信号バッファ内の内部出力信号を組合
せ、更に遅延手段を利用して短パルス形のマスタ制御信
号を発生するマスタ制御信号発生回路と、少なくともこ
のマスタ制御信号及び前記バッファ内信号から前記モー
ド設定制御信号を発生するモード設定制御信号発生回路
と、を備えたことを特徴とする半導体メモリ装置。 - 【請求項１０】 マスタ制御信号は、行アドレスストロ
ーブ信号に対して独立的に発生する請求項９記載の半導
体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994P18304 | 1994-07-27 | ||
| KR1019940018304A KR0119886B1 (ko) | 1994-07-27 | 1994-07-27 | 반도체 메모리 장치의 모드설정회로 및 그 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0863955A true JPH0863955A (ja) | 1996-03-08 |
| JP3117901B2 JP3117901B2 (ja) | 2000-12-18 |
Family
ID=19389029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07191417A Expired - Fee Related JP3117901B2 (ja) | 1994-07-27 | 1995-07-27 | 半導体メモリ装置のモード設定方法及びその回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5583815A (ja) |
| JP (1) | JP3117901B2 (ja) |
| KR (1) | KR0119886B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006228395A (ja) * | 2005-01-19 | 2006-08-31 | Nec Electronics Corp | 半導体記憶装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0124141B1 (ko) * | 1994-12-29 | 1998-10-01 | 김광호 | 반도체 메모리장치의 데이타 출력 버퍼회로 |
| US5657293A (en) * | 1995-08-23 | 1997-08-12 | Micron Technology, Inc. | Integrated circuit memory with back end mode disable |
| KR100695512B1 (ko) * | 2005-06-30 | 2007-03-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07141870A (ja) * | 1993-11-19 | 1995-06-02 | Hitachi Ltd | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01205788A (ja) * | 1988-02-12 | 1989-08-18 | Toshiba Corp | 半導体集積回路 |
| JP2744115B2 (ja) * | 1990-05-21 | 1998-04-28 | 株式会社東芝 | 疑似スタティックｒａｍの制御回路 |
-
1994
- 1994-07-27 KR KR1019940018304A patent/KR0119886B1/ko not_active IP Right Cessation
-
1995
- 1995-07-26 US US08/506,954 patent/US5583815A/en not_active Expired - Lifetime
- 1995-07-27 JP JP07191417A patent/JP3117901B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07141870A (ja) * | 1993-11-19 | 1995-06-02 | Hitachi Ltd | 半導体記憶装置 |
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|---|---|---|---|---|
| JP2006228395A (ja) * | 2005-01-19 | 2006-08-31 | Nec Electronics Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5583815A (en) | 1996-12-10 |
| KR0119886B1 (ko) | 1997-10-17 |
| JP3117901B2 (ja) | 2000-12-18 |
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