JPH0863955A - 半導体メモリ装置のモード設定方法及びその回路 - Google Patents
半導体メモリ装置のモード設定方法及びその回路Info
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- JPH0863955A JPH0863955A JP7191417A JP19141795A JPH0863955A JP H0863955 A JPH0863955 A JP H0863955A JP 7191417 A JP7191417 A JP 7191417A JP 19141795 A JP19141795 A JP 19141795A JP H0863955 A JPH0863955 A JP H0863955A
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 動作モード変更時間を極力抑制することがで
きるような半導体メモリ装置のモード設定回路を提供す
る。 【解決手段】 外部入力アドレスを整形して内部用のア
ドレス信号を発生するアドレスバッファにおけるノード
N4のバッファ内信号を、モード設定制御信号WCBR
SETに応じてゲーティングするゲート手段64,66
と、このゲート手段64,66からの信号をラッチし、
動作モードを設定するためのモード設定信号MDSTi
を発生するラッチ手段70,72と、を備えたモード設
定回路とする。半導体メモリのマスタクロックであるバ
ーRASに対し独立的にモード設定信号を発生でき、バ
ーRASに同期して発生する制御信号φRAR等のプリ
チャージ時間が関与しなくなるので、モード切り換えを
迅速に行える。
きるような半導体メモリ装置のモード設定回路を提供す
る。 【解決手段】 外部入力アドレスを整形して内部用のア
ドレス信号を発生するアドレスバッファにおけるノード
N4のバッファ内信号を、モード設定制御信号WCBR
SETに応じてゲーティングするゲート手段64,66
と、このゲート手段64,66からの信号をラッチし、
動作モードを設定するためのモード設定信号MDSTi
を発生するラッチ手段70,72と、を備えたモード設
定回路とする。半導体メモリのマスタクロックであるバ
ーRASに対し独立的にモード設定信号を発生でき、バ
ーRASに同期して発生する制御信号φRAR等のプリ
チャージ時間が関与しなくなるので、モード切り換えを
迅速に行える。
Description
【0001】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するもので、特に、メモリ装置の動作モード選択のた
めのモード設定方法とモード設定回路に関するものであ
る。
関するもので、特に、メモリ装置の動作モード選択のた
めのモード設定方法とモード設定回路に関するものであ
る。
【0002】
【従来の技術】従来では、1デバイスを多様なモードで
動作させるためにヒューズ選択回路を用いるのが一般的
であった。即ち、所定の動作モードを設定するヒューズ
を切断することで動作モードの選択を行うものである。
しかしながら、このようなヒューズ選択回路を利用する
メモリでは、ヒューズ選択回路の物理的特性上、一旦1
つの動作モードが設定されると他の動作モードへの転換
は不可能であった。
動作させるためにヒューズ選択回路を用いるのが一般的
であった。即ち、所定の動作モードを設定するヒューズ
を切断することで動作モードの選択を行うものである。
しかしながら、このようなヒューズ選択回路を利用する
メモリでは、ヒューズ選択回路の物理的特性上、一旦1
つの動作モードが設定されると他の動作モードへの転換
は不可能であった。
【0003】そこで、外部入力信号を組合せることで動
作モードを選択できるようにしたモード設定回路が提案
され使用されるようになってきている。このモード設定
回路は、行アドレスストローブ信号バーRASに同期す
る制御信号と行アドレスバッファから出力される内部用
の行アドレス信号RAiとを組合せ、モード設定制御信
号のエネーブル区間で動作モードを設定するようになっ
ている。このようなモード設定回路を用いた場合、一般
的に知られているように、動作モードの設定は“Write
enable CAS before RAS :WCBR”の条件で実行され
るので、列アドレスストローブ信号及び書込エネーブル
信号の情報をもった制御信号が要求される。
作モードを選択できるようにしたモード設定回路が提案
され使用されるようになってきている。このモード設定
回路は、行アドレスストローブ信号バーRASに同期す
る制御信号と行アドレスバッファから出力される内部用
の行アドレス信号RAiとを組合せ、モード設定制御信
号のエネーブル区間で動作モードを設定するようになっ
ている。このようなモード設定回路を用いた場合、一般
的に知られているように、動作モードの設定は“Write
enable CAS before RAS :WCBR”の条件で実行され
るので、列アドレスストローブ信号及び書込エネーブル
信号の情報をもった制御信号が要求される。
【0004】図9及び図10にモード設定回路の従来例
の回路図を示す。これらモード設定回路は、モード設定
制御信号WCBRSETと、行アドレスバッファから出
力される行アドレス信号RAiと、電源電圧VCCがパ
ワーアップ(電源接続)された後に入力される定電源電
圧信号φVCCHと、を入力として受け、これらに応じ
てモード設定信号MDSTiを出力する。尚、定電源電
圧信号φVCCHは、パワーダウン時には論理“ロウ”
に維持されてデバイスを初期モード設定とし、パワーア
ップで論理“ハイ”に維持される信号である。つまり、
これら回路に定電源電圧信号φVCCHによる制御を加
えてあるのは、電源電圧VCCの状態に応じての動作を
行わせるためである。
の回路図を示す。これらモード設定回路は、モード設定
制御信号WCBRSETと、行アドレスバッファから出
力される行アドレス信号RAiと、電源電圧VCCがパ
ワーアップ(電源接続)された後に入力される定電源電
圧信号φVCCHと、を入力として受け、これらに応じ
てモード設定信号MDSTiを出力する。尚、定電源電
圧信号φVCCHは、パワーダウン時には論理“ロウ”
に維持されてデバイスを初期モード設定とし、パワーア
ップで論理“ハイ”に維持される信号である。つまり、
これら回路に定電源電圧信号φVCCHによる制御を加
えてあるのは、電源電圧VCCの状態に応じての動作を
行わせるためである。
【0005】図9に示すモード設定回路では、モード設
定制御信号WCBRSETをインバータ2で反転し、電
源電圧VCCにソース端子をつなげたPMOSトランジ
スタ4のゲート端子を制御する。このPMOSトランジ
スタ4のドレイン端子にソース端子を接続したPMOS
トランジスタ6は、行アドレス信号RAiをゲート端子
に受け、ドレイン端子が出力ノードN1に接続される。
出力ノードN1にはまた、行アドレス信号RAiをゲー
ト端子に受けるNMOSトランジスタ8のドレイン端子
が接続されている。このNMOSトランジスタ8のソー
ス端子にはNMOSトランジスタ10のドレイン端子が
接続されており、該NMOSトランジスタ10は、ゲー
ト端子にモード設定制御信号WCBRSETを受け、ソ
ース端子が接地電圧VSSにつながれている。更に、出
力ノードN1には、設定される信号をラッチするための
1対のラッチ接続形インバータ12,14と、ソース端
子を接地電圧VSSに接地したNMOSトランジスタ2
0のドレイン端子と、が接続されている。NMOSトラ
ンジスタ20は、定電源電圧信号φVCCHをインバー
タ22で反転してゲート端子に受けている。インバータ
12,14でラッチされた信号は、インバータ16,1
8からなるインバータチェーンを経て整形され、モード
設定信号MDSTiとして出力される。
定制御信号WCBRSETをインバータ2で反転し、電
源電圧VCCにソース端子をつなげたPMOSトランジ
スタ4のゲート端子を制御する。このPMOSトランジ
スタ4のドレイン端子にソース端子を接続したPMOS
トランジスタ6は、行アドレス信号RAiをゲート端子
に受け、ドレイン端子が出力ノードN1に接続される。
出力ノードN1にはまた、行アドレス信号RAiをゲー
ト端子に受けるNMOSトランジスタ8のドレイン端子
が接続されている。このNMOSトランジスタ8のソー
ス端子にはNMOSトランジスタ10のドレイン端子が
接続されており、該NMOSトランジスタ10は、ゲー
ト端子にモード設定制御信号WCBRSETを受け、ソ
ース端子が接地電圧VSSにつながれている。更に、出
力ノードN1には、設定される信号をラッチするための
1対のラッチ接続形インバータ12,14と、ソース端
子を接地電圧VSSに接地したNMOSトランジスタ2
0のドレイン端子と、が接続されている。NMOSトラ
ンジスタ20は、定電源電圧信号φVCCHをインバー
タ22で反転してゲート端子に受けている。インバータ
12,14でラッチされた信号は、インバータ16,1
8からなるインバータチェーンを経て整形され、モード
設定信号MDSTiとして出力される。
【0006】図10に示すモード設定回路も図9のモー
ド設定回路とほぼ同じ構成で、但し図9のモード設定回
路のNMOSトランジスタ20に代えて、定電源電圧信
号φVCCHをゲート端子に受けるPMOSトランジス
タ24を電源電圧VCCと出力ノードN1との間につな
いである。
ド設定回路とほぼ同じ構成で、但し図9のモード設定回
路のNMOSトランジスタ20に代えて、定電源電圧信
号φVCCHをゲート端子に受けるPMOSトランジス
タ24を電源電圧VCCと出力ノードN1との間につな
いである。
【0007】これらモード設定回路は、モード設定制御
信号WCBRSETのエネーブル区間で動作モードを設
定可能であり、行アドレス信号RAiの各種組合せに従
って所定の動作モードを必要な時点で設定することがで
きる。即ち具体的には、図9のモード設定回路で説明す
ると、まずモード設定制御信号WCBRSETが論理
“ハイ”へエネーブルされることで、PMOSトランジ
スタ4及びNMOSトランジスタ10がONしてモード
設定回路がエネーブルされる。定電源電圧信号φVCC
Hはパワーアップ後に論理“ハイ”でインバータ22に
印加されるので、インバータ22の出力信号で制御され
るNMOSトランジスタ20はOFFである。従って、
行アドレス信号RAiの論理状態に応じて出力ノードN
1には、電源電圧VCCレベルの論理“ハイ”、或いは
接地電圧VSSレベルの論理“ロウ”の信号が設定され
る。図10に示すモード設定回路も、この図9の回路と
ほぼ同様に動作する。
信号WCBRSETのエネーブル区間で動作モードを設
定可能であり、行アドレス信号RAiの各種組合せに従
って所定の動作モードを必要な時点で設定することがで
きる。即ち具体的には、図9のモード設定回路で説明す
ると、まずモード設定制御信号WCBRSETが論理
“ハイ”へエネーブルされることで、PMOSトランジ
スタ4及びNMOSトランジスタ10がONしてモード
設定回路がエネーブルされる。定電源電圧信号φVCC
Hはパワーアップ後に論理“ハイ”でインバータ22に
印加されるので、インバータ22の出力信号で制御され
るNMOSトランジスタ20はOFFである。従って、
行アドレス信号RAiの論理状態に応じて出力ノードN
1には、電源電圧VCCレベルの論理“ハイ”、或いは
接地電圧VSSレベルの論理“ロウ”の信号が設定され
る。図10に示すモード設定回路も、この図9の回路と
ほぼ同様に動作する。
【0008】図11には、モード設定制御信号WCBR
SETの発生回路を示してあり、そして図12に、その
動作タイミングを説明する信号波形を示してある。これ
ら図11及び図12を参照してモード設定制御信号発生
回路について説明する。
SETの発生回路を示してあり、そして図12に、その
動作タイミングを説明する信号波形を示してある。これ
ら図11及び図12を参照してモード設定制御信号発生
回路について説明する。
【0009】図11のモード設定制御信号発生回路は、
行アドレスストローブ信号バーRASに同期して逆位相
で発生される制御信号φRD,φRARと、行アドレス
バッファから出力される行アドレス信号RAiと、WC
BRの条件下で列アドレス信号、行アドレス信号、及び
書込エネーブル信号の組合せによって発生するマスタ制
御信号WCBRBと、を入力してモード設定制御信号W
CBRSETを発生する構成である。
行アドレスストローブ信号バーRASに同期して逆位相
で発生される制御信号φRD,φRARと、行アドレス
バッファから出力される行アドレス信号RAiと、WC
BRの条件下で列アドレス信号、行アドレス信号、及び
書込エネーブル信号の組合せによって発生するマスタ制
御信号WCBRBと、を入力してモード設定制御信号W
CBRSETを発生する構成である。
【0010】その具体的回路構成は、制御信号φRDを
反転するインバータ26の出力信号及びマスタ制御信号
WCBRBを論理入力とするNORゲート28と、行ア
ドレス信号RAiを反転するインバータ30と、制御信
号φRARをドライブするインバータ32,34,3
6,38のインバータチェーンと、NORゲート28、
インバータ30、及びインバータ38の各出力信号を論
理演算するNANDゲート40と、NANDゲート40
の出力信号を反転してモード設定制御信号WCBRSE
Tを発生するインバータ42と、を備えたものである。
このうち、インバータ32,34,36,38に対し提
供される抵抗R1,R2及びキャパシタC1,C2は、
遅延素子として機能する。
反転するインバータ26の出力信号及びマスタ制御信号
WCBRBを論理入力とするNORゲート28と、行ア
ドレス信号RAiを反転するインバータ30と、制御信
号φRARをドライブするインバータ32,34,3
6,38のインバータチェーンと、NORゲート28、
インバータ30、及びインバータ38の各出力信号を論
理演算するNANDゲート40と、NANDゲート40
の出力信号を反転してモード設定制御信号WCBRSE
Tを発生するインバータ42と、を備えたものである。
このうち、インバータ32,34,36,38に対し提
供される抵抗R1,R2及びキャパシタC1,C2は、
遅延素子として機能する。
【0011】この回路の動作タイミングは図12に示す
ように、制御信号φRDが論理“ハイ”にエネーブルさ
れ、またマスタ制御信号WCBRBが論理“ロウ”にエ
ネーブルされ、そして制御信号φRARが論理“ハイ”
にエネーブルされると、所定時間経過した後に論理“ハ
イ”のモード設定制御信号WCBRSETが発生される
ようになっている。発生したモード設定制御信号WCB
RSETは、図9及び図10に示すモード設定回路へ入
力される。
ように、制御信号φRDが論理“ハイ”にエネーブルさ
れ、またマスタ制御信号WCBRBが論理“ロウ”にエ
ネーブルされ、そして制御信号φRARが論理“ハイ”
にエネーブルされると、所定時間経過した後に論理“ハ
イ”のモード設定制御信号WCBRSETが発生される
ようになっている。発生したモード設定制御信号WCB
RSETは、図9及び図10に示すモード設定回路へ入
力される。
【0012】図13にマスタ制御信号WCBRBの発生
回路を示す。まず第1論理回路44で、列アドレススト
ローブ信号バッファ(Column Address Strobe signal b
uffer :CASバッファ)内の内部出力信号φCと、書
込エネーブル信号バッファ(Write Enable signal buff
er:WEバッファ)内の内部出力信号φWと、行アドレ
スストローブ信号バッファ(Row Address Strobe signa
l buffer:RASバッファ)内の内部出力信号φRP
と、が論理演算される。また、NORゲート54で、行
アドレスストローブ信号バーRASに同期して逆位相で
発生される制御信号φRD1,φRD2が論理演算され
る。第1論理回路44の出力信号はノードL1を通じて
第2論理回路46へ入力される。このノードL1には、
PMOSトランジスタ48のドレイン端子が接続されて
いる。PMOSトランジスタ48のソース端子は電源電
圧VCCにつながれ、ゲート端子はNORゲート54の
出力信号を反転するインバータ56の出力信号につなが
れている。第2論理回路46の出力信号は、インバータ
50,52のインバータチェーンでドライブされてマス
タ制御信号WCBRBとして発生される。
回路を示す。まず第1論理回路44で、列アドレススト
ローブ信号バッファ(Column Address Strobe signal b
uffer :CASバッファ)内の内部出力信号φCと、書
込エネーブル信号バッファ(Write Enable signal buff
er:WEバッファ)内の内部出力信号φWと、行アドレ
スストローブ信号バッファ(Row Address Strobe signa
l buffer:RASバッファ)内の内部出力信号φRP
と、が論理演算される。また、NORゲート54で、行
アドレスストローブ信号バーRASに同期して逆位相で
発生される制御信号φRD1,φRD2が論理演算され
る。第1論理回路44の出力信号はノードL1を通じて
第2論理回路46へ入力される。このノードL1には、
PMOSトランジスタ48のドレイン端子が接続されて
いる。PMOSトランジスタ48のソース端子は電源電
圧VCCにつながれ、ゲート端子はNORゲート54の
出力信号を反転するインバータ56の出力信号につなが
れている。第2論理回路46の出力信号は、インバータ
50,52のインバータチェーンでドライブされてマス
タ制御信号WCBRBとして発生される。
【0013】
【発明が解決しようとする課題】上記のようなマスタ制
御信号発生回路では、内部出力信号φC,φW,φRP
に応じてマスタ制御信号WCBRBを論理“ロウ”にエ
ネーブルして出力し終わると、制御信号φRD1,φR
D2によって制御されるPMOSトランジスタ48のプ
リチャージで、マスタ制御信号WCBRBを電源電圧V
CCレベルの論理“ハイ”にプリチャージする構成とな
っている。次の動作モード設定のためにはマスタ制御信
号WCBRBが速やかにプリチャージされるのが望まし
いが、現状のマスタ制御信号発生回路では、マスタ制御
信号WCBRBのプリチャージまでに比較的長時間を要
することになっている。
御信号発生回路では、内部出力信号φC,φW,φRP
に応じてマスタ制御信号WCBRBを論理“ロウ”にエ
ネーブルして出力し終わると、制御信号φRD1,φR
D2によって制御されるPMOSトランジスタ48のプ
リチャージで、マスタ制御信号WCBRBを電源電圧V
CCレベルの論理“ハイ”にプリチャージする構成とな
っている。次の動作モード設定のためにはマスタ制御信
号WCBRBが速やかにプリチャージされるのが望まし
いが、現状のマスタ制御信号発生回路では、マスタ制御
信号WCBRBのプリチャージまでに比較的長時間を要
することになっている。
【0014】また、モード設定制御信号発生回路におい
ては、モード設定制御信号WCBRSETの発生に際し
て、行アドレスストローブ信号バーRASに同期して逆
位相で発生される制御信号φRD,φRARの制御を受
けるようになっている。また、モード設定回路では行ア
ドレス信号RAiを利用するので、同じく制御信号φR
D,φRARが影響している。従って、1動作モード設
定後に更に他の動作モードを設定する場合、行アドレス
ストローブ信号バーRASに関連した信号、即ち制御信
号φRD,φRAR等のプリチャージ時間が必要とな
る。全体的にみると、そのプリチャージ時間により動作
モード設定に少なくとも30ns程度の時間を要する結
果となっており、これは即ち、デバイス動作中の動作モ
ード変更に最低でも30ns程度の時間がかかるという
ことになる。最近特に、高周波数で動作しながら動作モ
ード変更を頻繁に行う同期式グラフィックDRAM(Sy
nchronous Graphic DRAM)等において、動作モード
変更に伴うタイムロスが焦点になってきており、その改
善が望まれている。
ては、モード設定制御信号WCBRSETの発生に際し
て、行アドレスストローブ信号バーRASに同期して逆
位相で発生される制御信号φRD,φRARの制御を受
けるようになっている。また、モード設定回路では行ア
ドレス信号RAiを利用するので、同じく制御信号φR
D,φRARが影響している。従って、1動作モード設
定後に更に他の動作モードを設定する場合、行アドレス
ストローブ信号バーRASに関連した信号、即ち制御信
号φRD,φRAR等のプリチャージ時間が必要とな
る。全体的にみると、そのプリチャージ時間により動作
モード設定に少なくとも30ns程度の時間を要する結
果となっており、これは即ち、デバイス動作中の動作モ
ード変更に最低でも30ns程度の時間がかかるという
ことになる。最近特に、高周波数で動作しながら動作モ
ード変更を頻繁に行う同期式グラフィックDRAM(Sy
nchronous Graphic DRAM)等において、動作モード
変更に伴うタイムロスが焦点になってきており、その改
善が望まれている。
【0015】そこで本発明では、一度設定した動作モー
ドから次の動作モードへの変更時間を極力抑制すること
ができるようなモード設定方法とそのためのモード設定
回路を提供することを目的とする。即ち、動作モード設
定時間が格段に短くて高速動作に適し、デバイスの全体
的な速度低下やそれによる誤動作を確実に防止できるよ
うなモード設定方法とそのモード設定回路を提供せんと
するものである。
ドから次の動作モードへの変更時間を極力抑制すること
ができるようなモード設定方法とそのためのモード設定
回路を提供することを目的とする。即ち、動作モード設
定時間が格段に短くて高速動作に適し、デバイスの全体
的な速度低下やそれによる誤動作を確実に防止できるよ
うなモード設定方法とそのモード設定回路を提供せんと
するものである。
【0016】
【課題を解決するための手段】このような目的のために
は、半導体メモリ装置のマスタクロックである行アドレ
スストローブ信号に従属せず、これから離れて独立的に
モード設定信号を発生できるようなモード設定方法及び
回路とすることが考えられる。
は、半導体メモリ装置のマスタクロックである行アドレ
スストローブ信号に従属せず、これから離れて独立的に
モード設定信号を発生できるようなモード設定方法及び
回路とすることが考えられる。
【0017】そこで、本発明によれば、多数の動作モー
ドを選択して動作可能な半導体メモリ装置に備えられる
モード設定回路で、外部入力アドレスを整形して内部用
のアドレス信号を発生するためのアドレスバッファにお
けるバッファ内信号を、モード設定制御信号に応じてゲ
ーティングするゲート手段と、このゲート手段からの信
号をラッチし、所定の動作モードを設定するためのモー
ド設定信号を発生するラッチ手段と、を備えてなること
を特徴としたモード設定回路が提供される。
ドを選択して動作可能な半導体メモリ装置に備えられる
モード設定回路で、外部入力アドレスを整形して内部用
のアドレス信号を発生するためのアドレスバッファにお
けるバッファ内信号を、モード設定制御信号に応じてゲ
ーティングするゲート手段と、このゲート手段からの信
号をラッチし、所定の動作モードを設定するためのモー
ド設定信号を発生するラッチ手段と、を備えてなること
を特徴としたモード設定回路が提供される。
【0018】また、本発明によれば、多数の動作モード
を選択して動作可能な半導体メモリ装置のモード設定方
法で、外部入力アドレスを整形して内部用のアドレス信
号を発生するアドレスバッファのバッファ内信号をモー
ド設定制御信号に応答してラッチし、該ラッチした信号
から所定の動作モードを設定するためのモード設定信号
を発生することを特徴としたモード設定方法が提供され
る。
を選択して動作可能な半導体メモリ装置のモード設定方
法で、外部入力アドレスを整形して内部用のアドレス信
号を発生するアドレスバッファのバッファ内信号をモー
ド設定制御信号に応答してラッチし、該ラッチした信号
から所定の動作モードを設定するためのモード設定信号
を発生することを特徴としたモード設定方法が提供され
る。
【0019】加えて、本発明によれば、多数の動作モー
ドを選択して動作可能な半導体メモリ装置で、外部入力
アドレスを整形して内部用のアドレス信号を発生するた
めのアドレスバッファにおけるバッファ内信号を、モー
ド設定制御信号に応答してゲーティングするゲート手
段、及び、このゲート手段による信号をラッチし、所定
の動作モードを設定するためのモード設定信号を発生す
るラッチ手段、を備えたモード設定回路と、列アドレス
ストローブ信号バッファ内の内部出力信号、書込エネー
ブル信号バッファ内の内部出力信号、及び行アドレスス
トローブ信号バッファ内の内部出力信号を組合せ、更に
遅延手段を利用して短パルス形のマスタ制御信号を発生
するマスタ制御信号発生回路と、少なくともこのマスタ
制御信号及び前記バッファ内信号から前記モード設定制
御信号を発生するモード設定制御信号発生回路と、を備
えることを特徴とした半導体メモリ装置が提供される。
ドを選択して動作可能な半導体メモリ装置で、外部入力
アドレスを整形して内部用のアドレス信号を発生するた
めのアドレスバッファにおけるバッファ内信号を、モー
ド設定制御信号に応答してゲーティングするゲート手
段、及び、このゲート手段による信号をラッチし、所定
の動作モードを設定するためのモード設定信号を発生す
るラッチ手段、を備えたモード設定回路と、列アドレス
ストローブ信号バッファ内の内部出力信号、書込エネー
ブル信号バッファ内の内部出力信号、及び行アドレスス
トローブ信号バッファ内の内部出力信号を組合せ、更に
遅延手段を利用して短パルス形のマスタ制御信号を発生
するマスタ制御信号発生回路と、少なくともこのマスタ
制御信号及び前記バッファ内信号から前記モード設定制
御信号を発生するモード設定制御信号発生回路と、を備
えることを特徴とした半導体メモリ装置が提供される。
【0020】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照し説明する。
図面を参照し説明する。
【0021】図1及び図2に本発明によるモード設定回
路(MODE SETTING CIRCUIT)の回路例を示す。この実施形
態のモード設定回路は、行アドレスバッファ(ROW ADDRE
SS BUFFER)内の信号を利用するようにしてある。
路(MODE SETTING CIRCUIT)の回路例を示す。この実施形
態のモード設定回路は、行アドレスバッファ(ROW ADDRE
SS BUFFER)内の信号を利用するようにしてある。
【0022】図1に示すように行アドレスバッファは、
外部から入力されるTTLレベルの外部入力アドレスA
Iを論理入力とする第3論理回路54と、第3論理回路
54の出力信号を受けてCMOSレベルの出力信号LR
Aiを出力するインバータ58,60のインバータチェ
ーンと、第3論理回路54の出力信号及び行アドレスス
トローブ信号バーRASに同期して逆位相で発生される
制御信号φRARを論理入力として内部用の行アドレス
信号RAiを発生する第4論理回路56と、から構成さ
れる。この行アドレスバッファは、外部入力アドレスA
Iを整形して行アドレス信号RAiを出力する。
外部から入力されるTTLレベルの外部入力アドレスA
Iを論理入力とする第3論理回路54と、第3論理回路
54の出力信号を受けてCMOSレベルの出力信号LR
Aiを出力するインバータ58,60のインバータチェ
ーンと、第3論理回路54の出力信号及び行アドレスス
トローブ信号バーRASに同期して逆位相で発生される
制御信号φRARを論理入力として内部用の行アドレス
信号RAiを発生する第4論理回路56と、から構成さ
れる。この行アドレスバッファは、外部入力アドレスA
Iを整形して行アドレス信号RAiを出力する。
【0023】このような行アドレスバッファの場合、そ
の論理回路54と論理回路56との間の内部ノードN4
における信号、即ち制御信号φRARに関与されないバ
ッファ内信号を用い、これをモード設定回路の入力とし
てモード設定信号MDSTiを発生する。即ち、図1の
モード設定回路は、NMOSトランジスタ66及びPM
OSトランジスタ64からなるCMOSゲートのゲート
手段を介して行アドレスバッファの内部ノードN4の信
号をゲーティングし、これに基づきモード設定信号MD
STiを発生する。ゲート手段を構成するNMOSトラ
ンジスタ66及びPMOSトランジスタ64は、内部ノ
ードN4とノードN5との間にチャネルが並列接続さ
れ、NMOSトランジスタ66はモード設定制御信号W
CBRSETをゲート端子に受け、またPMOSトラン
ジスタ64はモード設定制御信号WCBRSETをイン
バータ62で反転してゲート端子に受けるようになって
いる。ノードN5には、接地電圧VSSにソース端子が
接地され、また定電源電圧信号φVCCHをインバータ
76で反転してゲート端子に受けるNMOSトランジス
タ74が接続される。更に、ノードN5に設定された信
号をラッチするためのラッチ手段が1対のラッチ接続形
インバータ70,72で構成され、そしてインバータ7
0,72でラッチした信号を反転ドライブしてモード設
定信号MDSTi発生するインバータ68が備えられて
いる。
の論理回路54と論理回路56との間の内部ノードN4
における信号、即ち制御信号φRARに関与されないバ
ッファ内信号を用い、これをモード設定回路の入力とし
てモード設定信号MDSTiを発生する。即ち、図1の
モード設定回路は、NMOSトランジスタ66及びPM
OSトランジスタ64からなるCMOSゲートのゲート
手段を介して行アドレスバッファの内部ノードN4の信
号をゲーティングし、これに基づきモード設定信号MD
STiを発生する。ゲート手段を構成するNMOSトラ
ンジスタ66及びPMOSトランジスタ64は、内部ノ
ードN4とノードN5との間にチャネルが並列接続さ
れ、NMOSトランジスタ66はモード設定制御信号W
CBRSETをゲート端子に受け、またPMOSトラン
ジスタ64はモード設定制御信号WCBRSETをイン
バータ62で反転してゲート端子に受けるようになって
いる。ノードN5には、接地電圧VSSにソース端子が
接地され、また定電源電圧信号φVCCHをインバータ
76で反転してゲート端子に受けるNMOSトランジス
タ74が接続される。更に、ノードN5に設定された信
号をラッチするためのラッチ手段が1対のラッチ接続形
インバータ70,72で構成され、そしてインバータ7
0,72でラッチした信号を反転ドライブしてモード設
定信号MDSTi発生するインバータ68が備えられて
いる。
【0024】図2のモード設定回路も図1に示したモー
ド設定回路とほぼ同じ構成で、但し、図1のモード設定
回路のNMOSトランジスタ74に代えて、定電源電圧
信号φVCCHで制御されるPMOSトランジスタ78
を電源電圧VCCとノードN5との間につないだ構成と
なっている。
ド設定回路とほぼ同じ構成で、但し、図1のモード設定
回路のNMOSトランジスタ74に代えて、定電源電圧
信号φVCCHで制御されるPMOSトランジスタ78
を電源電圧VCCとノードN5との間につないだ構成と
なっている。
【0025】従来のモード設定回路では、行アドレスス
トローブ信号バーRASに同期して逆位相で発生される
制御信号φRARに応じた行アドレス信号RAiを基に
モード設定信号MDSTiを発生する構成である。これ
に対し、この実施形態のモード設定回路では、モード設
定制御信号WCBRSETによるゲーティングで行アド
レスバッファの内部ノードN4に設定される信号を入力
し、これを基にモード設定信号MDSTiを発生する構
成である。つまり、制御信号φRARから独立した信号
の組合せでモード設定信号MDSTiを発生する。
トローブ信号バーRASに同期して逆位相で発生される
制御信号φRARに応じた行アドレス信号RAiを基に
モード設定信号MDSTiを発生する構成である。これ
に対し、この実施形態のモード設定回路では、モード設
定制御信号WCBRSETによるゲーティングで行アド
レスバッファの内部ノードN4に設定される信号を入力
し、これを基にモード設定信号MDSTiを発生する構
成である。つまり、制御信号φRARから独立した信号
の組合せでモード設定信号MDSTiを発生する。
【0026】これから分かるように、この実施形態のモ
ード設定回路は、制御信号φRARのエネーブルに関係
なくモード設定信号MDSTiを発生することができ、
動作特性の向上が図られている。即ち、従来の技術にお
いては、1動作モードの設定後に更に他の動作モードを
設定する際に、行アドレスストローブ信号バーRASに
関連した信号つまり制御信号φRD,φRAR等のプリ
チャージ時間を必要としていたが、本発明によるモード
設定回路においては、このようなプリチャージ時間が不
要となり、従って高速動作化が可能になる。
ード設定回路は、制御信号φRARのエネーブルに関係
なくモード設定信号MDSTiを発生することができ、
動作特性の向上が図られている。即ち、従来の技術にお
いては、1動作モードの設定後に更に他の動作モードを
設定する際に、行アドレスストローブ信号バーRASに
関連した信号つまり制御信号φRD,φRAR等のプリ
チャージ時間を必要としていたが、本発明によるモード
設定回路においては、このようなプリチャージ時間が不
要となり、従って高速動作化が可能になる。
【0027】図3に、図1及び図2に示したようなモー
ド設定回路にモード設定制御信号WCBRSETを提供
するためのモード設定制御信号発生回路の回路例を示
す。そして、このモード設定制御信号発生回路を用いた
場合の動作モード設定時の動作タイミングを図4の信号
波形図に示してある。
ド設定回路にモード設定制御信号WCBRSETを提供
するためのモード設定制御信号発生回路の回路例を示
す。そして、このモード設定制御信号発生回路を用いた
場合の動作モード設定時の動作タイミングを図4の信号
波形図に示してある。
【0028】この実施形態のモード設定制御信号発生回
路はグラフィックメモリを対象としたもので、グラフィ
ック関連信号φG及びマスタ制御信号WCBRBを論理
演算してモード設定制御信号WCBRSETとグラフィ
ック用モード設定制御信号SWCBRSETiを発生す
る。NANDゲート84は、行アドレスバッファの内部
ノードN4から発生される出力信号LRAiのいずれか
特定のもの、一例として出力信号LRA7、そしてイン
バータ82で反転したマスタ制御信号WCBRB及びグ
ラフィック関連信号φGを論理演算する。NANDゲー
ト86は、インバータ80で反転したグラフィック関連
信号φG、内部ノードN4から発生される出力信号LR
Ai、及びマスタ制御信号WCBRBを論理演算する。
NANDゲート88は、インバータ80で反転したグラ
フィック関連信号φG、内部ノードN4から発生される
出力信号LRAi、及びインバータ82で反転したマス
タ制御信号WCBRBを論理演算する。インバータ90
はNANDゲート84の出力信号を反転ドライブしてモ
ード設定制御信号WCBRSETを発生し、またインバ
ータ92はNANDゲート86の出力信号を反転ドライ
ブしてグラフィック用モード設定制御信号SWCBRS
ET1を発生し、そしてインバータ94はNANDゲー
ト88の出力信号を反転ドライブしてグラフィック用モ
ード設定制御信号SWCBRSET2を発生する。
路はグラフィックメモリを対象としたもので、グラフィ
ック関連信号φG及びマスタ制御信号WCBRBを論理
演算してモード設定制御信号WCBRSETとグラフィ
ック用モード設定制御信号SWCBRSETiを発生す
る。NANDゲート84は、行アドレスバッファの内部
ノードN4から発生される出力信号LRAiのいずれか
特定のもの、一例として出力信号LRA7、そしてイン
バータ82で反転したマスタ制御信号WCBRB及びグ
ラフィック関連信号φGを論理演算する。NANDゲー
ト86は、インバータ80で反転したグラフィック関連
信号φG、内部ノードN4から発生される出力信号LR
Ai、及びマスタ制御信号WCBRBを論理演算する。
NANDゲート88は、インバータ80で反転したグラ
フィック関連信号φG、内部ノードN4から発生される
出力信号LRAi、及びインバータ82で反転したマス
タ制御信号WCBRBを論理演算する。インバータ90
はNANDゲート84の出力信号を反転ドライブしてモ
ード設定制御信号WCBRSETを発生し、またインバ
ータ92はNANDゲート86の出力信号を反転ドライ
ブしてグラフィック用モード設定制御信号SWCBRS
ET1を発生し、そしてインバータ94はNANDゲー
ト88の出力信号を反転ドライブしてグラフィック用モ
ード設定制御信号SWCBRSET2を発生する。
【0029】図4のタイミング図に示すように、マスタ
制御信号WCBRBの論理“ロウ”は短パルスで発生す
る。グラフィック関連信号φGはグラフィック機能のた
めの信号で、このグラフィック関連信号φGに応じて、
各種グラフィックモードを設定するためのグラフィック
用モード設定制御信号SWCBRSETiか、或いはそ
れ以外の各種ノーマルモードを設定するためのモード設
定制御信号WCBRSETが発生される。即ち、マスタ
制御信号WCBRBの論理“ロウ”エネーブルで、行ア
ドレスバッファの内部ノードN4から発生される出力信
号LRAiとグラフィック関連信号φGを利用してグラ
フィック用モード設定制御信号SWCBRSETi及び
モード設定制御信号WCBRSETを選択的にエネーブ
ルさせることができるようになっている。例えば、出力
信号LRA7及びグラフィック関連信号φGのエネーブ
ル/ディスエーブル状態に応じてモード設定制御信号W
CBRSETがエネーブル/ディスエーブルされ、ま
た、モード設定制御信号WCBRSETのディスエーブ
ル状態で、出力信号LRAi及びグラフィック関連信号
φGによりグラフィック用モード設定制御信号SWCB
RSET1,SWCBRSET2が選択的にエネーブル
される。従って、これらモード設定制御信号WCBRS
ET,SWCBRSETiに対応するモード設定回路を
設けておけば、モード設定信号MDSTiが必要に応じ
て発生される。
制御信号WCBRBの論理“ロウ”は短パルスで発生す
る。グラフィック関連信号φGはグラフィック機能のた
めの信号で、このグラフィック関連信号φGに応じて、
各種グラフィックモードを設定するためのグラフィック
用モード設定制御信号SWCBRSETiか、或いはそ
れ以外の各種ノーマルモードを設定するためのモード設
定制御信号WCBRSETが発生される。即ち、マスタ
制御信号WCBRBの論理“ロウ”エネーブルで、行ア
ドレスバッファの内部ノードN4から発生される出力信
号LRAiとグラフィック関連信号φGを利用してグラ
フィック用モード設定制御信号SWCBRSETi及び
モード設定制御信号WCBRSETを選択的にエネーブ
ルさせることができるようになっている。例えば、出力
信号LRA7及びグラフィック関連信号φGのエネーブ
ル/ディスエーブル状態に応じてモード設定制御信号W
CBRSETがエネーブル/ディスエーブルされ、ま
た、モード設定制御信号WCBRSETのディスエーブ
ル状態で、出力信号LRAi及びグラフィック関連信号
φGによりグラフィック用モード設定制御信号SWCB
RSET1,SWCBRSET2が選択的にエネーブル
される。従って、これらモード設定制御信号WCBRS
ET,SWCBRSETiに対応するモード設定回路を
設けておけば、モード設定信号MDSTiが必要に応じ
て発生される。
【0030】図5に、短パルスエネーブルのマスタ制御
信号WCBRBを発生するマスタ制御信号発生回路の一
例を示す。この回路は、論理ゲートを加えた遅延手段を
通じて短パルスを発生する短パルス発生手段の構成であ
ることが分かる。
信号WCBRBを発生するマスタ制御信号発生回路の一
例を示す。この回路は、論理ゲートを加えた遅延手段を
通じて短パルスを発生する短パルス発生手段の構成であ
ることが分かる。
【0031】第5論理回路96には、CASバッファ内
の内部出力信号φC、WEバッファ内の内部出力信号φ
W、及びRASバッファ内の内部出力信号φRPが入力
される。この内部出力信号φRPは、RASバッファ内
で行アドレスストローブ信号バーRASが論理“ロウ”
にエネーブルされるとき自動的に発生されるオートパル
ス(auto pulse)信号である。この第5論理回路96の出
力ノードN9には、第6論理回路98とソース端子を電
源電圧VCCにつないだPMOSトランジスタ100の
ドレイン端子が接続される。第6論理回路98の出力ノ
ードN7に設定される信号は、直接的にNORゲート1
16の一入力となる一方、インバータ110,112,
114のインバータチェーンを介した後更にNORゲー
ト116の他方の入力となる。このNORゲート116
の出力信号は、インバータ118で反転してからインバ
ータ120,122のインバータチェーンによりドライ
ブされ、マスタ制御信号WCBRBとして出力される。
また、インバータ118の出力信号すなわちノードN8
の信号は、直接的にNANDゲート102の一入力とな
る一方、インバータ108,106,104のインバー
タチェーンを介した後更にNANDゲート102の他方
の入力となる。このNANDゲート102の出力信号
は、PMOSトランジスタ100のゲート端子へ印加さ
れる。尚、インバータ110,112,114に対し提
供された抵抗R6,R7及びキャパシタC6,C7、ま
たインバータ104,106,108に対し提供された
抵抗R3,R4,R5及びキャパシタC3,C4は、そ
れぞれ遅延素子として機能するものである。
の内部出力信号φC、WEバッファ内の内部出力信号φ
W、及びRASバッファ内の内部出力信号φRPが入力
される。この内部出力信号φRPは、RASバッファ内
で行アドレスストローブ信号バーRASが論理“ロウ”
にエネーブルされるとき自動的に発生されるオートパル
ス(auto pulse)信号である。この第5論理回路96の出
力ノードN9には、第6論理回路98とソース端子を電
源電圧VCCにつないだPMOSトランジスタ100の
ドレイン端子が接続される。第6論理回路98の出力ノ
ードN7に設定される信号は、直接的にNORゲート1
16の一入力となる一方、インバータ110,112,
114のインバータチェーンを介した後更にNORゲー
ト116の他方の入力となる。このNORゲート116
の出力信号は、インバータ118で反転してからインバ
ータ120,122のインバータチェーンによりドライ
ブされ、マスタ制御信号WCBRBとして出力される。
また、インバータ118の出力信号すなわちノードN8
の信号は、直接的にNANDゲート102の一入力とな
る一方、インバータ108,106,104のインバー
タチェーンを介した後更にNANDゲート102の他方
の入力となる。このNANDゲート102の出力信号
は、PMOSトランジスタ100のゲート端子へ印加さ
れる。尚、インバータ110,112,114に対し提
供された抵抗R6,R7及びキャパシタC6,C7、ま
たインバータ104,106,108に対し提供された
抵抗R3,R4,R5及びキャパシタC3,C4は、そ
れぞれ遅延素子として機能するものである。
【0032】図6に、図5の回路の動作タイミングを説
明する信号波形を示す。同図によれば、ノードN8にオ
ートパルスが設定され、これに応答してマスタ制御信号
WCBRBが短パルスで発生されることが分かる。即
ち、マスタ制御信号WCBRBが短パルスで発生され、
マスタ制御信号WCBRBのエネーブル後には論理“ハ
イ”へのプリチャージが自動的に行われており、これは
つまり、回路内部のノードN8がオートパルスで自動的
にプリチャージされ、次の動作モード設定のための準備
が常に自動的に整っている状態となるということであ
る。
明する信号波形を示す。同図によれば、ノードN8にオ
ートパルスが設定され、これに応答してマスタ制御信号
WCBRBが短パルスで発生されることが分かる。即
ち、マスタ制御信号WCBRBが短パルスで発生され、
マスタ制御信号WCBRBのエネーブル後には論理“ハ
イ”へのプリチャージが自動的に行われており、これは
つまり、回路内部のノードN8がオートパルスで自動的
にプリチャージされ、次の動作モード設定のための準備
が常に自動的に整っている状態となるということであ
る。
【0033】図7に、マスタ制御信号発生回路の他の実
施形態を示す。この例のマスタ制御信号発生回路では、
第6論理回路98の出力信号が送られるノードN11と
インバータ130との間に設けた点線で囲って示すイン
バータチェーンをオプション処理できる。このマスタ制
御信号発生回路の信号波形を図8に示している。図示の
ように、この回路でもマスタ制御信号WCBRBを短パ
ルスで発生させられることが分かる。即ち、RASバッ
ファ内で発生される内部出力信号φRP及び第6論理回
路98から出力されるノードN11の信号の論理状態を
検出してPMOSトランジスタ126を制御する。従っ
て、第6論理回路98の出力ノードN11によるマスタ
制御信号WCBRBは、エネーブル周期が短く、エネー
ブル後は自動的に論理“ハイ”へプリチャージされる。
施形態を示す。この例のマスタ制御信号発生回路では、
第6論理回路98の出力信号が送られるノードN11と
インバータ130との間に設けた点線で囲って示すイン
バータチェーンをオプション処理できる。このマスタ制
御信号発生回路の信号波形を図8に示している。図示の
ように、この回路でもマスタ制御信号WCBRBを短パ
ルスで発生させられることが分かる。即ち、RASバッ
ファ内で発生される内部出力信号φRP及び第6論理回
路98から出力されるノードN11の信号の論理状態を
検出してPMOSトランジスタ126を制御する。従っ
て、第6論理回路98の出力ノードN11によるマスタ
制御信号WCBRBは、エネーブル周期が短く、エネー
ブル後は自動的に論理“ハイ”へプリチャージされる。
【0034】従来の技術と比較してみると、行アドレス
ストローブ信号バーRASに基づく制御信号によってプ
リチャージを行っていたマスタ制御信号WCBRBが、
本発明では、前記制御信号によるのではなく、短パルス
で自動プリチャージされるようになっており、全体的に
動作モード設定時間を大幅に減少させ得る。
ストローブ信号バーRASに基づく制御信号によってプ
リチャージを行っていたマスタ制御信号WCBRBが、
本発明では、前記制御信号によるのではなく、短パルス
で自動プリチャージされるようになっており、全体的に
動作モード設定時間を大幅に減少させ得る。
【0035】ここで説明した実施形態は本発明の最適例
であるが、本発明の技術的思想を外れない範囲内でその
他にも多様な実施形態が可能であることは、当該分野で
通常の知識を有する者なら容易に理解できるであろう。
例えば、図3に示したモード設定制御信号発生回路では
グラフィック関連信号φGを制御に用いているが、これ
にはその他の信号を利用することも、或いは省略するこ
とも可能で、その場合にはグラフィックモード以外の異
なる動作モードの設定を行えることは明らかである。ま
た、上記各回路におけるインバータチェーン内に備えら
れるインバータや抵抗、キャパシタの数は適宜最適のも
のに調節可能で、これにより信号の遅延時間を調整でき
ることも容易に理解できるであろう。
であるが、本発明の技術的思想を外れない範囲内でその
他にも多様な実施形態が可能であることは、当該分野で
通常の知識を有する者なら容易に理解できるであろう。
例えば、図3に示したモード設定制御信号発生回路では
グラフィック関連信号φGを制御に用いているが、これ
にはその他の信号を利用することも、或いは省略するこ
とも可能で、その場合にはグラフィックモード以外の異
なる動作モードの設定を行えることは明らかである。ま
た、上記各回路におけるインバータチェーン内に備えら
れるインバータや抵抗、キャパシタの数は適宜最適のも
のに調節可能で、これにより信号の遅延時間を調整でき
ることも容易に理解できるであろう。
【0036】
【発明の効果】以上述べてきたように本発明によれば、
アドレス信号出力に際してアドレスバッファ内で外部入
力アドレスから直接的に生成されるバッファ内信号を入
力して動作するモード設定回路としたので、行アドレス
ストローブ信号に従属しない独立的な動作でモード設定
信号を発生することが可能である。従って、従来技術に
あった制御信号φRD,φRAR等のプリチャージ時間
による動作モード変更時のタイムロスをなくすことがで
き、例えばシステムクロックに迅速に応答して高速動作
可能なメモリ装置を提供することが可能となる。また、
マスタ制御信号について、遅延手段を組み合わせて発生
させた短パルス形のものとしたので、そのプリチャージ
が迅速で次の動作モード設定用の準備状態を素早く自動
的に形成できる。従って、次の動作モードへの変更時間
を最小化することが可能であり、動作モード設定時間が
格段に短く高速動作に適し、全体的な速度低下やそれに
よる誤動作を防止する点で非常に有利な効果を得られ
る。
アドレス信号出力に際してアドレスバッファ内で外部入
力アドレスから直接的に生成されるバッファ内信号を入
力して動作するモード設定回路としたので、行アドレス
ストローブ信号に従属しない独立的な動作でモード設定
信号を発生することが可能である。従って、従来技術に
あった制御信号φRD,φRAR等のプリチャージ時間
による動作モード変更時のタイムロスをなくすことがで
き、例えばシステムクロックに迅速に応答して高速動作
可能なメモリ装置を提供することが可能となる。また、
マスタ制御信号について、遅延手段を組み合わせて発生
させた短パルス形のものとしたので、そのプリチャージ
が迅速で次の動作モード設定用の準備状態を素早く自動
的に形成できる。従って、次の動作モードへの変更時間
を最小化することが可能であり、動作モード設定時間が
格段に短く高速動作に適し、全体的な速度低下やそれに
よる誤動作を防止する点で非常に有利な効果を得られ
る。
【図1】本発明によるモード設定回路の一実施形態を示
す回路図。
す回路図。
【図2】本発明によるモード設定回路の他の実施形態を
示す回路図。
示す回路図。
【図3】図1及び図2の回路で使用されるモード設定制
御信号の発生回路の一実施形態を示す回路図。
御信号の発生回路の一実施形態を示す回路図。
【図4】図1〜図3の回路を用いてモード設定信号を発
生する際の動作タイミングを示す信号波形図。
生する際の動作タイミングを示す信号波形図。
【図5】図3の回路で使用されるマスタ制御信号の発生
回路の一実施形態を示す回路図。
回路の一実施形態を示す回路図。
【図6】図5の回路の動作タイミングを示す信号波形
図。
図。
【図7】図3の回路で使用されるマスタ制御信号の発生
回路の他の実施形態を示す回路図。
回路の他の実施形態を示す回路図。
【図8】図7の回路の動作タイミングを示す信号波形
図。
図。
【図9】従来のモード設定回路を示す回路図。
【図10】従来のモード設定回路の他の例を示す回路
図。
図。
【図11】図9及び図10の回路で使用されるモード設
定制御信号の発生回路を示す回路図。
定制御信号の発生回路を示す回路図。
【図12】図11の回路の動作タイミングを示す信号波
形図。
形図。
【図13】図11の回路で使用されるマスタ制御信号の
発生回路を示す回路図。
発生回路を示す回路図。
MDSTi モード設定信号 WCBRSET モード設定制御信号 SWCBRSETi グラフィック用モード設定制御信
号 WCBRB マスタ制御信号 φG グラフィック関連信号 φVCCH 定電源電圧信号 AI 外部入力アドレス RAi アドレス信号
号 WCBRB マスタ制御信号 φG グラフィック関連信号 φVCCH 定電源電圧信号 AI 外部入力アドレス RAi アドレス信号
Claims (10)
- 【請求項1】 多数の動作モードを選択して動作可能な
半導体メモリ装置に備えられるモード設定回路におい
て、 外部入力アドレスを整形して内部用のアドレス信号を発
生するためのアドレスバッファにおけるバッファ内信号
を、モード設定制御信号に応じてゲーティングするゲー
ト手段と、このゲート手段からの信号をラッチし、所定
の動作モードを設定するためのモード設定信号を発生す
るラッチ手段と、を備えてなることを特徴とするモード
設定回路。 - 【請求項2】 モード設定制御信号は、短パルス形のマ
スタ制御信号に応答して発生する請求項1記載のモード
設定回路。 - 【請求項3】 マスタ制御信号は、行アドレスストロー
ブ信号に対して独立的に発生する請求項2記載のモード
設定回路。 - 【請求項4】 ゲート手段は、モード設定制御信号及び
その反転信号により制御されるNMOSトランジスタ及
びPMOSトランジスタからなるCMOSゲートである
請求項1〜3のいずれか1項に記載のモード設定回路。 - 【請求項5】 ラッチ手段は、ラッチ接続形のインバー
タで構成される請求項1〜4のいずれか1項に記載のモ
ード設定回路。 - 【請求項6】 多数の動作モードを選択して動作可能な
半導体メモリ装置のモード設定方法において、 外部入力アドレスを整形して内部用のアドレス信号を発
生するアドレスバッファのバッファ内信号をモード設定
制御信号に応答してラッチし、該ラッチした信号から所
定の動作モードを設定するためのモード設定信号を発生
するようにしたことを特徴とするモード設定方法。 - 【請求項7】 モード設定制御信号を、短パルス形のマ
スタ制御信号に応答して発生させる請求項6記載のモー
ド設定方法。 - 【請求項8】 マスタ制御信号を、行アドレスストロー
ブ信号に対して独立的に発生させる請求項7記載のモー
ド設定方法。 - 【請求項9】 多数の動作モードを選択して動作可能な
半導体メモリ装置において、 外部入力アドレスを整形して内部用のアドレス信号を発
生するためのアドレスバッファにおけるバッファ内信号
を、モード設定制御信号に応答してゲーティングするゲ
ート手段、及び、このゲート手段による信号をラッチ
し、所定の動作モードを設定するためのモード設定信号
を発生するラッチ手段、を備えたモード設定回路と、列
アドレスストローブ信号バッファ内の内部出力信号、書
込エネーブル信号バッファ内の内部出力信号、及び行ア
ドレスストローブ信号バッファ内の内部出力信号を組合
せ、更に遅延手段を利用して短パルス形のマスタ制御信
号を発生するマスタ制御信号発生回路と、少なくともこ
のマスタ制御信号及び前記バッファ内信号から前記モー
ド設定制御信号を発生するモード設定制御信号発生回路
と、を備えたことを特徴とする半導体メモリ装置。 - 【請求項10】 マスタ制御信号は、行アドレスストロ
ーブ信号に対して独立的に発生する請求項9記載の半導
体メモリ装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1994P18304 | 1994-07-27 | ||
KR1019940018304A KR0119886B1 (ko) | 1994-07-27 | 1994-07-27 | 반도체 메모리 장치의 모드설정회로 및 그 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0863955A true JPH0863955A (ja) | 1996-03-08 |
JP3117901B2 JP3117901B2 (ja) | 2000-12-18 |
Family
ID=19389029
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07191417A Expired - Fee Related JP3117901B2 (ja) | 1994-07-27 | 1995-07-27 | 半導体メモリ装置のモード設定方法及びその回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5583815A (ja) |
JP (1) | JP3117901B2 (ja) |
KR (1) | KR0119886B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006228395A (ja) * | 2005-01-19 | 2006-08-31 | Nec Electronics Corp | 半導体記憶装置 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0124141B1 (ko) * | 1994-12-29 | 1998-10-01 | 김광호 | 반도체 메모리장치의 데이타 출력 버퍼회로 |
US5657293A (en) * | 1995-08-23 | 1997-08-12 | Micron Technology, Inc. | Integrated circuit memory with back end mode disable |
KR100695512B1 (ko) * | 2005-06-30 | 2007-03-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07141870A (ja) * | 1993-11-19 | 1995-06-02 | Hitachi Ltd | 半導体記憶装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01205788A (ja) * | 1988-02-12 | 1989-08-18 | Toshiba Corp | 半導体集積回路 |
JP2744115B2 (ja) * | 1990-05-21 | 1998-04-28 | 株式会社東芝 | 疑似スタティックramの制御回路 |
-
1994
- 1994-07-27 KR KR1019940018304A patent/KR0119886B1/ko not_active IP Right Cessation
-
1995
- 1995-07-26 US US08/506,954 patent/US5583815A/en not_active Expired - Lifetime
- 1995-07-27 JP JP07191417A patent/JP3117901B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07141870A (ja) * | 1993-11-19 | 1995-06-02 | Hitachi Ltd | 半導体記憶装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006228395A (ja) * | 2005-01-19 | 2006-08-31 | Nec Electronics Corp | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
US5583815A (en) | 1996-12-10 |
KR0119886B1 (ko) | 1997-10-17 |
JP3117901B2 (ja) | 2000-12-18 |
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