JP2606998B2 - アドレス入力バッファ - Google Patents
アドレス入力バッファInfo
- Publication number
- JP2606998B2 JP2606998B2 JP4123532A JP12353292A JP2606998B2 JP 2606998 B2 JP2606998 B2 JP 2606998B2 JP 4123532 A JP4123532 A JP 4123532A JP 12353292 A JP12353292 A JP 12353292A JP 2606998 B2 JP2606998 B2 JP 2606998B2
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- address
- signal
- electrode
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4082—Address Buffers; level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関す
るもので、特に半導体メモリ装置のアドレス入力バッフ
ァに関するものである。
るもので、特に半導体メモリ装置のアドレス入力バッフ
ァに関するものである。
【０００２】
【従来の技術】一般的に、半導体メモリ装置ではトラン
ジスター−トランジスター論理（Transistor - Transis
tor Logic:ＴＴＬ）レベルのアドレス入力をＣＭＯＳ
(Complementary Metal Oxide Semiconductor)レベルの
アドレスデータに変化させ、ノイズマージン (Noise Ma
rgin: ＮＭ）を増加させる目的でアドレス入力バッファ
を用いる。しかし、半導体メモリ装置ではメモリの容量
が増加するほどアドレスの数が増加し、増加したアドレ
スの数の２倍ほどのアドレス入力バッファが必要にな
る。通常的なアドレス入力バッファの数は、アドレスの
数の２倍になり、そのうち半分は行アドレスバッファと
して用いられる。そして、残り半分は列アドレスバッフ
ァとして用いられる。したがって、半導体メモリの容量
の増加によりアドレスの数が増加し、アドレスの数の増
加はアドレス入力バッファの数を増加させ、レイアウト
面積の増加をもたらすことになった。
ジスター−トランジスター論理（Transistor - Transis
tor Logic:ＴＴＬ）レベルのアドレス入力をＣＭＯＳ
(Complementary Metal Oxide Semiconductor)レベルの
アドレスデータに変化させ、ノイズマージン (Noise Ma
rgin: ＮＭ）を増加させる目的でアドレス入力バッファ
を用いる。しかし、半導体メモリ装置ではメモリの容量
が増加するほどアドレスの数が増加し、増加したアドレ
スの数の２倍ほどのアドレス入力バッファが必要にな
る。通常的なアドレス入力バッファの数は、アドレスの
数の２倍になり、そのうち半分は行アドレスバッファと
して用いられる。そして、残り半分は列アドレスバッフ
ァとして用いられる。したがって、半導体メモリの容量
の増加によりアドレスの数が増加し、アドレスの数の増
加はアドレス入力バッファの数を増加させ、レイアウト
面積の増加をもたらすことになった。
【０００３】
【発明が解決しようとする課題】本発明の目的は、集積
化時にアドレス入力バッファが占めるレイアウト面積を
減らすことのできる、簡略化された新しいアドレス入力
バッファを提供するところにある。
化時にアドレス入力バッファが占めるレイアウト面積を
減らすことのできる、簡略化された新しいアドレス入力
バッファを提供するところにある。
【０００４】本発明の他の目的は、入力特性を改善する
ことができる改善されたアドレス入力バッファを提供す
るところにある。
ことができる改善されたアドレス入力バッファを提供す
るところにある。
【０００５】
【課題を解決するための手段】このような目的を達成す
るために本発明のアドレス入力バッファは、アドレス入
力端子；第１制御信号の第１状態に応答し、行アドレス
信号を入力した後、第２制御信号の第２状態に応答し、
列アドレス信号を入力するための前記アドレス入力端子
に連結され、前記行と列アドレス信号をバッファする入
力バッファ手段；前記第１制御信号が第２状態に遷移す
る前に、第２状態に遷移する第１信号に応答する前記バ
ッファされたアドレス信号を伝送するための前記入力バ
ッファ手段の出力端子に連結された行アドレススイッチ
手段；前記第１信号が第２状態に遷移した後、第１状態
に遷移する第２信号に応答する前記行アドレススイッチ
手段に連結された行アドレスラッチ手段；前記第２制御
信号が第１状態に遷移した後、第２状態に遷移する第３
信号に応答する前記入力バッファ手段の出力端子に連結
された列アドレススイッチ手段；及び前記列アドレスス
イッチ手段に連結された列アドレスラッチ手段を備え、
前記入力バッファ手段は、前記アドレス入力端子に連結
されたゲート電極を持つ第１ＰＭＯＳトランジスター、
前記第１ＰＭＯＳトランジスターのソース電極と共通に
接続されるソース電極を持ち、ゲート電極に定電圧が印
加される第２ＰＭＯＳトランジスター、前記第１ＰＭＯ
Ｓトランジスターのドレーン電極に連結されたドレーン
電極と接地電圧に連結されたソース電極を持つ第１ＮＭ
ＯＳトランジスター、前記第２ＰＭＯＳトランジスタの
ドレーン電極に連結されたドレーン電極と、接地電圧に
連結されたソース電極と、前記ドレーン電極と前記第１
ＮＭＯＳトランジスターのゲート電極に共通に連結され
たゲート電極を持つ第２ＮＭＯＳトランジスター、前記
第１，第２ＰＭＯＳトランジスターのソース電極接続点
が連結されたドレーン電極と、電源電圧に連結されたソ
ース電極を持つ２個の第３ＰＭＯＳトランジスター、前
記第３ＰＭＯＳトランジスターのうち一つのゲート電極
に連結された入力端子を持つ第１インバーター、前記第
１インバーターの出力端子に連結された入力端子と、前
記第３ＰＭＯＳトランジスターのうちもう一つのゲート
電極に連結された出力端子を持つ第２インバーター、前
記第１インバーターの入力端子に結合されたゲート電
極、前記第１ＮＭＯＳトランジスターのドレーン電極に
連結されたドレーン電極と接地電圧に連結されたソース
電極を持つ第３ＮＭＯＳトランジスター及び前記第３Ｎ
ＭＯＳトランジスターのドレーン電極に連結された入力
端子を持つ第３インバーターから構成され、入力された
アドレス信号をバッファする前に第２状態に遷移する第
１信号が前記行アドレススイッチ手段を通じて供給さ
れ、前記第１信号が第２状態に遷移した後第１状態に遷
移する第２信号が前記行アドレスラッチ手段を通じて供
給され、前記第２制御信号が第１状態に遷移した後第２
状態に遷移する第３信号が前記列アドレススイッチ手段
を通じて供給されることを特徴とする。
るために本発明のアドレス入力バッファは、アドレス入
力端子；第１制御信号の第１状態に応答し、行アドレス
信号を入力した後、第２制御信号の第２状態に応答し、
列アドレス信号を入力するための前記アドレス入力端子
に連結され、前記行と列アドレス信号をバッファする入
力バッファ手段；前記第１制御信号が第２状態に遷移す
る前に、第２状態に遷移する第１信号に応答する前記バ
ッファされたアドレス信号を伝送するための前記入力バ
ッファ手段の出力端子に連結された行アドレススイッチ
手段；前記第１信号が第２状態に遷移した後、第１状態
に遷移する第２信号に応答する前記行アドレススイッチ
手段に連結された行アドレスラッチ手段；前記第２制御
信号が第１状態に遷移した後、第２状態に遷移する第３
信号に応答する前記入力バッファ手段の出力端子に連結
された列アドレススイッチ手段；及び前記列アドレスス
イッチ手段に連結された列アドレスラッチ手段を備え、
前記入力バッファ手段は、前記アドレス入力端子に連結
されたゲート電極を持つ第１ＰＭＯＳトランジスター、
前記第１ＰＭＯＳトランジスターのソース電極と共通に
接続されるソース電極を持ち、ゲート電極に定電圧が印
加される第２ＰＭＯＳトランジスター、前記第１ＰＭＯ
Ｓトランジスターのドレーン電極に連結されたドレーン
電極と接地電圧に連結されたソース電極を持つ第１ＮＭ
ＯＳトランジスター、前記第２ＰＭＯＳトランジスタの
ドレーン電極に連結されたドレーン電極と、接地電圧に
連結されたソース電極と、前記ドレーン電極と前記第１
ＮＭＯＳトランジスターのゲート電極に共通に連結され
たゲート電極を持つ第２ＮＭＯＳトランジスター、前記
第１，第２ＰＭＯＳトランジスターのソース電極接続点
が連結されたドレーン電極と、電源電圧に連結されたソ
ース電極を持つ２個の第３ＰＭＯＳトランジスター、前
記第３ＰＭＯＳトランジスターのうち一つのゲート電極
に連結された入力端子を持つ第１インバーター、前記第
１インバーターの出力端子に連結された入力端子と、前
記第３ＰＭＯＳトランジスターのうちもう一つのゲート
電極に連結された出力端子を持つ第２インバーター、前
記第１インバーターの入力端子に結合されたゲート電
極、前記第１ＮＭＯＳトランジスターのドレーン電極に
連結されたドレーン電極と接地電圧に連結されたソース
電極を持つ第３ＮＭＯＳトランジスター及び前記第３Ｎ
ＭＯＳトランジスターのドレーン電極に連結された入力
端子を持つ第３インバーターから構成され、入力された
アドレス信号をバッファする前に第２状態に遷移する第
１信号が前記行アドレススイッチ手段を通じて供給さ
れ、前記第１信号が第２状態に遷移した後第１状態に遷
移する第２信号が前記行アドレスラッチ手段を通じて供
給され、前記第２制御信号が第１状態に遷移した後第２
状態に遷移する第３信号が前記列アドレススイッチ手段
を通じて供給されることを特徴とする。
【０００６】
【作用】本発明によるアドレス入力バッファによると、
行と列アドレスを一つの入力バッファに制御することに
よりレイアウト面積を減らすことができる。
行と列アドレスを一つの入力バッファに制御することに
よりレイアウト面積を減らすことができる。
【０００７】
【実施例】以下、本発明に係る実施例を添付図面に従っ
て説明するが、その前に従来のアドレス入力バッファを
説明すると次のようである。
て説明するが、その前に従来のアドレス入力バッファを
説明すると次のようである。
【０００８】図１は従来のアドレス入力バッファのブロ
ックダイアグラムを示したものである。
ックダイアグラムを示したものである。
【０００９】図１において、従来のアドレス入力バッフ
ァは、行アドレス発生手段６と列アドレス発生手段１１
から構成されている。行アドレス発生手段６は、アドレ
ス入力端子１に連結された行アドレス入力バッファ２、
行アドレス入力バッファ２を制御する行アドレス入力バ
ッファ制御信号発生部３、行アドレスラッチ信号（XAdr
ess Latch: ＸＡＬ）によりスイッチされる行アドレス
スイッチトランジスター４及び行アドレススイッチトラ
ンジスター４に連結された行アドレスラッチ部５から構
成され行アドレス入力信号ＲＡｉを発生する。列アドレ
ス発生手段１１はアドレス入力端子１に連結された列ド
レス入力バッファ７、行アドレス入力バッファ７を制御
する列アドレス入力バッファ制御信号発生部８、列アド
レスラッチ信号 (Y Adress Latch: ＹＡＬ）によりスイ
ッチされる列アドレススイッチトランジスター９及び列
アドレススイッチトランジスター９に連結された列アド
レスラッチ部１０から構成され列アドレス入力信号ＣＡ
ｉを発生する。
ァは、行アドレス発生手段６と列アドレス発生手段１１
から構成されている。行アドレス発生手段６は、アドレ
ス入力端子１に連結された行アドレス入力バッファ２、
行アドレス入力バッファ２を制御する行アドレス入力バ
ッファ制御信号発生部３、行アドレスラッチ信号（XAdr
ess Latch: ＸＡＬ）によりスイッチされる行アドレス
スイッチトランジスター４及び行アドレススイッチトラ
ンジスター４に連結された行アドレスラッチ部５から構
成され行アドレス入力信号ＲＡｉを発生する。列アドレ
ス発生手段１１はアドレス入力端子１に連結された列ド
レス入力バッファ７、行アドレス入力バッファ７を制御
する列アドレス入力バッファ制御信号発生部８、列アド
レスラッチ信号 (Y Adress Latch: ＹＡＬ）によりスイ
ッチされる列アドレススイッチトランジスター９及び列
アドレススイッチトランジスター９に連結された列アド
レスラッチ部１０から構成され列アドレス入力信号ＣＡ
ｉを発生する。
【００１０】したがって、その構成において、行アドレ
ス入力バッファ２と列アドレス入力バッファ７が分離さ
れているので集積化時レイアウト面積が増加することに
なる。
ス入力バッファ２と列アドレス入力バッファ７が分離さ
れているので集積化時レイアウト面積が増加することに
なる。
【００１１】図２は本発明によるアドレス入力バッファ
のブロックダイアグラムを示したものである。
のブロックダイアグラムを示したものである。
【００１２】図２において、本発明のアドレス入力バッ
ファはアドレス入力端子１、アドレス入力端子１に連結
された入力バッファ１２を制御する入力バッファ制御信
号発生手段１３、入力バッファ１２に連結され行アドレ
スラッチ信号ＸＡＬにより制御される行アドレススイッ
チトランジスター４、行アドレススイッチトランジスタ
ー４に連結され行アドレス入力信号ＲＡｉを出力する行
アドレスラッチ５と入力バッファ１２に連結された列ア
ドレスラッチ信号ＹＡＬにより制御される列アドレスス
イッチトランジスター９、列アドレススイッチトランジ
スター９に連結され列アドレス入力信号ＣＡｉを出力す
る列アドレスラッチ１０から構成されている。
ファはアドレス入力端子１、アドレス入力端子１に連結
された入力バッファ１２を制御する入力バッファ制御信
号発生手段１３、入力バッファ１２に連結され行アドレ
スラッチ信号ＸＡＬにより制御される行アドレススイッ
チトランジスター４、行アドレススイッチトランジスタ
ー４に連結され行アドレス入力信号ＲＡｉを出力する行
アドレスラッチ５と入力バッファ１２に連結された列ア
ドレスラッチ信号ＹＡＬにより制御される列アドレスス
イッチトランジスター９、列アドレススイッチトランジ
スター９に連結され列アドレス入力信号ＣＡｉを出力す
る列アドレスラッチ１０から構成されている。
【００１３】前記構成による動作を説明すると次のよう
である。
である。
【００１４】入力バッファ制御信号発生手段１３からの
制御信号に応答し入力バッファ１２が動作する。アドレ
ス入力端子１からのアドレスデータが入力されると、こ
のＴＴＬレベルのアドレスデータは入力バッファを通じ
てほとんどＣＭＯＳレベルのアドレスデータに変換され
る。入力バッファ１２の出力信号はＸＡＬが動作する
と、行アドレススイッチトランジスター４を通じて行ア
ドレスラッチ５に入力され、この行アドレスラッチ５は
行アドレス入力信号ＲＡｉを出力する。入力バッファ１
２の出力信号はＹＡＬが動作すると、列アドレススイッ
チトランジスター９を通じて列アドレスラッチ１０に入
力され、この列アドレスラッチ５は行アドレス入力信号
ＣＡｉを出力する。ここで、行アドレスラッチ信号ＸＡ
Ｌが動作するとき、列アドレスラッチ信号ＹＡＬは動作
せず、列アドレスラッチ信号ＹＡＬが動作するとき、行
アドレスラッチ信号ＸＡＬは動作しない。
制御信号に応答し入力バッファ１２が動作する。アドレ
ス入力端子１からのアドレスデータが入力されると、こ
のＴＴＬレベルのアドレスデータは入力バッファを通じ
てほとんどＣＭＯＳレベルのアドレスデータに変換され
る。入力バッファ１２の出力信号はＸＡＬが動作する
と、行アドレススイッチトランジスター４を通じて行ア
ドレスラッチ５に入力され、この行アドレスラッチ５は
行アドレス入力信号ＲＡｉを出力する。入力バッファ１
２の出力信号はＹＡＬが動作すると、列アドレススイッ
チトランジスター９を通じて列アドレスラッチ１０に入
力され、この列アドレスラッチ５は行アドレス入力信号
ＣＡｉを出力する。ここで、行アドレスラッチ信号ＸＡ
Ｌが動作するとき、列アドレスラッチ信号ＹＡＬは動作
せず、列アドレスラッチ信号ＹＡＬが動作するとき、行
アドレスラッチ信号ＸＡＬは動作しない。
【００１５】図３は本発明の一実施例のアドレス入力バ
ッファを示したものである。
ッファを示したものである。
【００１６】図３において、入力バッファ１２はアドレ
ス入力端子１に連結された制御電極を持つＰＭＯＳトラ
ンジスター１４、ＰＭＯＳトランジスター１４のソース
電極と共通に接続されるソース電極を持ちゲート電極に
定電圧Ｖref １５が印加されるＰＭＯＳトランジスター
１６、ＰＭＯＳトランジスター１４のドレーン電極に連
結されたドレーン電極と接地電圧に連結されたソース電
極を持つＮＭＯＳトランジスター１７、ＰＭＯＳトラン
ジスター１６のドレーン電極に連結されたドレーン電極
と接地電圧に連結されたソース電極とドレーン電極とＮ
ＭＯＳトランジスター１７のゲート電極に共通に連結さ
れたゲート電極を持つＮＭＯＳトランジスター１８と、
ＰＭＯＳトランジスター１４，１６のソース電極接続点
に連結されたドレーン電極と、電源電圧ＶCCに連結され
たソース電極を持つ２個のＰＭＯＳトランジスター１９
と、トランジスター１９のうち一つのＰＭＯＳトランジ
スターのゲート電極に連結された入力端子を持つインバ
ーター２０と、ＰＭＯＳトランジスター１９のうちもう
一つのＰＭＯＳトランジスターのゲート電極に連結され
た出力端子と、前記インバーター２０の出力端子に連結
された入力端子を持つインバーター２１、インバーター
２０の入力端子に連結されたゲート電極と、ＮＭＯＳト
ランジスター１７のドレーン電極に連結されたドレーン
電極と、接地電圧に連結されたソース電極を持つＮＭＯ
Ｓトランジスター２２と、ＮＭＯＳトランジスター２２
のドレーンに接続された入力端子を持つインバーター２
３から構成されている。入力バッファ制御信号発生手段
１３は、行アドレス制御信号ＸＡＣ、列アドレス制御信
号ＹＡＣを入力するＮＯＲゲート２４から構成され、Ｎ
ＯＲゲート２４の出力端子が入力バッファ１２のインバ
ーター２０の入力端子に連結される。
ス入力端子１に連結された制御電極を持つＰＭＯＳトラ
ンジスター１４、ＰＭＯＳトランジスター１４のソース
電極と共通に接続されるソース電極を持ちゲート電極に
定電圧Ｖref １５が印加されるＰＭＯＳトランジスター
１６、ＰＭＯＳトランジスター１４のドレーン電極に連
結されたドレーン電極と接地電圧に連結されたソース電
極を持つＮＭＯＳトランジスター１７、ＰＭＯＳトラン
ジスター１６のドレーン電極に連結されたドレーン電極
と接地電圧に連結されたソース電極とドレーン電極とＮ
ＭＯＳトランジスター１７のゲート電極に共通に連結さ
れたゲート電極を持つＮＭＯＳトランジスター１８と、
ＰＭＯＳトランジスター１４，１６のソース電極接続点
に連結されたドレーン電極と、電源電圧ＶCCに連結され
たソース電極を持つ２個のＰＭＯＳトランジスター１９
と、トランジスター１９のうち一つのＰＭＯＳトランジ
スターのゲート電極に連結された入力端子を持つインバ
ーター２０と、ＰＭＯＳトランジスター１９のうちもう
一つのＰＭＯＳトランジスターのゲート電極に連結され
た出力端子と、前記インバーター２０の出力端子に連結
された入力端子を持つインバーター２１、インバーター
２０の入力端子に連結されたゲート電極と、ＮＭＯＳト
ランジスター１７のドレーン電極に連結されたドレーン
電極と、接地電圧に連結されたソース電極を持つＮＭＯ
Ｓトランジスター２２と、ＮＭＯＳトランジスター２２
のドレーンに接続された入力端子を持つインバーター２
３から構成されている。入力バッファ制御信号発生手段
１３は、行アドレス制御信号ＸＡＣ、列アドレス制御信
号ＹＡＣを入力するＮＯＲゲート２４から構成され、Ｎ
ＯＲゲート２４の出力端子が入力バッファ１２のインバ
ーター２０の入力端子に連結される。
【００１７】行アドレススイッチトランジスター４はイ
ンバーター２６と；行アドレスラッチ信号ＸＡＬをゲー
ト電極に連結するＮＭＯＳトランジスターとインバータ
ー２６により反転された行アドレスラッチ信号ＸＡＬＢ
をゲート電極に連結するＰＭＯＳトランジスターからな
り、インバーター２３の主力端子に連結された入力を持
つＣＭＯＳ伝送ゲート２５から構成される。列アドレス
スイッチトランジスター９は、インバーター２８と列ア
ドレスラッチ信号ＹＡＬをゲート電極に連結するＰＭＯ
Ｓトランジスターとインバーター２８により反転された
列アドレスラッチ信号ＹＡＬＢをゲート電極に連結する
ＮＭＯＳトランジスターからなり、インバーター２３の
出力端子に連結された入力を持つＣＭＯＳ伝送ゲート２
７から構成される。
ンバーター２６と；行アドレスラッチ信号ＸＡＬをゲー
ト電極に連結するＮＭＯＳトランジスターとインバータ
ー２６により反転された行アドレスラッチ信号ＸＡＬＢ
をゲート電極に連結するＰＭＯＳトランジスターからな
り、インバーター２３の主力端子に連結された入力を持
つＣＭＯＳ伝送ゲート２５から構成される。列アドレス
スイッチトランジスター９は、インバーター２８と列ア
ドレスラッチ信号ＹＡＬをゲート電極に連結するＰＭＯ
Ｓトランジスターとインバーター２８により反転された
列アドレスラッチ信号ＹＡＬＢをゲート電極に連結する
ＮＭＯＳトランジスターからなり、インバーター２３の
出力端子に連結された入力を持つＣＭＯＳ伝送ゲート２
７から構成される。
【００１８】行アドレスラッチ回路５は、行アドレスス
イッチトランジスター４の伝送ゲート２５の出力側に連
結された入力端子を持つインバーター３０、インバータ
ー３０の出力端子に連結された入力端子を持つインバー
ター３１、インバーター３０の出力端子に連結された入
力端子を持つインバーター３２、インバーター３２の出
力信号と行アドレスイネーブル信号 (X Adress Enable:
ＸＡＥ）を入力するＮＡＮＤゲート３３と、ＮＡＮＤゲ
ート３３と直列連結され行アドレス入力信号ＲＡｉを出
力するインバーター３４、インバーター３０の出力信号
と行アドレスイネーブル信号ＸＡＥを入力するＮＡＮＤ
ゲート３５と、ＮＡＮＤゲート３５と直列に連結され、
反転行アドレス入力信号ＲＡＩＢを出力するインバータ
ー３６から構成される。
イッチトランジスター４の伝送ゲート２５の出力側に連
結された入力端子を持つインバーター３０、インバータ
ー３０の出力端子に連結された入力端子を持つインバー
ター３１、インバーター３０の出力端子に連結された入
力端子を持つインバーター３２、インバーター３２の出
力信号と行アドレスイネーブル信号 (X Adress Enable:
ＸＡＥ）を入力するＮＡＮＤゲート３３と、ＮＡＮＤゲ
ート３３と直列連結され行アドレス入力信号ＲＡｉを出
力するインバーター３４、インバーター３０の出力信号
と行アドレスイネーブル信号ＸＡＥを入力するＮＡＮＤ
ゲート３５と、ＮＡＮＤゲート３５と直列に連結され、
反転行アドレス入力信号ＲＡＩＢを出力するインバータ
ー３６から構成される。
【００１９】列アドレスラッチ回路１０は、列アドレス
ラッチ信号ＹＡＬをゲート電極に連結するＮＭＯＳトラ
ンジスターとインバーター２８により反転された列アド
レスラッチ信号ＹＡＬＢをゲート電極に連結するＰＭＯ
Ｓトランジスターから構成され、前記ＣＭＯＳ伝送ゲー
ト２７の出力側に結合された入力側を持つＣＭＯＳ伝送
ゲート２９、ＣＭＯＳ伝送ゲート２７の出力側に連結さ
れた入力端子を持つインバーター３７と、インバーター
３７の出力端子に連結された入力端子を持ってＣＭＯＳ
伝送ゲート２９のＮＭＯＳトランジスターのゲート電極
に連結された出力端子を持つインバーター３８と、イン
バーター３７の出力端子に連結された入力端子を持って
列アドレス入力信号ＣＡＩを出力するインバーター３９
と、ＣＭＯＳ伝送ゲート２９の出力側に連結された入力
端子を持って反転された列アドレス入力信号ＣＡＩＢを
出力するインバーター４０から構成される。
ラッチ信号ＹＡＬをゲート電極に連結するＮＭＯＳトラ
ンジスターとインバーター２８により反転された列アド
レスラッチ信号ＹＡＬＢをゲート電極に連結するＰＭＯ
Ｓトランジスターから構成され、前記ＣＭＯＳ伝送ゲー
ト２７の出力側に結合された入力側を持つＣＭＯＳ伝送
ゲート２９、ＣＭＯＳ伝送ゲート２７の出力側に連結さ
れた入力端子を持つインバーター３７と、インバーター
３７の出力端子に連結された入力端子を持ってＣＭＯＳ
伝送ゲート２９のＮＭＯＳトランジスターのゲート電極
に連結された出力端子を持つインバーター３８と、イン
バーター３７の出力端子に連結された入力端子を持って
列アドレス入力信号ＣＡＩを出力するインバーター３９
と、ＣＭＯＳ伝送ゲート２９の出力側に連結された入力
端子を持って反転された列アドレス入力信号ＣＡＩＢを
出力するインバーター４０から構成される。
【００２０】前記構成による動作を図４を参照して説明
すると次のようである。反転行アドレスストローブ信号
ＲＡＳＢが発生すると、反転行アドレスストローブ信号
ＲＡＳＢの下降遷移時に行アドレス制御信号ＸＡＬが
“ハイ”レベルに上昇することになる。列アドレス制御
信号ＹＡＣは、行アドレス制御信号ＸＡＣより遅延され
て上昇する。行アドレス制御信号ＹＡＣが“ハイ”レベ
ルに上昇するとＮＯＲゲート２４の出力信号は“ロー”
レベルになる。このとき、２個のＰＭＯＳトランジスタ
ーからなる伝送ゲート１９は“オン”になる。また、Ｎ
ＭＯＳトランジスター２２はオフになる。このとき、イ
ンバーター２０，２１による遅延を作ることにより同時
に２個のＰＭＯＳトランジスターが“オン”になるとき
発生するピーク電流を減少させる。定電圧Ｖref １５が
ＰＭＯＳトランジスター１６のゲート電極に印加されて
いるので“オン”になっており、ＰＭＯＳトランジスタ
ー１６のドレーン電極が“ハイ”レベルになる。“ハ
イ”レベルの電圧がＮＭＯＳトランジスター１７，１８
のゲート電極に印加されるとＮＭＯＳトランジスター１
７，１８はオンになる。ＰＭＯＳトランジスター１４は
アドレス入力端子Ａｉ１から“ハイ”レベルの入力があ
ればオフになり、ＮＭＯＳトランジスター１７のドレー
ン電極が“ロー”レベルになる。もし、ＰＭＯＳトラン
ジスター１４のアドレス入力端子Ａｉ１から“ロー”レ
ベルの入力があればオンになり、ＮＭＯＳトランジスタ
ー１７のドレーン電極が“ハイ”レベルになる。インバ
ーター２３はＮＭＯＳトランジスター１７のドレーン電
極の信号を反転しバッファされたアドレス入力信号を出
力する。したがって、入力バッファ１２はＴＴＬレベル
のアドレス入力信号が印加されるとＣＭＯＳレベルのア
ドレス入力信号を出力する。
すると次のようである。反転行アドレスストローブ信号
ＲＡＳＢが発生すると、反転行アドレスストローブ信号
ＲＡＳＢの下降遷移時に行アドレス制御信号ＸＡＬが
“ハイ”レベルに上昇することになる。列アドレス制御
信号ＹＡＣは、行アドレス制御信号ＸＡＣより遅延され
て上昇する。行アドレス制御信号ＹＡＣが“ハイ”レベ
ルに上昇するとＮＯＲゲート２４の出力信号は“ロー”
レベルになる。このとき、２個のＰＭＯＳトランジスタ
ーからなる伝送ゲート１９は“オン”になる。また、Ｎ
ＭＯＳトランジスター２２はオフになる。このとき、イ
ンバーター２０，２１による遅延を作ることにより同時
に２個のＰＭＯＳトランジスターが“オン”になるとき
発生するピーク電流を減少させる。定電圧Ｖref １５が
ＰＭＯＳトランジスター１６のゲート電極に印加されて
いるので“オン”になっており、ＰＭＯＳトランジスタ
ー１６のドレーン電極が“ハイ”レベルになる。“ハ
イ”レベルの電圧がＮＭＯＳトランジスター１７，１８
のゲート電極に印加されるとＮＭＯＳトランジスター１
７，１８はオンになる。ＰＭＯＳトランジスター１４は
アドレス入力端子Ａｉ１から“ハイ”レベルの入力があ
ればオフになり、ＮＭＯＳトランジスター１７のドレー
ン電極が“ロー”レベルになる。もし、ＰＭＯＳトラン
ジスター１４のアドレス入力端子Ａｉ１から“ロー”レ
ベルの入力があればオンになり、ＮＭＯＳトランジスタ
ー１７のドレーン電極が“ハイ”レベルになる。インバ
ーター２３はＮＭＯＳトランジスター１７のドレーン電
極の信号を反転しバッファされたアドレス入力信号を出
力する。したがって、入力バッファ１２はＴＴＬレベル
のアドレス入力信号が印加されるとＣＭＯＳレベルのア
ドレス入力信号を出力する。
【００２１】行アドレススイッチトランジスター４は、
行アドレスラッチ信号ＸＡＬが“ロー”レベルに下降す
ると行アドレス制御信号ＸＡＣが“ロー”レベルに下降
する。ＣＭＯＳ伝送ゲート２５は、“ハイ”レベルの行
アドレスラッチ信号ＸＡＬが出力されるときインバータ
ー２３の出力信号をインバーター３０，３２により反転
される。行アドレスイネーブル信号（X Adress Enable:
ＸＡＥ）は反転行アドレスストローブ信号ＲＡＳＢによ
り行アドレス制御信号ＸＡＣより若干遅く“ハイ”レベ
ルに上昇する。行アドレスイネーブル信号ＸＡＥが“ハ
イ”レベルのときインバーター３２の出力信号が“ハ
イ”レベルなら、ＮＡＮＤゲート３３を通じてインバー
ター３４の出力信号ＲＡＩは“ハイ”レベルになり、Ｎ
ＡＮＤゲート３５を通じてインバーター３６の出力信号
ＲＡＩＢは“ロー”レベルになる。列アドレス制御信号
ＹＡＣは、反転行アドレスストローブ信号ＲＡＳＢが
“ロー”レベルに遷移するとき行アドレスイネーブル信
号ＸＡＥより遅延され“ハイ”レベルに上昇する。列ア
ドレス制御信号ＹＡＣが“ハイ”レベルのとき入力バッ
ファ１２が動作し、アドレス入力端子ＡＩ１からの“ハ
イ”レベルの列アドレス入力があれば入力バッファ１２
のインバーター２３は“ハイ”レベルの信号を出力す
る。列アドレス制御信号ＹＡＣが上昇遷移する間、列ア
ドレスラッチ信号ＹＡＬは遅延され“ハイ”レベルから
“ロー”レベルになり、ＣＭＯＳ伝送ゲート２７，２９
は列アドレスラッチ信号ＹＡＬが“ロー”レベルのとき
オンになり、インバーター３７，３９は“ハイ”レベル
の列アドレス入力信号ＣＡＩを出力し、インバーター４
０は“ロー”レベルの反転列アドレス入力信号ＣＡＩＢ
を出力する。列アドレスラッチ信号ＹＡＬは、反転列ア
ドレスストローブ信号ＣＡＳＢが“ロー”レベルに下降
するとき“ハイ”レベルに上昇する。行アドレスイネー
ブル信号ＸＡＥが“ロー”レベルに下降するときまで行
アドレス入力信号ＲＡＩと反転行アドレス入力信号ＲＡ
ＩＢは継続して出力される。従来の技術によるアドレス
入力バッファは、アドレスの数がＮ個の場合にＮ個の行
アドレス入力バッファとＮ個の列アドレス入力バッファ
が必要であった。したがって、２Ｎ個のアドレス入力バ
ッファが必要であった。もし、６４メガビットＤＲＡＭ
級のデザインルール (Design Rule)で入力バッファをレ
イアウトする場合、１個のアドレス入力バッファが占め
る面積を１２０×６０μｍ2 と仮定すると、２６個のア
ドレス入力バッファが要るので１８０，０００μｍ2 程
度が必要である。
行アドレスラッチ信号ＸＡＬが“ロー”レベルに下降す
ると行アドレス制御信号ＸＡＣが“ロー”レベルに下降
する。ＣＭＯＳ伝送ゲート２５は、“ハイ”レベルの行
アドレスラッチ信号ＸＡＬが出力されるときインバータ
ー２３の出力信号をインバーター３０，３２により反転
される。行アドレスイネーブル信号（X Adress Enable:
ＸＡＥ）は反転行アドレスストローブ信号ＲＡＳＢによ
り行アドレス制御信号ＸＡＣより若干遅く“ハイ”レベ
ルに上昇する。行アドレスイネーブル信号ＸＡＥが“ハ
イ”レベルのときインバーター３２の出力信号が“ハ
イ”レベルなら、ＮＡＮＤゲート３３を通じてインバー
ター３４の出力信号ＲＡＩは“ハイ”レベルになり、Ｎ
ＡＮＤゲート３５を通じてインバーター３６の出力信号
ＲＡＩＢは“ロー”レベルになる。列アドレス制御信号
ＹＡＣは、反転行アドレスストローブ信号ＲＡＳＢが
“ロー”レベルに遷移するとき行アドレスイネーブル信
号ＸＡＥより遅延され“ハイ”レベルに上昇する。列ア
ドレス制御信号ＹＡＣが“ハイ”レベルのとき入力バッ
ファ１２が動作し、アドレス入力端子ＡＩ１からの“ハ
イ”レベルの列アドレス入力があれば入力バッファ１２
のインバーター２３は“ハイ”レベルの信号を出力す
る。列アドレス制御信号ＹＡＣが上昇遷移する間、列ア
ドレスラッチ信号ＹＡＬは遅延され“ハイ”レベルから
“ロー”レベルになり、ＣＭＯＳ伝送ゲート２７，２９
は列アドレスラッチ信号ＹＡＬが“ロー”レベルのとき
オンになり、インバーター３７，３９は“ハイ”レベル
の列アドレス入力信号ＣＡＩを出力し、インバーター４
０は“ロー”レベルの反転列アドレス入力信号ＣＡＩＢ
を出力する。列アドレスラッチ信号ＹＡＬは、反転列ア
ドレスストローブ信号ＣＡＳＢが“ロー”レベルに下降
するとき“ハイ”レベルに上昇する。行アドレスイネー
ブル信号ＸＡＥが“ロー”レベルに下降するときまで行
アドレス入力信号ＲＡＩと反転行アドレス入力信号ＲＡ
ＩＢは継続して出力される。従来の技術によるアドレス
入力バッファは、アドレスの数がＮ個の場合にＮ個の行
アドレス入力バッファとＮ個の列アドレス入力バッファ
が必要であった。したがって、２Ｎ個のアドレス入力バ
ッファが必要であった。もし、６４メガビットＤＲＡＭ
級のデザインルール (Design Rule)で入力バッファをレ
イアウトする場合、１個のアドレス入力バッファが占め
る面積を１２０×６０μｍ2 と仮定すると、２６個のア
ドレス入力バッファが要るので１８０，０００μｍ2 程
度が必要である。
【００２２】
【発明の効果】本発明によるアドレス入力バッファは、
行アドレス入力バッファ及び列アドレス入力バッファを
一つのアドレス入力バッファに合わせることによりＮ個
のアドレス入力バッファだけを用いてアドレスバッファ
が占めるレイアウト面積を１／２以下に減少させること
ができる。即ち、６４ＭビットＤＲＡＭの場合は約９
０，０００μｍ2 程度に減少させることができる。ま
た、行アドレスと列アドレスを一つの入力バッファに制
御することにより同一な特性の行アドレス入力信号と列
アドレス入力信号を得られるので全体的な集積回路の特
性を改善することができる。
行アドレス入力バッファ及び列アドレス入力バッファを
一つのアドレス入力バッファに合わせることによりＮ個
のアドレス入力バッファだけを用いてアドレスバッファ
が占めるレイアウト面積を１／２以下に減少させること
ができる。即ち、６４ＭビットＤＲＡＭの場合は約９
０，０００μｍ2 程度に減少させることができる。ま
た、行アドレスと列アドレスを一つの入力バッファに制
御することにより同一な特性の行アドレス入力信号と列
アドレス入力信号を得られるので全体的な集積回路の特
性を改善することができる。
【図１】 従来のアドレス入力バッファのブロックダイ
アグラムを示す。
アグラムを示す。
【図２】 本発明によるアドレス入力バッファのブロッ
クダイアグラムを示す。
クダイアグラムを示す。
【図３】 本発明によるアドレス入力バッファの一実施
例を示した回路図を示す。
例を示した回路図を示す。
【図４】 図２の回路の動作を説明するためのタイミン
グ図を示す。
グ図を示す。
１ アドレス入力端子 ２ 行アドレス入力バッファ ３ 行アドレス入力バッファ制御信号発生部 ４ 行アドレススイッチトランジスター ５ 行アドレスラッチ部 ６ 行アドレス発生手段 ７ 列アドレス入力バッファ ８ 列アドレス入力バッファ制御信号発生部 ９ 列アドレススイッチトランジスター １０ 列アドレスラッチ部 １１ 列アドレス発生手段 １２ 入力バッファ １３ 入力バッファ制御信号発生部 １４，１６，１９ ＰＭＯＳトランジスター １５ 定電圧 １７，１８，２２ ＮＭＯＳトランジスター ２０，２１，２３，２６，２８，３０，３１，３２，３
４，３６，３７，３８，３９，４０ インバーター ２４ ＮＯＲゲート ２５，２７，２９ ＣＭＯＳトランジスター ３３，３５ ＮＡＮＤゲート
４，３６，３７，３８，３９，４０ インバーター ２４ ＮＯＲゲート ２５，２７，２９ ＣＭＯＳトランジスター ３３，３５ ＮＡＮＤゲート
Claims (8)
- 【請求項１】 半導体メモリ装置において、 アドレス入力端子； 第１制御信号の第１状態に応答し、行アドレス信号を入
力した後、第２制御信号の第２状態に応答し、列アドレ
ス信号を入力するための前記アドレス入力端子に連結さ
れ、前記行と列アドレス信号をバッファする入力バッフ
ァ手段； 前記第１制御信号が第２状態に遷移する前に、第２状態
に遷移する第１信号に応答する前記バッファされたアド
レス信号を伝送するための前記入力バッファ手段の出力
端子に連結された行アドレススイッチ手段； 前記第１信号が第２状態に遷移した後、第１状態に遷移
する第２信号に応答する前記行アドレススイッチ手段に
連結された行アドレスラッチ手段； 前記第２制御信号が第１状態に遷移した後、第２状態に
遷移する第３信号に応答する前記入力バッファ手段の出
力端子に連結された列アドレススイッチ手段； 及び 前記列アドレススイッチ手段に連結された列アドレスラ
ッチ手段を備え、 前記入力バッファ手段は、 前記アドレス入力端子に連結されたゲート電極を持つ第
１ＰＭＯＳトランジスター、前記第１ＰＭＯＳトランジ
スターのソース電極と共通に接続されるソース電極を持
ち、ゲート電極に定電圧が印加される第２ＰＭＯＳトラ
ンジスター、前記第１ＰＭＯＳトランジスターのドレー
ン電極に連結されたドレーン電極と接地電圧に連結され
たソース電極を持つ第１ＮＭＯＳトランジスター、前記
第２ＰＭＯＳトランジスタのドレーン電極に連結された
ドレーン電極と、接地電圧に連結されたソース電極と、
前記ドレーン電極と前記第１ＮＭＯＳトランジスターの
ゲート電極に共通に連結されたゲート電極を持つ第２Ｎ
ＭＯＳトランジスター、前記第１，第２ＰＭＯＳトラン
ジスターのソース電極接続点が連結されたドレーン電極
と、電源電圧に連結されたソース電極を持つ２個の第３
ＰＭＯＳトランジスター、前記第３ＰＭＯＳトランジス
ターのうち一つのゲート電極に連結された入力端子を持
つ第１インバーター、前記第１インバーターの出力端子
に連結された入力端子と、前記第３ＰＭＯＳトランジス
ターのうちもう一つのゲート電極に連結された出力端子
を持つ第２インバーター、前記第１インバーターの入力
端子に結合されたゲート電極、前記第１ＮＭＯＳトラン
ジスターのドレーン電極に連結されたドレーン電極と接
地電圧に連結されたソース電極を持つ第３ＮＭＯＳトラ
ンジスター及び前記第３ＮＭＯＳトランジスターのドレ
ーン電極に連結された入力端子を持つ第３インバーター
から構成され、入力されたアドレス信号をバッファする 前に第２状態に
遷移する第１信号が前記行アドレススイッチ手段を通じ
て供給され、前記第１信号が第２状態に遷移した後第１
状態に遷移する第２信号が前記行アドレスラッチ手段を
通じて供給され、前記第２制御信号が第１状態に遷移し
た後第２状態に遷移する第３信号が前記列アドレススイ
ッチ手段を通じて供給されることを特徴とするアドレス
入力バッファ。 - 【請求項２】 前記入力バッファ手段は第１制御信号と
第２制御信号を入力し、２個の信号のうち一つが第１状
態を現すとき前記第１状態を出力し、その出力端子を前
記第１インバーターの入力端子に連結する論理手段を更
に備えたことを特徴とする請求項１記載のアドレス入力
バッファ。 - 【請求項３】 前記行アドレススイッチ手段は前記第１
信号を反転する第４インハーターと、前記第１信号をゲ
ート電極に連結する第４ＮＭＯＳトランジスターと、第
４インバーターにより反転された前記第１信号をゲート
電極に連結する第４ＰＭＯＳトランジスターからなり、
前記第３インバーターの出力端子に連結された入力端子
を持つ第１ＣＭＯＳ伝送ゲートからなることを特徴とす
る請求項２記載のアドレス入力バッファ。 - 【請求項４】 前記行アドレスラッチ手段は、前記第１
伝送ゲートの出力端子に連結された第５インバーター、
前記第５インバーターの出力端子に連結された入力端子
と前記第５インバーターの入力端子に連結された出力端
子を持つ第６インバーター、前記第５インバーターに連
結された入力端子を持つ第７インバーター、前記第７イ
ンバーターの出力と前記第３信号を入力する第１ＮＡＮ
Ｄゲート、前記第１ＮＡＮＤゲートの出力端子に連結さ
れ行アドレス入力信号を出力するための第８インバータ
ー、前記第５インバーターの出力と前記第３信号を入力
する第２ＮＡＮＤゲート及び前記第２ＮＡＮＤゲートの
出力端子に連結され反転された行アドレス入力信号を出
力する第９インバーターからなることを特徴とする請求
項３記載のアドレス入力バッファ。 - 【請求項５】 前記列アドレススイッチ手段は前記第２
信号を反転するための第１０インバーター、前記第２信
号の供給を受けるゲート電極を持つ第５ＰＭＯＳトラン
ジスターと、前記第１０インバーターにより反転された
前記第２信号の供給を受けるゲート電極を持つ第５ＮＭ
ＯＳトランジスターからなる第２ＣＭＯＳ伝送ゲートか
らなることを特徴とする請求項４記載のアドレス入力バ
ッファ。 - 【請求項６】 前記列アドレスラッチ手段は、前記第２
信号の供給を受けるゲート電極を持つ第６ＮＭＯＳトラ
ンジスターと、前記第１０インバーターにより反転され
た前記第２信号の供給を受けるゲート電極を持つ第６Ｐ
ＭＯＳトランジスターから構成され、前記第２ＣＭＯＳ
伝送ゲートの出力端子が連結された入力端子を持つ伝送
ゲートと； 列アドレススイッチトランジスターの前記第２ＣＭＯＳ
伝送ゲートの出力端子に連結された入力端子を持つ第１
１インバーターと； 前記第１１インバーターの出力端子に連結された入力端
子と前記第３ＣＭＯＳ伝送ゲートの第６ＮＭＯＳトラン
ジスターのゲート電極に連結された出力端子を持つ第１
２インバーター； 前記第１１インバーターの出力端子に連結された入力端
子を持ち、列アドレス入力信号を出力する第１３インバ
ーターと； 前記第３ＣＭＯＳ伝送ゲートの出力端子に連結された入
力端子を持ち、反転された列アドレス入力信号を出力す
る第１４インバーターから構成されたことを特徴とする
請求項５記載のアドレス入力バッファ。 - 【請求項７】 アドレス入力端子；行アドレススイッチ
手段；列アドレススイッチ手段；前記行アドレススイッ
チ手段に連結された行アドレスラッチ手段；前記列アド
レススイッチ手段に連結された列アドレスラッチ手段；
及び前記アドレス入力端子と前記行アドレススイッチ手
段と前記列アドレススイッチ手段の共通点の間に連結さ
れた入力バッファ制御信号により制御される入力バッフ
ァを備え、前記入力バッファは行アドレス制御信号と列
アドレス制御信号を入力し、２個の信号のうち一つが第
１状態を現すとき前記第１状態を出力する制御信号発生
手段と、前記アドレス入力端子に連結されたゲート電極
を持つ第１ＰＭＯＳトランジスター、前記第１ＰＭＯＳ
トランジスターのソース電極と共通に接続されるソース
電極を持ち、ゲート電極に定電圧が印加される第２ＰＭ
ＯＳトランジスター、前記第１ＰＭＯＳトランジスタの
ドレーン電極に連結されたドレーン電極と、接地電圧に
連結されたソース電極を持つ第１ＮＭＯＳトランジスタ
ー、前記第２ＰＭＯＳトランジスターのドレーン電極に
連結されたドレーン電極と、接地電圧に連結されたソー
ス電極と、ドレーン電極と前記第１ＮＭＯＳトランジス
ターのゲート電極に共通に連結されたゲート電極を持つ
第２ＮＭＯＳトランジスター、前記第１，第２ＰＭＯＳ
トランジスターのソース電極の接続点に連結されたドレ
ーン電極と、電源電圧に連結されたソース電極を持つ２
個の第３ＰＭＯＳトランジスターと、前記２個の第３Ｐ
ＭＯＳトランジスターのうち一つのゲート電極に結合さ
れた入力端子を持つ第１インバーター、前記第１インバ
ーターの出力端子に連結された入力端子と、前記第３Ｐ
ＭＯＳトランジスターがもう一つのゲート電極に連結さ
れた出力端子を持つ第２インバーター、前記第１インバ
ーターの入力端子に連結されたゲート電極と、前記第１
ＮＭＯＳトランジスタードレーン電極に連結されたドレ
ーン電極を持つ第３ＮＭＯＳトランジスター及び前記第
３ＮＭＯＳトランジスターのドレーン電極に連結された
入力端子を持つ第３インバーターから構成されたことを
特徴とするアドレス入力バッファ。 - 【請求項８】 アドレス入力端子からの行アドレスを入
力するための行アドレス入力バッファと、アドレス入力
端子からの列アドレスを入力するための列アドレス入力
バッファを分離せずに前記行と列アドレスを入力するた
めの一つの入力バッファを備え、前記入力バッファは行
アドレス制御信号と列アドレス制御信号を入力し、２個
の信号のうち一つが第１状態を現すとき前記第１状態を
出力する制御信号発生手段と、前記アドレス入力端子に
連結されたゲート電極を持つ第１ＰＭＯＳトランジスタ
ー、前記第１ＰＭＯＳトランジスターのソース電極と共
通に接続されるソース電極を持ち、ゲート電極に定電圧
が印加される第２ＰＭＯＳトランジスター、前記第１Ｐ
ＭＯＳトランジスターのドレーン電極に連結されたドレ
ーン電極と接地電圧に連結されたソース電極を持つ第１
ＮＭＯＳトランジスター、前記第２ＰＭＯＳトランジス
ターのドレーン電極に連結されたドレーン 電極と、接地
電圧に連結されたソース電極と、ドレーン電極と前記第
１ＮＭＯＳトランジスターのゲート電極に共通に連結さ
れたゲート電極を持つ第２ＮＭＯＳトランジスター、前
記第１，第２ＰＭＯＳトランジスターのソース電極の接
続点に連結されたドレーン電極と、電源電圧に連結され
たソース電極を持つ２個の第３ＰＭＯＳトランジスター
と、前記２個の第３ＰＭＯＳトランジスターの一つのゲ
ート電極に結合された入力端子を持つ第１インバータ
ー、前記第１インバーターの出力端子に連結された入力
端子と前記第３ＰＭＯＳトランジスターがもう一つのゲ
ート電極に連結された出力端子を持つ第２インバータ
ー、前記第１インバーターの入力端子に連結されたゲー
ト電極と前記第１ＮＭＯＳトランジスター及び前記第３
ＮＭＯＳトランジスターのドレーン電極に連結された入
力端子を持つ第３インバーターから構成されたことを特
徴とするアドレス入力バッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1991-019331 | 1991-10-31 | ||
| KR1019910019331A KR930008838A (ko) | 1991-10-31 | 1991-10-31 | 어드레스 입력 버퍼 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05159580A JPH05159580A (ja) | 1993-06-25 |
| JP2606998B2 true JP2606998B2 (ja) | 1997-05-07 |
Family
ID=19322105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4123532A Expired - Fee Related JP2606998B2 (ja) | 1991-10-31 | 1992-05-15 | アドレス入力バッファ |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5305282A (ja) |
| JP (1) | JP2606998B2 (ja) |
| KR (1) | KR930008838A (ja) |
| DE (1) | DE4207999A1 (ja) |
| FR (1) | FR2683371A1 (ja) |
| GB (1) | GB2261088B (ja) |
| IT (1) | IT1254678B (ja) |
| TW (1) | TW197522B (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2768880B2 (ja) * | 1993-01-19 | 1998-06-25 | 株式会社東芝 | 半導体記憶装置 |
| US5493530A (en) * | 1993-08-26 | 1996-02-20 | Paradigm Technology, Inc. | Ram with pre-input register logic |
| KR0120592B1 (ko) * | 1994-09-09 | 1997-10-20 | 김주용 | 신호 변환 장치를 갖고 있는 어드레스 입력버퍼 |
| KR100192568B1 (ko) * | 1995-01-25 | 1999-06-15 | 윤종용 | 반도체 메모리장치의 어드레스 버퍼회로 |
| KR0145852B1 (ko) * | 1995-04-14 | 1998-11-02 | 김광호 | 반도체메모리소자의 어드레스버퍼 |
| JP3782840B2 (ja) | 1995-07-14 | 2006-06-07 | 株式会社ルネサステクノロジ | 外部記憶装置およびそのメモリアクセス制御方法 |
| US5835970A (en) * | 1995-12-21 | 1998-11-10 | Cypress Semiconductor Corp. | Burst address generator having two modes of operation employing a linear/nonlinear counter using decoded addresses |
| US6043684A (en) * | 1995-12-20 | 2000-03-28 | Cypress Semiconductor Corp. | Method and apparatus for reducing skew between input signals and clock signals within an integrated circuit |
| US5903174A (en) * | 1995-12-20 | 1999-05-11 | Cypress Semiconductor Corp. | Method and apparatus for reducing skew among input signals within an integrated circuit |
| US6411140B1 (en) | 1995-12-20 | 2002-06-25 | Cypress Semiconductor Corporation | Method and apparatus for reducing skew between input signals and clock signals within an integrated circuit |
| US5625302A (en) * | 1996-02-08 | 1997-04-29 | International Business Machines Corporation | Address buffer for synchronous system |
| KR100190373B1 (ko) * | 1996-02-08 | 1999-06-01 | 김영환 | 리드 패스를 위한 고속 동기식 메모리 장치 |
| KR100226266B1 (ko) * | 1996-06-29 | 1999-10-15 | 김영환 | 반도체 메모리장치의 카스 버퍼회로 |
| KR100239692B1 (ko) * | 1996-07-27 | 2000-01-15 | 김영환 | 반도체 장치의 출력회로 |
| US5838622A (en) * | 1997-02-28 | 1998-11-17 | Mosel Vitelic Corporation | Reconfigurable multiplexed address scheme for asymmetrically addressed DRAMs |
| US6097222A (en) * | 1997-10-27 | 2000-08-01 | Cypress Semiconductor Corp. | Symmetrical NOR gates |
| US5889416A (en) * | 1997-10-27 | 1999-03-30 | Cypress Semiconductor Corporation | Symmetrical nand gates |
| US6278295B1 (en) | 1998-02-10 | 2001-08-21 | Cypress Semiconductor Corp. | Buffer with stable trip point |
| US6023176A (en) * | 1998-03-27 | 2000-02-08 | Cypress Semiconductor Corp. | Input buffer |
| KR100271653B1 (ko) * | 1998-04-29 | 2000-12-01 | 김영환 | 입력버퍼회로 |
| JP5218228B2 (ja) * | 2008-04-23 | 2013-06-26 | 新東工業株式会社 | 搬送装置及びブラスト加工装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4031415A (en) * | 1975-10-22 | 1977-06-21 | Texas Instruments Incorporated | Address buffer circuit for semiconductor memory |
| JPS5914827B2 (ja) * | 1976-08-23 | 1984-04-06 | 株式会社日立製作所 | アドレス選択システム |
| JPS57118599U (ja) * | 1981-01-14 | 1982-07-23 | ||
| JPS5954096A (ja) * | 1982-09-22 | 1984-03-28 | Hitachi Ltd | ダイナミツク型ｍｏｓｒａｍ |
| US4541078A (en) * | 1982-12-22 | 1985-09-10 | At&T Bell Laboratories | Memory using multiplexed row and column address lines |
| US4636986B1 (en) * | 1985-01-22 | 1999-12-07 | Texas Instruments Inc | Separately addressable memory arrays in a multiple array semiconductor chip |
| US4677593A (en) * | 1985-06-20 | 1987-06-30 | Thomson Components-Mostek Corp. | Low active-power address buffer |
| JPH0736272B2 (ja) * | 1986-12-24 | 1995-04-19 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS63213196A (ja) * | 1987-02-27 | 1988-09-06 | Oki Electric Ind Co Ltd | 半導体メモリ装置のアドレスバツフア回路 |
| JPH0782750B2 (ja) * | 1987-05-13 | 1995-09-06 | 三菱電機株式会社 | ダイナミツクｒａｍ |
| NL9001500A (nl) * | 1990-07-02 | 1992-02-03 | Philips Nv | Geintegreerde schakeling voorzien van een invoer buffer schakeling. |
| US5191555A (en) * | 1990-07-31 | 1993-03-02 | Texas Instruments, Incorporated | Cmos single input buffer for multiplexed inputs |
-
1991
- 1991-10-31 KR KR1019910019331A patent/KR930008838A/ko not_active Application Discontinuation
-
1992
- 1992-02-20 TW TW081101269A patent/TW197522B/zh active
- 1992-03-05 FR FR9202652A patent/FR2683371A1/fr active Pending
- 1992-03-13 DE DE4207999A patent/DE4207999A1/de not_active Ceased
- 1992-03-16 IT ITMI920604A patent/IT1254678B/it active
- 1992-03-17 GB GB9205767A patent/GB2261088B/en not_active Expired - Fee Related
- 1992-04-24 US US07/873,189 patent/US5305282A/en not_active Expired - Lifetime
- 1992-05-15 JP JP4123532A patent/JP2606998B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| ITMI920604A0 (it) | 1992-03-16 |
| GB2261088B (en) | 1995-11-22 |
| ITMI920604A1 (it) | 1993-09-16 |
| GB9205767D0 (en) | 1992-04-29 |
| TW197522B (ja) | 1993-01-01 |
| KR930008838A (ko) | 1993-05-22 |
| DE4207999A1 (de) | 1993-05-06 |
| IT1254678B (it) | 1995-09-28 |
| JPH05159580A (ja) | 1993-06-25 |
| GB2261088A (en) | 1993-05-05 |
| US5305282A (en) | 1994-04-19 |
| FR2683371A1 (fr) | 1993-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2606998B2 (ja) | アドレス入力バッファ | |
| US5331593A (en) | Read circuit for accessing dynamic random access memories (DRAMS) | |
| JP2868990B2 (ja) | データ出力バッファー | |
| US5537066A (en) | Flip-flop type amplifier circuit | |
| JP2862744B2 (ja) | 半導体メモリ装置のデータ出力バッファ | |
| KR20010105237A (ko) | 출력 회로 | |
| JPH0728207B2 (ja) | Ｃｍｏｓ駆動回路 | |
| US5440248A (en) | Power-saver differential input buffer | |
| JPH08235861A (ja) | 半導体メモリ装置のビット線感知回路 | |
| US6339343B1 (en) | Data I/O buffer control circuit | |
| JP3287248B2 (ja) | 半導体集積回路 | |
| US5861763A (en) | Threshold voltage scalable buffer with reference level | |
| JPH02268018A (ja) | Ｔｔｌ―ｃｍｏｓレベルトランスレータ | |
| JPH07118194B2 (ja) | 半導体メモリ装置のデータ出力端電圧レベル調節回路 | |
| JPH0583997B2 (ja) | ||
| JP2824405B2 (ja) | 半導体素子のデータ出力バッファ | |
| JP3871178B2 (ja) | 半導体メモリ装置 | |
| JPH09139663A (ja) | 出力回路 | |
| US7471112B2 (en) | Differential amplifier circuit | |
| JPH0863955A (ja) | 半導体メモリ装置のモード設定方法及びその回路 | |
| KR100486200B1 (ko) | 반도체장치의비트라인전압발생기 | |
| JPH02113493A (ja) | 半導体記憶装置 | |
| JP3237180B2 (ja) | 半導体記憶装置 | |
| JPH0537305A (ja) | ラツチ回路 | |
| JP2878032B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080213 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090213 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |