JP3237180B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3237180B2 JP3237180B2 JP09659092A JP9659092A JP3237180B2 JP 3237180 B2 JP3237180 B2 JP 3237180B2 JP 09659092 A JP09659092 A JP 09659092A JP 9659092 A JP9659092 A JP 9659092A JP 3237180 B2 JP3237180 B2 JP 3237180B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係わ
り、特にアドレス信号をデコーダ回路に伝達するアドレ
スバッファ回路に関する。
り、特にアドレス信号をデコーダ回路に伝達するアドレ
スバッファ回路に関する。
【０００２】
【従来の技術】図３、図４、図２（ａ）を参照しながら
従来技術についての説明を行う。図３における１はＮＯ
Ｒ回路であり、一方の入力端子にはチップセレクト信号
ＸＣＳが入力され、他方の入力端子は接地されている。
前記ＮＯＲ回路１の出力端子はインバータ２に接続され
る。前記インバータ２の出力はＮＯＲ回路３に入力され
る。前記ＮＯＲ回路３の他方の入力端子にはアドレス信
号Ａ１が入力される。前記ＮＯＲ回路３の出力はインバ
ータ４に入力される。ここで、前記ＮＯＲ回路１及び前
記インバータ２はチップセレクトバッファ回路を構成
し、前記ＮＯＲ回路３及び前記インバータ４は行アドレ
スバッファ回路あるいは列アドレスバッファ回路を構成
する。図４は半導体記憶装置のブロック図を示す。５は
行デコーダ回路、６は列デコーダ回路、７はメモリーセ
ル群、８はセンスアンプ、９は出力バッファ回路を示し
ている。図２（ａ）のタイミングチャートを参照しなが
ら従来例の動作について以下に説明を行う。チップセレ
クト信号ＸＣＳが論理「Ｈ」から論理「Ｌ」に変化する
と半導体記憶装置が活性化されイネーブル状態となる。
すなわち前記ＣＳバッファ回路の出力信号ＸＣＳ’が論
理「Ｌ」に変化し前記アドレスバッファ回路に入力され
る。前記アドレスバッファ回路はアドレス信号Ａ1〜Ａ
ｉを受け行デコーダ回路５及び列デコーダ回路６にその
出力信号を伝達する。前記行デコーダ回路５及び列デコ
ーダ回路６により選択されたメモリーセル群中のアドレ
ス番地に対応するデータがメモリーセルから読みだされ
たのち、前記センスアンプ回路８により増幅され、前記
出力バッファ回路９を介してデータが出力される。ここ
で前記半導体装置がイネーブル状態に変化してからデー
タが出力されるまでに要する時間をＣＳアクセスタイム
と呼ぶ。
従来技術についての説明を行う。図３における１はＮＯ
Ｒ回路であり、一方の入力端子にはチップセレクト信号
ＸＣＳが入力され、他方の入力端子は接地されている。
前記ＮＯＲ回路１の出力端子はインバータ２に接続され
る。前記インバータ２の出力はＮＯＲ回路３に入力され
る。前記ＮＯＲ回路３の他方の入力端子にはアドレス信
号Ａ１が入力される。前記ＮＯＲ回路３の出力はインバ
ータ４に入力される。ここで、前記ＮＯＲ回路１及び前
記インバータ２はチップセレクトバッファ回路を構成
し、前記ＮＯＲ回路３及び前記インバータ４は行アドレ
スバッファ回路あるいは列アドレスバッファ回路を構成
する。図４は半導体記憶装置のブロック図を示す。５は
行デコーダ回路、６は列デコーダ回路、７はメモリーセ
ル群、８はセンスアンプ、９は出力バッファ回路を示し
ている。図２（ａ）のタイミングチャートを参照しなが
ら従来例の動作について以下に説明を行う。チップセレ
クト信号ＸＣＳが論理「Ｈ」から論理「Ｌ」に変化する
と半導体記憶装置が活性化されイネーブル状態となる。
すなわち前記ＣＳバッファ回路の出力信号ＸＣＳ’が論
理「Ｌ」に変化し前記アドレスバッファ回路に入力され
る。前記アドレスバッファ回路はアドレス信号Ａ1〜Ａ
ｉを受け行デコーダ回路５及び列デコーダ回路６にその
出力信号を伝達する。前記行デコーダ回路５及び列デコ
ーダ回路６により選択されたメモリーセル群中のアドレ
ス番地に対応するデータがメモリーセルから読みだされ
たのち、前記センスアンプ回路８により増幅され、前記
出力バッファ回路９を介してデータが出力される。ここ
で前記半導体装置がイネーブル状態に変化してからデー
タが出力されるまでに要する時間をＣＳアクセスタイム
と呼ぶ。
【０００３】
【発明が解決しようとする課題】従来の技術では、前記
アドレスバッファ回路に流れる貫通電流が生じるためア
ドレスバッファ回路の駆動能力を上げる事が出来ず、結
果的にＣＳアクセスタイムに遅延が生じるという問題点
があった。
アドレスバッファ回路に流れる貫通電流が生じるためア
ドレスバッファ回路の駆動能力を上げる事が出来ず、結
果的にＣＳアクセスタイムに遅延が生じるという問題点
があった。
【０００４】
【課題を解決するための手段】本発明の半導体記憶装置
は、チップセレクト信号を入力するチップセレクト信号
入力端子と、前記チップセレクト信号に基づいてアドレ
ス信号の入力を制御するための制御信号を出力するチッ
プセレクトバッファ回路と、前記制御信号に基づき、前
記アドレス信号をデコーダ回路に伝達するアドレスバッ
ファ回路とを有する半導体記憶装置であって、前記チッ
プセレクト信号がディスイネーブルからイネーブルにな
ったことに基づいてパルス信号を発生するパルス発生回
路を有し、前記アドレスバッファ回路は、前記制御信号
がアクティブ状態であることに基づいて前記アドレス信
号をデコーダ回路に伝える第１のアドレスバッファ回路
と、前記パルス信号が入力されたことに基づいて前記ア
ドレス信号をデコーダ回路に伝える第２のアドレスバッ
ファ回路と、を有し、前記第２のアドレスバッファ回路
は、ソースが電源に接続され、ゲートに前記パルス信号
に基づく信号が入力される第１のＰチャネル型ＭＯＳト
ランジスタと、ソースが前記第１のＰチャネル型ＭＯＳ
トランジスタのドレインに接続され、ゲートに前記アド
レス信号が入力される第２のＰチャネル型ＭＯＳトラン
ジスタと、ドレインが前記第２のＰチャネル型ＭＯＳト
ランジスタのドレインに接続されゲートに前記アドレス
信号が入力される第１のＮチャネル型ＭＯＳトランジス
タと、ドレインが前記第１のＮチャネル型ＭＯＳトラン
ジスタのソースに接続され、ソースが接地され、ゲート
に前記パルス信号に基づく信号が入力される第２のＮチ
ャネル型ＭＯＳトランジスタと、を備え、前記第２のア
ドレスバッファ回路は、前記パルス信号が発生している
間活性状態となり前記パルス信号が終了すると非活性状
態となることを特徴とする。
は、チップセレクト信号を入力するチップセレクト信号
入力端子と、前記チップセレクト信号に基づいてアドレ
ス信号の入力を制御するための制御信号を出力するチッ
プセレクトバッファ回路と、前記制御信号に基づき、前
記アドレス信号をデコーダ回路に伝達するアドレスバッ
ファ回路とを有する半導体記憶装置であって、前記チッ
プセレクト信号がディスイネーブルからイネーブルにな
ったことに基づいてパルス信号を発生するパルス発生回
路を有し、前記アドレスバッファ回路は、前記制御信号
がアクティブ状態であることに基づいて前記アドレス信
号をデコーダ回路に伝える第１のアドレスバッファ回路
と、前記パルス信号が入力されたことに基づいて前記ア
ドレス信号をデコーダ回路に伝える第２のアドレスバッ
ファ回路と、を有し、前記第２のアドレスバッファ回路
は、ソースが電源に接続され、ゲートに前記パルス信号
に基づく信号が入力される第１のＰチャネル型ＭＯＳト
ランジスタと、ソースが前記第１のＰチャネル型ＭＯＳ
トランジスタのドレインに接続され、ゲートに前記アド
レス信号が入力される第２のＰチャネル型ＭＯＳトラン
ジスタと、ドレインが前記第２のＰチャネル型ＭＯＳト
ランジスタのドレインに接続されゲートに前記アドレス
信号が入力される第１のＮチャネル型ＭＯＳトランジス
タと、ドレインが前記第１のＮチャネル型ＭＯＳトラン
ジスタのソースに接続され、ソースが接地され、ゲート
に前記パルス信号に基づく信号が入力される第２のＮチ
ャネル型ＭＯＳトランジスタと、を備え、前記第２のア
ドレスバッファ回路は、前記パルス信号が発生している
間活性状態となり前記パルス信号が終了すると非活性状
態となることを特徴とする。
【０００５】
【作用】本発明における作用を以下に示す。本発明にお
いては従来技術におけるアドレスバッファ回路（第１の
アドレスバッファ回路）の構成に加え、チップセレクト
信号を受けて発生したＣＳＰパルスにより制御される駆
動回路を接続したアドレスバッファ回路（第２のアドレ
スバッファ回路）を構成する事により、前記半導体記憶
装置がイネーブル状態に変化する時のみ前記アドレスバ
ッファ回路の駆動能力を上げる事が可能となる。
いては従来技術におけるアドレスバッファ回路（第１の
アドレスバッファ回路）の構成に加え、チップセレクト
信号を受けて発生したＣＳＰパルスにより制御される駆
動回路を接続したアドレスバッファ回路（第２のアドレ
スバッファ回路）を構成する事により、前記半導体記憶
装置がイネーブル状態に変化する時のみ前記アドレスバ
ッファ回路の駆動能力を上げる事が可能となる。
【０００６】
【実施例】本発明における実施例を図１、図２（ｂ）、
図４を参照しながら説明を行なう。本発明におけるアド
レスバッファ回路は以下のような構成を採っている。図
１（ａ）における３及び４はそれぞれ従来例のＮＯＲ回
路３とインバータ回路４と同様である。１４はインバー
タ回路であり、ＣＳＰ信号を受け、その出力はＰＭＯＳ
１０及びＮＭＯＳ１３のゲートに接続される。ＰＭＯＳ
１０のソースは電源に接続され、ドレインはＰＭＯＳ１
１のソースに接続される。ＮＭＯＳ１２のゲートにはア
ドレス信号Ａｉが入力され、ドレインにはＮＯＲ回路３
の出力ノードに接続され、ソースはＮＭＯＳ１３のドレ
インが接続される。ＮＭＯＳ１３のソースは接地されて
いる。なおこのアドレスバッファは図４における行アド
レスバッファ及び列アドレスバッファに適用できるもの
とする。前記ＣＳＰ信号は、図１（ｂ）におけるパルス
発生回路１５によりチップセレクト信号が論理「Ｈ」か
ら論理「Ｌ」に変化した時のみ所定期間Ｔの論理「Ｈ」
のパルスを発生される信号である。次に図２（ｂ）を参
照しながら本実施例の動作の説明を行なう。チップセレ
クト信号ＸＣＳが論理「Ｈ」から論理「Ｌ」に変化する
と、前記チップセレクトバッファ回路の出力ＸＣＳ’が
論理「Ｌ」に変化する。同時に前記パルス発生回路１５
により期間Ｔ、論理「Ｈ」のＣＳＰ信号が発生される。
さらに前記ＮＯＲ回路３にＸＣＳ’信号及びアドレス信
号が入力され、ＣＳＰ信号がインバータ１４に入力され
る。この時、アドレス信号が論理「Ｈ」であればＮＯＲ
回路３の出力は論理「Ｌ」となる。さらにＮＭＯＳ１
２、ＮＭＯＳ１３が活性化されるためＮＯＲ回路３の出
力ノードを論理「Ｌ」のレベルに引っ張る。同様にし
て、アドレス信号が論理「Ｌ」の場合ＮＯＲ回路３の出
力が論理「Ｈ」となる。同時にＰＭＯＳ１０、ＰＭＯＳ
１１が活性化され、ＮＯＲ回路３の出力ノードのレベル
を論理「Ｈ」のレベルに引っ張る。すなわち従来のアド
レスバッファ回路に比べより高速で次段の行デコーダ回
路５あるいは、列デコーダ回路６を駆動する事が可能と
なる。加えてＣＳＰ信号は一定期間Ｔの後に論理「Ｈ」
から論理「Ｌ」に変化するため、半導体記憶装置がイネ
ーブル状態にあっても前記ＰＭＯＳ１０及びＮＭＯＳ１
３が非活性状態となるため貫通電流による消費電流の増
大をまねくことはない。本発明によるアドレスバッファ
回路の出力を受けた後前記行デコーダ回路５及び列デコ
ーダ回路６により選択されたメモリーセル群中のアドレ
ス番地に対応するデータがメモリーセルから読みだされ
たのち、前記センスアンプ回路８により増幅され、前記
出力バッファ回路９を介してデータが出力される。以上
のようにアドレスバッファ回路の駆動能力を増加させる
事が可能となり、従来技術に比べ消費電流を増加させず
にＣＳアクセスタイムにおいて時間ｔだけ高速化を図る
事が可能となる。
図４を参照しながら説明を行なう。本発明におけるアド
レスバッファ回路は以下のような構成を採っている。図
１（ａ）における３及び４はそれぞれ従来例のＮＯＲ回
路３とインバータ回路４と同様である。１４はインバー
タ回路であり、ＣＳＰ信号を受け、その出力はＰＭＯＳ
１０及びＮＭＯＳ１３のゲートに接続される。ＰＭＯＳ
１０のソースは電源に接続され、ドレインはＰＭＯＳ１
１のソースに接続される。ＮＭＯＳ１２のゲートにはア
ドレス信号Ａｉが入力され、ドレインにはＮＯＲ回路３
の出力ノードに接続され、ソースはＮＭＯＳ１３のドレ
インが接続される。ＮＭＯＳ１３のソースは接地されて
いる。なおこのアドレスバッファは図４における行アド
レスバッファ及び列アドレスバッファに適用できるもの
とする。前記ＣＳＰ信号は、図１（ｂ）におけるパルス
発生回路１５によりチップセレクト信号が論理「Ｈ」か
ら論理「Ｌ」に変化した時のみ所定期間Ｔの論理「Ｈ」
のパルスを発生される信号である。次に図２（ｂ）を参
照しながら本実施例の動作の説明を行なう。チップセレ
クト信号ＸＣＳが論理「Ｈ」から論理「Ｌ」に変化する
と、前記チップセレクトバッファ回路の出力ＸＣＳ’が
論理「Ｌ」に変化する。同時に前記パルス発生回路１５
により期間Ｔ、論理「Ｈ」のＣＳＰ信号が発生される。
さらに前記ＮＯＲ回路３にＸＣＳ’信号及びアドレス信
号が入力され、ＣＳＰ信号がインバータ１４に入力され
る。この時、アドレス信号が論理「Ｈ」であればＮＯＲ
回路３の出力は論理「Ｌ」となる。さらにＮＭＯＳ１
２、ＮＭＯＳ１３が活性化されるためＮＯＲ回路３の出
力ノードを論理「Ｌ」のレベルに引っ張る。同様にし
て、アドレス信号が論理「Ｌ」の場合ＮＯＲ回路３の出
力が論理「Ｈ」となる。同時にＰＭＯＳ１０、ＰＭＯＳ
１１が活性化され、ＮＯＲ回路３の出力ノードのレベル
を論理「Ｈ」のレベルに引っ張る。すなわち従来のアド
レスバッファ回路に比べより高速で次段の行デコーダ回
路５あるいは、列デコーダ回路６を駆動する事が可能と
なる。加えてＣＳＰ信号は一定期間Ｔの後に論理「Ｈ」
から論理「Ｌ」に変化するため、半導体記憶装置がイネ
ーブル状態にあっても前記ＰＭＯＳ１０及びＮＭＯＳ１
３が非活性状態となるため貫通電流による消費電流の増
大をまねくことはない。本発明によるアドレスバッファ
回路の出力を受けた後前記行デコーダ回路５及び列デコ
ーダ回路６により選択されたメモリーセル群中のアドレ
ス番地に対応するデータがメモリーセルから読みだされ
たのち、前記センスアンプ回路８により増幅され、前記
出力バッファ回路９を介してデータが出力される。以上
のようにアドレスバッファ回路の駆動能力を増加させる
事が可能となり、従来技術に比べ消費電流を増加させず
にＣＳアクセスタイムにおいて時間ｔだけ高速化を図る
事が可能となる。
【０００７】
【発明の効果】本発明の構成を採ることにより、半導体
記憶装置がイネーブル状態に変化する時のみアドレスバ
ッファ回路の駆動能力を増加させることが可能となる。
また、半導体記憶装置がイネーブル状態にあっても、パ
ルス信号終了後は第２のアドレスバッファが非活性状態
となるため貫通電流による消費電力の増大を防止でき
る。
記憶装置がイネーブル状態に変化する時のみアドレスバ
ッファ回路の駆動能力を増加させることが可能となる。
また、半導体記憶装置がイネーブル状態にあっても、パ
ルス信号終了後は第２のアドレスバッファが非活性状態
となるため貫通電流による消費電力の増大を防止でき
る。
【図１】本発明の一実施例を示す回路図。
【図２】本発明及び従来技術の動作を説明するためのタ
イミングチャート。
イミングチャート。
【図３】従来の技術を示すための回路図。
【図４】半導体記憶装置のブロック図。
１、３．．．ＮＯＲ回路 ２、４、１４．．．インバータ ５．．．行デコーダ ６．．．列デコーダ ７．．．メモリーセル群 ８．．．センスアンプ ９．．．出力バッファ １０、１１．．．Ｐチャネル型ＭＯＳＦＥＴ １２、１３．．．Ｎチャネル型ＭＯＳＦＥＴ １５．．．パルス発生回路
Claims (1)
- 【請求項１】 チップセレクト信号を入力するチップセ
レクト信号入力端子と、 前記チップセレクト信号に基づいてアドレス信号の入力
を制御するための制御信号を出力するチップセレクトバ
ッファ回路と、 前記制御信号に基づき、前記アドレス信号をデコーダ回
路に伝達するアドレスバッファ回路とを有する半導体記
憶装置であって、 前記チップセレクト信号がディスイネーブルからイネー
ブルになった時のみパルス信号を発生するパルス発生回
路を有し、 前記アドレスバッファ回路は、 前記制御信号がアクティブ状態であることに基づいて前
記アドレス信号をデコーダ回路に伝える第１のアドレス
バッファ回路と、 前記パルス信号が入力されたことに基づいて前記アドレ
ス信号をデコーダ回路に伝える第２のアドレスバッファ
回路と、を有し、 前記第２のアドレスバッファ回路は、ソースが電源に接
続され、ゲートに前記パルス信号に基づく信号が入力さ
れる第１のＰチャネル型ＭＯＳトランジスタと、ソース
が前記第１のＰチャネル型ＭＯＳトランジスタのドレイ
ンに接続され、ゲートに前記アドレス信号が入力される
第２のＰチャネル型ＭＯＳトランジスタと、ドレインが
前記第２のＰチャネル型ＭＯＳトランジスタのドレイン
に接続されゲートに前記アドレス信号が入力される第１
のＮチャネル型ＭＯＳトランジスタと、ドレインが前記
第１のＮチャネル型ＭＯＳトランジスタのソースに接続
され、ソースが接地され、ゲートに前記パルス信号に基
づく信号が入力される第２のＮチャネル型ＭＯＳトラン
ジスタと、を備え、 前記第２のアドレスバッファ回路は、前記パルス信号が
発生している間活性状態となり前記パルス信号が終了す
ると非活性状態となることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09659092A JP3237180B2 (ja) | 1992-04-16 | 1992-04-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09659092A JP3237180B2 (ja) | 1992-04-16 | 1992-04-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05298888A JPH05298888A (ja) | 1993-11-12 |
| JP3237180B2 true JP3237180B2 (ja) | 2001-12-10 |
Family
ID=14169134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09659092A Expired - Fee Related JP3237180B2 (ja) | 1992-04-16 | 1992-04-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3237180B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402388B1 (ko) * | 2001-09-24 | 2003-10-17 | 삼성전자주식회사 | 칩선택 출력 시간이 단축된 반도체 메모리 장치 |
-
1992
- 1992-04-16 JP JP09659092A patent/JP3237180B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05298888A (ja) | 1993-11-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081005 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091005 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |