JPH05298888A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05298888A JPH05298888A JP4096590A JP9659092A JPH05298888A JP H05298888 A JPH05298888 A JP H05298888A JP 4096590 A JP4096590 A JP 4096590A JP 9659092 A JP9659092 A JP 9659092A JP H05298888 A JPH05298888 A JP H05298888A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- address
- semiconductor memory
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Abstract
(57)【要約】
【目的】半導体記憶装置において、ＣＳアクセスタイム
の高速化を実現する。 【構成】チップセレクト信号を受けアドレス信号の入力
を制御するための制御信号を出力するチップセレクトバ
ッファ回路を有し、前記制御信号を受け前記アドレス信
号をデコーダ回路に伝達するアドレスバッファ回路を有
する半導体記憶装置において、前記半導体記憶装置をデ
ィスイネーブル状態からイネーブル状態にせしめる時の
み、アドレスバッファ回路の駆動能力を増加させる。 【効果】従来技術に比べ消費電流を増加させずにＣＳア
クセスタイムの高速化を図る事が可能となる。
の高速化を実現する。 【構成】チップセレクト信号を受けアドレス信号の入力
を制御するための制御信号を出力するチップセレクトバ
ッファ回路を有し、前記制御信号を受け前記アドレス信
号をデコーダ回路に伝達するアドレスバッファ回路を有
する半導体記憶装置において、前記半導体記憶装置をデ
ィスイネーブル状態からイネーブル状態にせしめる時の
み、アドレスバッファ回路の駆動能力を増加させる。 【効果】従来技術に比べ消費電流を増加させずにＣＳア
クセスタイムの高速化を図る事が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係わ
り、特にアドレス信号をデコーダ回路に伝達するアドレ
スバッファ回路に関する。
り、特にアドレス信号をデコーダ回路に伝達するアドレ
スバッファ回路に関する。
【０００２】
【従来の技術】図３、図４、図２（ａ）を参照しながら
従来技術についての説明を行う。図３における１はＮＯ
Ｒ回路であり、一方の入力端子にはチップセレクト信号
ＸＣＳが入力され、他方の入力端子は接地されている。
前記ＮＯＲ回路１の出力端子はインバータ２に接続され
る。前記インバータ２の出力はＮＯＲ回路３に入力され
る。前記ＮＯＲ回路３の他方の入力端子にはアドレス信
号Ａ１が入力される。前記ＮＯＲ回路３の出力はインバ
ータ４に入力される。ここで、前記ＮＯＲ回路１及び前
記インバータ２はチップセレクトバッファ回路を構成
し、前記ＮＯＲ回路３及び前記インバータ４は行アドレ
スバッファ回路あるいは列アドレスバッファ回路を構成
する。図４は半導体記憶装置のブロック図を示す。５は
行デコーダ回路、６は列デコーダ回路、７はメモリーセ
ル群、８はセンスアンプ、９は出力バッファ回路を示し
ている。図２（ａ）のタイミングチャートを参照しなが
ら従来例の動作について以下に説明を行う。チップセレ
クト信号ＸＣＳが論理「Ｈ」から論理「Ｌ」に変化する
と半導体記憶装置が活性化されイネーブル状態となる。
すなわち前記ＣＳバッファ回路の出力信号ＸＣＳ’が論
理「Ｌ」に変化し前記アドレスバッファ回路に入力され
る。前記アドレスバッファ回路はアドレス信号Ａ1〜Ａ
ｉを受け行デコーダ回路５及び列デコーダ回路６にその
出力信号を伝達する。前記行デコーダ回路５及び列デコ
ーダ回路６により選択されたメモリーセル群中のアドレ
ス番地に対応するデータがメモリーセルから読みだされ
たのち、前記センスアンプ回路８により増幅され、前記
出力バッファ回路９を介してデータが出力される。ここ
で前記半導体装置がイネーブル状態に変化してからデー
タが出力されるまでに要する時間をＣＳアクセスタイム
と呼ぶ。
従来技術についての説明を行う。図３における１はＮＯ
Ｒ回路であり、一方の入力端子にはチップセレクト信号
ＸＣＳが入力され、他方の入力端子は接地されている。
前記ＮＯＲ回路１の出力端子はインバータ２に接続され
る。前記インバータ２の出力はＮＯＲ回路３に入力され
る。前記ＮＯＲ回路３の他方の入力端子にはアドレス信
号Ａ１が入力される。前記ＮＯＲ回路３の出力はインバ
ータ４に入力される。ここで、前記ＮＯＲ回路１及び前
記インバータ２はチップセレクトバッファ回路を構成
し、前記ＮＯＲ回路３及び前記インバータ４は行アドレ
スバッファ回路あるいは列アドレスバッファ回路を構成
する。図４は半導体記憶装置のブロック図を示す。５は
行デコーダ回路、６は列デコーダ回路、７はメモリーセ
ル群、８はセンスアンプ、９は出力バッファ回路を示し
ている。図２（ａ）のタイミングチャートを参照しなが
ら従来例の動作について以下に説明を行う。チップセレ
クト信号ＸＣＳが論理「Ｈ」から論理「Ｌ」に変化する
と半導体記憶装置が活性化されイネーブル状態となる。
すなわち前記ＣＳバッファ回路の出力信号ＸＣＳ’が論
理「Ｌ」に変化し前記アドレスバッファ回路に入力され
る。前記アドレスバッファ回路はアドレス信号Ａ1〜Ａ
ｉを受け行デコーダ回路５及び列デコーダ回路６にその
出力信号を伝達する。前記行デコーダ回路５及び列デコ
ーダ回路６により選択されたメモリーセル群中のアドレ
ス番地に対応するデータがメモリーセルから読みだされ
たのち、前記センスアンプ回路８により増幅され、前記
出力バッファ回路９を介してデータが出力される。ここ
で前記半導体装置がイネーブル状態に変化してからデー
タが出力されるまでに要する時間をＣＳアクセスタイム
と呼ぶ。
【０００３】
【発明が解決しようとする課題】従来の技術では、前記
アドレスバッファ回路に流れる貫通電流が生じるためア
ドレスバッファ回路の駆動能力を上げる事が出来ず、結
果的にＣＳアクセスタイムに遅延が生じるという問題点
があった。
アドレスバッファ回路に流れる貫通電流が生じるためア
ドレスバッファ回路の駆動能力を上げる事が出来ず、結
果的にＣＳアクセスタイムに遅延が生じるという問題点
があった。
【０００４】
【課題を解決するための手段】チップセレクト信号によ
り、半導体記憶装置のイネーブル状態、ディスイネーブ
ル状態を制御するチップセレクト機能を有する半導体記
憶装置で、前記チップセレクト信号を受けアドレス信号
の入力を制御するための制御信号を出力するチップセレ
クトバッファ回路を有し、前記制御信号を受け前記アド
レス信号をデコーダ回路に伝達するアドレスバッファ回
路を有する半導体記憶装置において、前記半導体記憶装
置をディスイネーブル状態からイネーブル状態にせしめ
る時のみ駆動能力を上げるアドレスバッファ回路を有す
る事を特徴とする。
り、半導体記憶装置のイネーブル状態、ディスイネーブ
ル状態を制御するチップセレクト機能を有する半導体記
憶装置で、前記チップセレクト信号を受けアドレス信号
の入力を制御するための制御信号を出力するチップセレ
クトバッファ回路を有し、前記制御信号を受け前記アド
レス信号をデコーダ回路に伝達するアドレスバッファ回
路を有する半導体記憶装置において、前記半導体記憶装
置をディスイネーブル状態からイネーブル状態にせしめ
る時のみ駆動能力を上げるアドレスバッファ回路を有す
る事を特徴とする。
【０００５】
【作用】本発明における作用を以下に示す。本発明にお
いては従来技術におけるアドレスバッファ回路の構成に
加え、チップセレクト信号を受けて発生したＣＳＰパル
スにより制御される駆動回路を接続したアドレスバッフ
ァ回路を構成する事により、前記半導体記憶装置がイネ
ーブル状態に変化する時のみ前記アドレスバッファ回路
の駆動能力を上げる事が可能となる。
いては従来技術におけるアドレスバッファ回路の構成に
加え、チップセレクト信号を受けて発生したＣＳＰパル
スにより制御される駆動回路を接続したアドレスバッフ
ァ回路を構成する事により、前記半導体記憶装置がイネ
ーブル状態に変化する時のみ前記アドレスバッファ回路
の駆動能力を上げる事が可能となる。
【０００６】
【実施例】本発明における実施例を図１、図２（ｂ）、
図４を参照しながら説明を行なう。本発明におけるアド
レスバッファ回路は以下のような構成を採っている。図
１（ａ）における３及び４はそれぞれ従来例のＮＯＲ回
路３とインバータ回路４と同様である。１４はインバー
タ回路であり、ＣＳＰ信号を受け、その出力はＰＭＯＳ
１０及びＮＭＯＳ１３のゲートに接続される。ＰＭＯＳ
１０のソースは電源に接続され、ドレインはＰＭＯＳ１
１のソースに接続される。ＰＭＯＳ１２のゲートにはア
ドレス信号Ａｉが入力され、ドレインにはＮＯＲ回路３
の出力ノードに接続され、ソースはＮＭＯＳ１３のドレ
インが接続される。ＮＭＯＳ１３のソースは接地されて
いる。なおこのアドレスバッファは図４における行アド
レスバッファ及び列アドレスバッファに適用できるもの
とする。前記ＣＳＰ信号は、図１（ｂ）におけるパルス
発生回路１５によりチップセレクト信号が論理「Ｈ」か
ら論理「Ｌ」に変化した時のみ所定期間ｔの論理「Ｈ」
のパルスを発生される信号である。次に図２（ｂ）を参
照しながら本実施例の動作の説明を行なう。チップセレ
クト信号ＸＣＳが論理「Ｈ」から論理「Ｌ」に変化する
と、前記チップセレクトバッファ回路の出力ＸＣＳ’が
論理「Ｌ」に変化する。同時に前記パルス発生回路１５
により期間Ｔ、論理「Ｈ」のＣＳＰ信号が発生される。
さらに前記ＮＯＲ回路３にＸＣＳ’信号及びアドレス信
号が入力され、ＣＳＰ信号がインバータ１４に入力され
る。この時、アドレス信号が論理「Ｈ」であればＮＯＲ
回路３の出力は論理「Ｌ」となる。さらにＮＭＯＳ１
２、ＮＭＯＳ１３が活性化されるためＮＯＲ回路３の出
力ノードを論理「Ｌ」のレベルに引っ張る。同様にし
て、アドレス信号が論理「Ｌ」の場合ＮＯＲ回路３の出
力が論理「Ｈ」となる。同時にＰＭＯＳ１０、ＰＭＯＳ
１１が活性化され、ＮＯＲ回路３の出力ノードのレベル
を論理「Ｈ」のレベルに引っ張る。すなわち従来のアド
レスバッファ回路に比べより高速で次段の行デコーダ回
路５あるいは、列デコーダ回路６を駆動する事が可能と
なる。加えてＣＳＰ信号は一定期間Ｔの後に論理「Ｈ」
から論理「Ｌ」に変化するため、半導体記憶装置がイネ
ーブル状態にあっても前記ＰＭＯＳ１０及びＮＭＯＳ１
３が非活性状態となるため貫通電流による消費電流の増
大をまねくことはない。本発明によるアドレスバッファ
回路の出力を受けた後前記行デコーダ回路５及び列デコ
ーダ回路６により選択されたメモリーセル群中のアドレ
ス番地に対応するデータがメモリーセルから読みだされ
たのち、前記センスアンプ回路８により増幅され、前記
出力バッファ回路９を介してデータが出力される。以上
のようにアドレスバッファ回路の駆動能力を増加させる
事が可能となり、従来技術に比べ消費電流を増加させず
にＣＳアクセスタイムにおいて時間ｔだけ高速化を図る
事が可能となる。
図４を参照しながら説明を行なう。本発明におけるアド
レスバッファ回路は以下のような構成を採っている。図
１（ａ）における３及び４はそれぞれ従来例のＮＯＲ回
路３とインバータ回路４と同様である。１４はインバー
タ回路であり、ＣＳＰ信号を受け、その出力はＰＭＯＳ
１０及びＮＭＯＳ１３のゲートに接続される。ＰＭＯＳ
１０のソースは電源に接続され、ドレインはＰＭＯＳ１
１のソースに接続される。ＰＭＯＳ１２のゲートにはア
ドレス信号Ａｉが入力され、ドレインにはＮＯＲ回路３
の出力ノードに接続され、ソースはＮＭＯＳ１３のドレ
インが接続される。ＮＭＯＳ１３のソースは接地されて
いる。なおこのアドレスバッファは図４における行アド
レスバッファ及び列アドレスバッファに適用できるもの
とする。前記ＣＳＰ信号は、図１（ｂ）におけるパルス
発生回路１５によりチップセレクト信号が論理「Ｈ」か
ら論理「Ｌ」に変化した時のみ所定期間ｔの論理「Ｈ」
のパルスを発生される信号である。次に図２（ｂ）を参
照しながら本実施例の動作の説明を行なう。チップセレ
クト信号ＸＣＳが論理「Ｈ」から論理「Ｌ」に変化する
と、前記チップセレクトバッファ回路の出力ＸＣＳ’が
論理「Ｌ」に変化する。同時に前記パルス発生回路１５
により期間Ｔ、論理「Ｈ」のＣＳＰ信号が発生される。
さらに前記ＮＯＲ回路３にＸＣＳ’信号及びアドレス信
号が入力され、ＣＳＰ信号がインバータ１４に入力され
る。この時、アドレス信号が論理「Ｈ」であればＮＯＲ
回路３の出力は論理「Ｌ」となる。さらにＮＭＯＳ１
２、ＮＭＯＳ１３が活性化されるためＮＯＲ回路３の出
力ノードを論理「Ｌ」のレベルに引っ張る。同様にし
て、アドレス信号が論理「Ｌ」の場合ＮＯＲ回路３の出
力が論理「Ｈ」となる。同時にＰＭＯＳ１０、ＰＭＯＳ
１１が活性化され、ＮＯＲ回路３の出力ノードのレベル
を論理「Ｈ」のレベルに引っ張る。すなわち従来のアド
レスバッファ回路に比べより高速で次段の行デコーダ回
路５あるいは、列デコーダ回路６を駆動する事が可能と
なる。加えてＣＳＰ信号は一定期間Ｔの後に論理「Ｈ」
から論理「Ｌ」に変化するため、半導体記憶装置がイネ
ーブル状態にあっても前記ＰＭＯＳ１０及びＮＭＯＳ１
３が非活性状態となるため貫通電流による消費電流の増
大をまねくことはない。本発明によるアドレスバッファ
回路の出力を受けた後前記行デコーダ回路５及び列デコ
ーダ回路６により選択されたメモリーセル群中のアドレ
ス番地に対応するデータがメモリーセルから読みだされ
たのち、前記センスアンプ回路８により増幅され、前記
出力バッファ回路９を介してデータが出力される。以上
のようにアドレスバッファ回路の駆動能力を増加させる
事が可能となり、従来技術に比べ消費電流を増加させず
にＣＳアクセスタイムにおいて時間ｔだけ高速化を図る
事が可能となる。
【０００７】
【発明の効果】本発明の構成を採る事により、アドレス
バッファ回路の駆動能力を増加させる事が可能となり、
さらに消費電流を増加させずにＣＳアクセスタイムの高
速化を図る事が可能となる。
バッファ回路の駆動能力を増加させる事が可能となり、
さらに消費電流を増加させずにＣＳアクセスタイムの高
速化を図る事が可能となる。
【図１】本発明の一実施例を示す回路図。
【図２】本発明及び従来技術の動作を説明するためのタ
イミングチャート。
イミングチャート。
【図３】従来の技術を示すための回路図。
【図４】半導体記憶装置のブロック図。
１、３．．．ＮＯＲ回路 ２、４、１４．．．インバータ ５．．．行デコーダ ６．．．列デコーダ ７．．．メモリーセル群 ８．．．センスアンプ ９．．．出力バッファ １０、１１．．．Ｐチャネル型ＭＯＳＦＥＴ １２、１３．．．Ｎチャネル型ＭＯＳＦＥＴ １５．．．パルス発生回路
Claims (1)
- 【請求項１】チップセレクト信号により、半導体記憶装
置のイネーブル状態、ディスイネーブル状態を制御する
チップセレクト機能を有する半導体記憶装置で、前記チ
ップセレクト信号を受けアドレス信号の入力を制御する
ための制御信号を出力するチップセレクトバッファ回路
を有し、前記制御信号を受け前記アドレス信号をデコー
ダ回路に伝達するアドレスバッファ回路を有する半導体
記憶装置において、前記半導体記憶装置をディスイネー
ブル状態からイネーブル状態にせしめる時のみ駆動能力
を上げるアドレスバッファ回路を有する事を特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09659092A JP3237180B2 (ja) | 1992-04-16 | 1992-04-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09659092A JP3237180B2 (ja) | 1992-04-16 | 1992-04-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05298888A true JPH05298888A (ja) | 1993-11-12 |
| JP3237180B2 JP3237180B2 (ja) | 2001-12-10 |
Family
ID=14169134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09659092A Expired - Fee Related JP3237180B2 (ja) | 1992-04-16 | 1992-04-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3237180B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402388B1 (ko) * | 2001-09-24 | 2003-10-17 | 삼성전자주식회사 | 칩선택 출력 시간이 단축된 반도체 메모리 장치 |
-
1992
- 1992-04-16 JP JP09659092A patent/JP3237180B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402388B1 (ko) * | 2001-09-24 | 2003-10-17 | 삼성전자주식회사 | 칩선택 출력 시간이 단축된 반도체 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3237180B2 (ja) | 2001-12-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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