KR930010991A

KR930010991A - 저잡음을 가지는 데이타 출력 드라이버

Info

Publication number: KR930010991A
Application number: KR1019910020596A
Authority: KR
Inventors: 강복문; 배명호
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1991-11-19
Filing date: 1991-11-19
Publication date: 1993-06-23

Abstract

본 발명은 반도체 메모리 장치의 데이타 출력 드라이버에 관한 것으로, 종래에 제시된 데이타 출력 드라이버가소정의 데이타출력 동작시에 심하게 발생되는 Vcc 또는 Vss노이즈를 근본적으로 해결하지 못하는바, 본 발명에서는 다수개의 풀업트랜지스터로 이루어지는 풀업단 및 다수개의 풀다운트랜지스터로 이루어지는 풀다운단으로 이루어지는 풀다운단을 구비하고 상기 풀업단 및 풀다운단의 각 트랜지스터가 데이타 출력 동작시에 순차적으로 “턴오프 ”동작을 수행하도록 소정의 제어장치를 구비하여, 데이타 출력 동작시에 전원전압단 또는 접지전압단으로부터 발생되는 Vcc 또는 Vss노이즈를 현저히 감소시켜, 칩의 동작속도를 증가시키는 등 칩의 안정화를 가져온다.

Description

저잡음을 가지는 데이타 출력 드라이버

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제4도는 본 발명에 의한 데이타 출력 드라이버.

제5도는 제4도의 드라이버 컨트롤러의 실시예.

Claims

다수개의 풀업트랜지스터로 구성되는 출력용 풀업단(MP1, MP2,…, MPi)과 다수개의 풀다운 트랜지스터로 구성되는 출력용 풀다운단(MD1, MD2,…, MDj)을 구비하고 소정의 인에이블신호(CLK)에 의해서 소정의 데이타의 출력동작이 이루어지는 데이타 출력 드라이버에 있어서, 상기 데이타 출력 드라이버가 노이즈의 발생을 최소화하기 위하여 상기 풀업단 및 풀다운단의 각 트랜지스터가 소정의 출력 동작시에 각각 순차적으로 “턴오프 ”되도록 소정의 제어수단을 구비함을 특징으로 하는 데이타 출력 드라이버.
제1항에 있어서, 상기 제어수단이 소정의 메모리 쎌에서 독출된 데이타 신호를 일입력하고 상기 인에이블신호(CLK)를 인버터(21)를 통해 반전입력하는 노아게이트(22)와, 상기 노아게이트(22)의 출력신호를 입력하여 이를 소정시간 지연시키기 위한 인버터로 구성된 지연회로(I1,I2,…,In－1:n=2,4,6,…)와, 상기 노아게이트(22)의 출력신호와 상기 지연회로(I1,I2,…,In－1)의 출력 신호를 각각 입력하여 이로부터 상기 풀업단(MP1,MP2,…,MPi)(또는 풀다운단(MD1,MD2,…,MDj))의 일 제어신호를 인버터(24)를 통해 출력하는 낸드게이트(23)로 이루어짐을 특징으로 하는 데이타 출력 드라이버.
제2항에 있어서, 상기 제어수단이 상기 출력용 풀업단(MP1, MP2,…, MPi) 및 상기 출력용 풀다운단(MD1,MD2,…,MDj) 각각에 하나씩 구비하되 상기 지연회로(I1,I2,…,In－1:n=2,4,6,…)를 구성하는 인버터의 갯수는 각각 다르게 함을 특징으로 하는 데이타 출력 드라이버.
제3항에 있어서, 상기 출력용 풀업단(MP1, MP2,…, MPi) 및 상기 출력용 풀다운단(MD1, MD2,…, MDj)이 각각 소정의 데이타 출력동작시에 상기 데이타의 출력 시간을 충분히 하기 위하여 상기 인에이블신호(CLK)의 제어를 받아 상기 인에이블신호(CLK)가 액티브 신호로 인가되는 동안 계속 “턴오프”되는 풀업트랜지스터(PU) 및 풀다운트랜지스터(PD)를 더 구비함을 특징으로 하는 데이타 출력 드라이버.
소정의 메모리 쎌에서 독출된 서로 한쌍으로 이루어지는 데이타신호(DO,DOB)를 소정의 인에이블신호(CLK)에 의해서 칩 외부로 출력하는 반도체 메모리 장치에 있어서, 전원전압단(Vcc)과 데이타 출력 패드(20)사이에 채널이 각각 형성되는 풀업트랜지스터단(MP1,MP2,…,MPi)과, 상기 데이타 신호중 제1신호(DO) 및 상기 인에이블신호(CLK)를 입력하여 상기 풀업트랜지스터단(MP1,MP2,…, MPi)을 구성하는 각 트랜지스터가 순차적인 “턴오프”동작을 가지도록 제어하는 제1제어신호 발생장치(100－1,100－2,…,100－i)와, 접지전압단(Vss)과 상기 데이타 출력 패드(20) 사이에 채널이 각각 형성된 풀다운트랜지스터단(MD1,MD2,…, MDj)과, 상기 데이타 신호중 제2신호(DOB) 및 상기 인에이블신호(CLK)를 입력하여 상기 풀다운트랜지스터단(MD1,MD2,…,MDj)을 구성하는 각 트랜지스터가 순차적인 “턴오프”동작을 가지도록 제어하는 제2제어신호발생장치(101－1,101－2,…,101－j)로 이루어짐을 특징으로 하는 데이타 출력 드라이버.
제5항에 있어서, 상기 데이타 출력 드라이버거 소정의 데이타 출력동작시에 상기 데이타의 출력 시간을 충분히 하기 위하여 상기 인에이블신호(CLK)의 제어를 받아 상기 인에이블신호(CLK)가 액티브 신호로 인가되는 동안 계속 “턴온”되는 풀업트랜지스터(PU) 및 풀다운트랜지스터(PD)를 더 구비함을 특징으로 하는 데이타 출력드라이버.
소정의 메모리 쎌에서 독출된 서로 한쌍으로 이루어지는 데이타신호(DO,DOB)를 소정의 인에이를신호(CLK)에 의해서 칩 외부로 출력하는 반도체 메모리 장치에 있어서, 전원전압단(Vcc)과 데이타 출력 패드(20)사이에 채널이 각각 형성되는 풀업트랜지스터단(MP1,MP2,…,MPi)과, 상기 데이타 신호중 제1신호(DO) 및 상기 인에이블신호(CLK)를 입력하여 상기 풀업트랜지스터단(MP1,MP2,…,MPi)을 구성하는 각 트랜지스터가 순차적인 “턴오프” 동작을 가지도록 제어하는 제1제어신호발생장치 (100－1,100－2,…,100－i) 와, 접지전압단(Vss)과 상기 데이타 출력 패드(20) 사이에 채널이 각각 형성되는 풀다운트랜지스터단(MDl,MD2,…,MDj)과, 상기 데이타 신호중 제2신호(DOB) 및 상기 인에이블신호(CLK)를 입력하여 상기 풀다운트랜지스터단(MD1,MD2,…,MDj)을 구성하는 각 트랜지스터가 순차적인 “턴오프”동작을 가지도록 제어하는 제2제어신호발생장치(101－1,101－2,…,101－j)와, 소정의 “하이”레벨의 데이타출력동작시에 상기 데이타의 출력 시간을 충분히 하기 위하여 상기 인에이블신호(CLK)의 제어를 받아 상기 인에이블신호(CLK)가 액티브 신호로 인가되는 동안 계속 “턴온”되는 풀업트랜지스터(PU)와, 소정의 “로우”레벨의 데이타 출력동작시에 상기 데이타의 출력 시간을 충분히 하기 위하여 상기 인에이블신호(CLK)의 제어를 받아 상기 에이블신호(CLK)가 액티브 신호로 인가되는동안 계속 “턴온”되는 풀다운트랜지스터(PD)로 이루어짐을 특징으로 하는 데이타 출력 드라이버.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.