KR100608347B1 - 데이터 출력 버퍼 제어 회로 - Google Patents

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Abstract

본 발명은 데이터 출력 버퍼 제어 회로에 관한 것으로, 외부 전원전압이 정상적인 경우에는 정상적인 외부 전원전압 레벨의 데이터 출력 신호를 발생시키고, 외부 전원전압이 정상적인 경우보다 높을 때에는 강압된 내부 전원전압 레벨의 데이터 출력 신호를 발생시키도록 하는데 그 목적이 있다. 이와 같은 목적의 본 발명은 외부 전원전압 레벨 검출기와 제 1 데이터 출력 제어부, 제 1 데이터 출력 버퍼, 제 2 데이터 출력 제어부, 제 2 데이터 출력 버퍼를 포함하여 이루어진다. 외부 전원전압 레벨 검출기는 외부 전원전압의 레벨을 검출하여, 외부 전원전압이 정상 레벨일 때 로우 레벨의 출력 인에이블 신호를 발생시키고, 외부 전원전압이 정상 레벨보다 높을 때 하이 레벨의 출력 인에이블 신호를 발생시킨다. 제 1 데이터 출력 제어부는 외부 전원전압이 공급되고, 출력 인에이블 신호가 로우 레벨일 때 인에이블 되며, 풀 업 신호와 풀 다운 신호를 입력받아 구동 능력을 향상시켜서 제 1 풀 업 신호와 제 1 풀 다운 신호를 출력한다. 제 1 데이터 출력 버퍼는 외부 전원전압이 공급되고, 제 1 풀 업 신호 및 제 1 풀 다운 신호가 모두 로우 레벨일 때 하이 레벨의 데이터 출력 신호를 발생시키며, 제 1 풀 업 신호와 제 1 풀 다운 신호가 모두 하이 레벨일 때 로우 레벨의 데이터 출력 신호를 발생시킨다. 제 2 데이터 출력 제어부에는 강압된 내부 전원전압이 공급되고, 출력 인에이블 신호가 하이 레벨일 때 인에이블 되며, 풀 업 신호와 풀 다운 신호를 입력받아 구동 능력을 향상시켜서 제 2 풀 업 신호와 제 2 풀 다운 신호를 출력한다. 제 2 데이터 출력 버퍼에는 강압된 내부 전원전압이 공급되고, 제 2 풀 업 신호 및 제 2 풀 다운 신호가 모두 로우 레벨일 때 하이 레벨의 데이터 출력 신호를 발생시키며, 제 2 풀 업 신호 및 제 2 풀 다운 신호가 모두 하이 레벨일 때 로우 레벨의 데이터 출력 신호를 발생시킨다.












데이터 출력 버퍼

Description

데이터 출력 버퍼 제어 회로{Data output buffer control circuit}
도 1은 종래의 데이터 출력 버퍼를 나타낸 회로도.
도 2는 본 발명에 따른 데이터 출력 버퍼 제어 회로의 블록도.
도 3과 도 4는 본 발명에 따른 데이터 출력 버퍼 제어 회로의 상세 구성을 나타낸 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
102 : 데이터 출력 구동부
104 206, 210 : 데이터 출력 버퍼
PU´, PU, PU1, PU2 : 풀 업 신호
PD´, PD, PD1, PD2 : 풀 다운 신호
DOUT : 데이터 출력 신호
202 : 외부 전원전압 레벨 검출기
204, 208 : 데이터 출력 제어부
VCC : 외부 전원전압
VDC : 강압된 내부 전원전압
EN : 출력 인에이블 신호
본 발명은 반도체 메모리에 관한 것으로, 특히 반도체 메모리의 데이터 출력 버퍼에 관한 것이다.
반도체 메모리의 데이터 출력 버퍼 회로는 입력 신호에 의해 제어되는 풀 업 회로와 풀 다운 회로를 구비하고, 풀 업 회로 또는 풀 다운 회로에 의해 하이 레벨 또는 로우 레벨의 데이터 신호가 출력되도록 이루어진다.
도 1은 종래의 데이터 출력 버퍼를 나타낸 회로도이다. 도 1에 나타낸 바와 같이, 종래의 데이터 출력 버퍼는 데이터 출력 구동부(102)와 데이터 출력 버퍼(104)로 구성된다. 출력 구동부(102)는 풀 업 경로와 풀 다운 경로로 구성된다. 풀 업 경로는 두 개의 인버터(106)(108)가 직렬 연결되어 이루어진다. 인버터(106)에는 데이터 센스 앰프에서 출력되는 데이터 신호로부터 발생한 풀 업 신호(PU´)가 입력된다. 인버터(108)에서는 풀 업 신호(PU)가 출력된다. 두 개의 풀 업 신호(PU´)(PU)는 모두 동일한 논리 값을 갖는다. 풀 다운 경로 역시 두 개의 인버터(110)(112)가 직렬 연결되어 이루어진다. 인버터(110)에는 데이터 센스 앰프에서 출력되는 데이터 신호로부터 발생한 풀 다운 신호(PD´)가 입력된다. 인버터(112)에서는 풀 다운 신호(PD)가 출력된다. 두 개의 풀 다운 신호(PD´)(PD)는 모두 동일한 논리 값을 갖는다. 데이터 센스 앰프에서 출력되는 신호는 매우 미약하기 때문에 데이터 출력 버퍼의 다음 단을 구동하기에는 충분하지 않다. 따라서 여러 개의 인버터 단을 거치면서 구동 능력이 증가되어 데이터 출력 버퍼(104)를 구동하게 된다.
데이터 출력 버퍼(104)는 풀 업 소자인 피모스 트랜지스터(114)와 풀 다운 소자인 엔모스 트랜지스터(116)가 외부 전원전압(VCC)과 접지(GND) 사이에 직렬 연결되어 이루어진다. 피모스 트랜지스터(114)는 풀 업 신호(PU)에 의해 제어되며, 엔모스 트랜지스터(116)는 풀 다운 신호(PD)에 의해 제어된다.
데이터 신호가 하이 레벨이면 풀 업 신호(PU´)와 풀 다운 신호(PD´)는 모두 로우 레벨이 된다. 따라서 풀 업 신호(PU)와 풀 다운 신호(PD) 역시 로우 레벨이 되어 피모스 트랜지스터(114)는 턴 온 되고 엔모스 트랜지스터(116)는 턴 오프 된다. 턴 온된 피모스 트랜지스터(114)를 통하여 부하(118)가 충전되어 데이터 출력 신호(DOUT)는 최초의 데이터 신호와 동일한 하이 레벨이 된다.
데이터 신호가 로우 레벨이면 풀 업 신호(PU´)와 풀 다운 신호(PD´)는 모두 하이 레벨이 된다. 따라서 풀 업 신호(PU)와 풀 다운 신호(PD) 역시 하이 레벨이 되어 피모스 트랜지스터(114)는 턴 오프되고 엔모스 트랜지스터(116)는 턴 온된다. 턴 온된 엔모스 트랜지스터(116)를 통하여 부하(118)의 전압이 접지(GND) 레벨로 되어(sink) 데이터 출력 신호(DOUT)는 최초의 데이터 신호와 동일한 로우 레벨이 된다.
이와 같은 종래의 데이터 출력 버퍼는 외부 전원전압(VCC)의 레벨이 정상적인 경우에는 문제가 되지 않으나, 외부 전원전압(VCC)이 외부 영향에 의해 정상적인 경우보다 높아지면 출력 신호의 스윙 폭이 너무 커져서 잡음의 원인이 되고, 이 때문에 동작 속도가 현저히 떨어지는 문제가 발생한다.
본 발명은 외부 전원전압이 정상적인 경우에는 정상적인 외부 전원전압 레벨의 데이터 출력 신호를 발생시키고, 외부 전원전압이 정상적인 경우보다 높을 때에는 강압된 내부 전원전압 레벨의 데이터 출력 신호를 발생시키도록 하는데 그 목적이 있다.
이와 같은 목적의 본 발명은 외부 전원전압 레벨 검출기와 제 1 데이터 출력 제어부, 제 1 데이터 출력 버퍼, 제 2 데이터 출력 제어부, 제 2 데이터 출력 버퍼를 포함하여 이루어진다. 외부 전원전압 레벨 검출기는 외부 전원전압의 레벨을 검출하여, 외부 전원전압이 정상 레벨일 때 로우 레벨의 출력 인에이블 신호를 발생시키고, 외부 전원전압이 정상 레벨보다 높을 때 하이 레벨의 출력 인에이블 신호를 발생시킨다. 제 1 데이터 출력 제어부는 외부 전원전압이 공급되고, 출력 인에이블 신호가 로우 레벨일 때 인에이블 되며, 풀 업 신호와 풀 다운 신호를 입력받아 구동 능력을 향상시켜서 제 1 풀 업 신호와 제 1 풀 다운 신호를 출력한다. 제 1 데이터 출력 버퍼는 외부 전원전압이 공급되고, 제 1 풀 업 신호 및 제 1 풀 다운 신호가 모두 로우 레벨일 때 하이 레벨의 데이터 출력 신호를 발생시키며, 제 1 풀 업 신호와 제 1 풀 다운 신호가 모두 하이 레벨일 때 로우 레벨의 데이터 출력 신호를 발생시킨다. 제 2 데이터 출력 제어부에는 강압된 내부 전원전압이 공급되고, 출력 인에이블 신호가 하이 레벨일 때 인에이블 되며, 풀 업 신호와 풀 다운 신호를 입력받아 구동 능력을 향상시켜서 제 2 풀 업 신호와 제 2 풀 다운 신호를 출력한다. 제 2 데이터 출력 버퍼에는 강압된 내부 전원전압이 공급되고, 제 2 풀 업 신호 및 제 2 풀 다운 신호가 모두 로우 레벨일 때 하이 레벨의 데이터 출력 신호를 발생시키며, 제 2 풀 업 신호 및 제 2 풀 다운 신호가 모두 하이 레벨일 때 로우 레벨의 데이터 출력 신호를 발생시킨다.
본 발명에 따른 데이터 출력 버퍼 제어 회로의 바람직한 실시예를 도 2 내지 도 4를 참조하여 설명하면 다음과 같다.
먼저 도 2는 본 발명에 따른 데이터 출력 버퍼 제어 회로의 블록도이다. 도 2에 나타낸 바와 같이, 본 발명에 따른 데이터 출력 버퍼 제어 회로는 외부 전원전압 레벨 검출기(202)와 제 1 데이터 출력 제어부(204), 제 1 데이터 출력 버퍼(206), 제 2 데이터 출력 제어부(208), 제 2 데이터 출력 버퍼(210)를 포함하여 이루어진다.
외부 전원전압 레벨 검출기(202)는 외부 전원전압(VCC)의 레벨을 검출하여, 출력 인에이블 신호(EN)를 발생시킨다. 외부 전원전압(VCC)이 정상 레벨일 때에는 로우 레벨의 출력 인에이블 신호(EN)를 발생시키고, 외부 전원전압(VCC)이 정상 레벨보다 높을 때에는 하이 레벨의 출력 인에이블 신호(EN)를 발생시킨다.
제 1 데이터 출력 제어부(204)에는 외부 전원전압(VCC)이 공급된다. 제 1 데이터 출력 제어부(204)는 출력 인에이블 신호(EN)가 로우 레벨일 때 인에이블 된다. 즉, 외부 전원전압(VCC)이 정상적인 레벨일 때 인에이블 된다. 인에이블된 제 1 데이터 출력 제어부(204)는 풀 업 신호(PU´)와 풀 다운 신호(PD´)를 입력받아 구동 능력을 향상시켜서 제 1 풀 업 신호(PU1)와 제 1 풀 다운 신호(PD1)로서 출력한다.
제 1 데이터 출력 버퍼(206)에는 외부 전원전압(VCC)이 공급된다. 따라서 제 1 데 이터 출력 버퍼(206)에서 출력되는 데이터 출력 신호(DOUT) 역시 외부 전원전압(VCC) 레벨이다. 제 1 데이터 출력 버퍼(206)는 제 1 풀 업 신호(PU1) 및 제 1 풀 다운 신호(PD1)가 모두 로우 레벨일 때 하이 레벨의 데이터 출력 신호(DOUT)를 발생시킨다. 반대로, 제 1 풀 업 신호(PU1)와 제 1 풀 다운 신호(PD1)가 모두 하이 레벨일 때에는 로우 레벨의 데이터 출력 신호(DOUT)를 발생시킨다.
제 2 데이터 출력 제어부(208)에는 강압된 내부 전원전압(VDC)이 공급된다. 이 강압된 내부 전원전압(VDC)은 외부 전원전압(VCC)보다 낮은 레벨의 전압이다. 제 2 데이터 출력 제어부(208)는 출력 인에이블 신호(EN)가 하이 레벨일 때 인에이블 된다. 즉, 외부 전원전압(VCC)이 정상적인 레벨보다 높을 때 인에이블 된다. 인에이블된 제 2 데이터 출력 제어부(208)는 풀 업 신호(PU´)와 풀 다운 신호(PD´)를 입력받아 구동 능력을 향상시켜서 제 2 풀 업 신호(PU2)와 제 2 풀 다운 신호(PD2)로서 출력한다.
제 2 데이터 출력 버퍼(210)에는 강압된 내부 전원전압(VDC)이 공급된다. 따라서 제 2 데이터 출력 버퍼(210)에서 출력되는 데이터 출력 신호(DOUT)는 내부 전원전압(VDC) 레벨이다. 제 2 데이터 출력 버퍼(210)는 제 2 풀 업 신호(PU2) 및 제 2 풀 다운 신호(PD2)가 모두 로우 레벨일 때 하이 레벨의 데이터 출력 신호(DOUT)를 발생시킨다. 반대로 제 2 풀 업 신호(PU2)와 제 2 풀 다운 신호(PD2)가 모두 하이 레벨일 때에는 로우 레벨의 데이터 출력 신호(DOUT)를 발생시킨다.
도 3과 도 4는 본 발명에 따른 데이터 출력 버퍼 제어 회로의 상세 구성을 나타낸 회로도이다. 도 3은 제 1 데이터 출력 제어부(204)와 제 1 데이터 출력 버퍼(206)를 나타낸 도면이다. 도 3에 나타낸 바와 같이, 제 1 데이터 출력 제어부(204)는 제 1 노어 게이트(302)와 제 1 인버터(304)가 직렬 연결되어 풀 업 경로를 형성한다. 제 1 노어 게이트(302)에는 풀 업 신호(PU´)와 출력 인에이블 신호(EN)가 입력되며, 제 1 인버터(304)에서 상기 제 1 풀 업 신호(PU1)가 출력된다. 또 제 1 낸드 게이트(308)와 제 2 인버터(310)가 직렬 연결되어 풀 다운 경로를 형성한다. 제 1 낸드 게이트(308)에는 풀 다운 신호(PD´)와 반전된 출력 인에이블 신호(EN)가 입력되며, 제 2 인버터(310)에서 제 1 풀 다운 신호(PD1)가 출력된다.
제 1 데이터 출력 버퍼(206)는 제 1 풀 업 신호(PU1)에 의해 제어되는 제 1 풀 업 트랜지스터(312)와 제 1 풀 다운 신호(PD1)에 의해 제어되는 제 1 풀 다운 트랜지스터(314)가 외부 전원전압(VCC)과 접지(GND) 사이에 직렬 연결되어 데이터 출력 신호(DOUT)를 발생시키도록 이루어진다.
출력 인에이블 신호(EN)가 로우 레벨이면 제 1 데이터 출력 제어부(204)는 인에이블 된다. 출력 인에이블 신호(EN)가 로우 레벨이면 제 1 노어 게이트(302)의 출력은 풀 업 신호(PU´)와 반대이고 제 1 인버터(304)의 출력은 풀 업 신호(PU´)와 같아진다. 제 1 낸드 게이트(308)가 경우에도 로우 레벨의 출력 인에이블 신호(EN)가 하이 레벨로 반전되어 입력되므로 그 출력은 풀 다운 신호(PD´)와 반대이다. 따라서 제 2 인버터(310)의 출력은 풀 다운 신호(PD´)와 같아진다. 만약 풀 업 신호(PU´)와 풀 다운 신호(PD´)가 모두 로우 레벨이면 제 1 풀 업 트랜지스터(312) 가 턴 온되어 하이 레벨의 데이터 출력 신호(DOUT)가 발생한다. 반대로 풀 업 신호(PU´)와 풀 다운 신호(PD´)가 모두 하이 레벨이면 제 1 풀 다운 트랜지스터(314)가 턴 온되어 로우 레벨의 데이터 출력 신호(DOUT)가 발생한다. 즉, 제 1 데이터 출력 제어부(204)가 인에이블 되는 것은 제 1 데이터 출력 버퍼(206)에서 데이터 센스 앰프에서 출력된 데이터 신호와 동일한 논리 값의 데이터 출력 신호(DOUT)가 출력되는 것을 의미한다.
출력 인에이블 신호(EN)가 하이 레벨이면 제 1 데이터 출력 제어부(204)는 인에이블 되지 않는다. 출력 인에이블 신호(EN)가 하이 레벨이면 제 1 노어 게이트(302)의 출력은 로우 레벨이 되고, 제 1 인버터(304)의 출력은 하이 레벨이 된다. 이 때문에 제 1 풀 업 트랜지스터(312)는 턴 오프 된다. 제 1 낸드 게이트(308)가 경우에도 하이 레벨의 출력 인에이블 신호(EN)가 로우 레벨로 반전되어 입력되므로 그 출력은 하이 레벨이 된다. 따라서 제 2 인버터(310)의 출력은 로우 레벨이 되어 제 1 데이터 출력 버퍼(206)의 제 1 풀 다운 트랜지스터(314)는 턴 오프 된다. 즉, 제 1 데이터 출력 제어부(204)가 인에이블 되지 않으면, 제 1 데이터 출력 버퍼(206)의 제 1 풀 업 트랜지스터(312)와 제 1 풀 다운 트랜지스터(314)가 모두 턴 오프 되므로, 제 1 데이터 출력 버퍼(206)의 데이터 출력 신호(DOUT)가 하이 임피던스(high impedance) 상태가 된다.
도 4는 제 2 데이터 출력 제어부(208)와 제 2 데이터 출력 버퍼(210)를 나타낸 도면이다. 도 4에 나타낸 바와 같이, 제 2 데이터 출력 제어부(208)는 제 2 노어 게 이트(402)와 제 3 인버터(404)가 직렬 연결되어 풀 업 경로를 형성한다. 제 2 노어 게이트(402)에는 풀 업 신호(PU´)와 반전된 출력 인에이블 신호(EN)가 입력되며, 제 3 인버터(404)에서 상기 제 2 풀 업 신호(PU2)가 출력된다. 또 제 2 낸드 게이트(408)와 제 4 인버터(410)가 직렬 연결되어 풀 다운 경로를 형성한다. 제 2 낸드 게이트(408)에는 풀 다운 신호(PD´)와 출력 인에이블 신호(EN)가 입력되며, 제 4 인버터(410)에서 제 2 풀 다운 신호(PD2)가 출력된다.
제 2 데이터 출력 버퍼(210)는 제 2 풀 업 신호(PU2)에 의해 제어되는 제 2 풀 업 트랜지스터(412)와 제 2 풀 다운 신호(PD2)에 의해 제어되는 제 2 풀 다운 트랜지스터(414)가 강압된 내부 전원전압(VDC)과 접지(GND) 사이에 직렬 연결되어 데이터 출력 신호(DOUT)를 발생시키도록 이루어진다.
출력 인에이블 신호(EN)가 하이 레벨이면 제 2 데이터 출력 제어부(208)는 인에이블 된다. 출력 인에이블 신호(EN)가 하이 레벨이면 제 2 노어 게이트(402)의 출력은 풀 업 신호(PU´)와 반대이고 제 3 인버터(404)의 출력은 풀 업 신호(PU´)와 같아진다. 제 2 낸드 게이트(408)가 경우에도 하이 레벨의 출력 인에이블 신호(EN)가 입력되므로 그 출력은 풀 다운 신호(PD´)와 반대이다. 따라서 제 4 인버터(410)의 출력은 풀 다운 신호(PD´)와 같아진다. 만약 풀 업 신호(PU´)와 풀 다운 신호(PD´)가 모두 로우 레벨이면 제 2 풀 업 트랜지스터(412)가 턴 온되어 하이 레벨의 데이터 출력 신호(DOUT)가 발생한다. 반대로 풀 업 신호(PU´)와 풀 다운 신호(PD´)가 모두 하이 레벨이면 풀 다운 소자(414)가 턴 온되어 로우 레벨 의 데이터 출력 신호(DOUT)가 발생한다. 즉, 제 2 데이터 출력 제어부(208)가 인에이블 되는 것은 제 2 데이터 출력 버퍼(210)에서 데이터 센스 앰프에서 출력된 데이터 신호와 동일한 논리 값의 데이터 출력 신호(DOUT)가 출력되는 것을 의미한다.
출력 인에이블 신호(EN)가 로우 레벨이면 제 2 데이터 출력 제어부(208)는 인에이블 되지 않는다. 출력 인에이블 신호(EN)가 로우 레벨이면 제 2 노어 게이트(402)의 출력은 로우 레벨이 되고, 제 3 인버터(404)의 출력은 하이 레벨이 된다. 이 때문에 제 2 풀 업 트랜지스터(412)는 턴 오프 된다. 제 2 낸드 게이트(408)가 경우에도 로우 레벨의 출력 인에이블 신호(EN)가 입력되므로 그 출력은 하이 레벨이 된다. 따라서 제 4 인버터(410)의 출력은 로우 레벨이 되어 제 2 데이터 출력 버퍼(210)의 엔모스 트랜지스터(414)는 턴 오프 된다. 즉, 제 2 데이터 출력 제어부(208)가 인에이블 되지 않으면, 제 2 데이터 출력 버퍼(210)의 제 2 풀 업 트랜지스터(412)와 풀 다운 소자(414)가 모두 턴 오프 되므로, 제 2 데이터 출력 버퍼(210)의 데이터 출력 신호(DOUT)가 하이 임피던스(high impedance) 상태가 된다.
본 발명은 외부 전원전압이 정상적인 경우에는 정상적인 외부 전원전압 레벨의 데이터 출력 신호를 발생시키고, 외부 전원전압이 정상적인 경우보다 높을 때에는 강압된 내부 전원전압 레벨의 데이터 출력 신호를 발생시켜서, 외부 전원전압이 정상적인 경우보다 높아질 때 출력 신호의 스윙 폭이 너무 커짐에 따라 발생하는 잡음 및 동작 속도의 둔화를 방지하는 효과를 제공한다.

Claims (5)

  1. 외부 전원전압의 레벨을 검출하여, 상기 외부 전원전압이 정상 레벨일 때 로우 레벨의 상기 출력 인에이블 신호를 발생시키고, 상기 외부 전원전압이 정상 레벨보다 높을 때 하이 레벨의 상기 출력 인에이블 신호를 발생시키는 외부 전원전압 레벨 검출기와;
    상기 외부 전원전압이 공급되고, 상기 출력 인에이블 신호가 로우 레벨일 때 인에이블 되며, 풀 업 신호와 풀 다운 신호를 입력받아 구동 능력을 향상시켜서 제 1 풀 업 신호와 제 1 풀 다운 신호를 출력하는 제 1 데이터 출력 제어부와;
    상기 외부 전원전압이 공급되고, 상기 제 1 풀 업 신호 및 제 1 풀 다운 신호가 모두 로우 레벨일 때 하이 레벨의 데이터 출력 신호를 발생시키며, 상기 제 1 풀 업 신호와 제 1 풀 다운 신호가 모두 하이 레벨일 때 로우 레벨의 상기 데이터 출력 신호를 발생시키는 제 1 데이터 출력 버퍼와;
    강압된 내부 전원전압이 공급되고, 상기 출력 인에이블 신호가 하이 레벨일 때 인에이블 되며, 상기 풀 업 신호와 상기 풀 다운 신호를 입력받아 구동 능력을 향상시켜서 제 2 풀 업 신호와 제 2 풀 다운 신호를 출력하는 제 2 데이터 출력 제어부와;
    상기 강압된 내부 전원전압이 공급되고, 상기 제 2 풀 업 신호 및 제 2 풀 다운 신호가 모두 로우 레벨일 때 하이 레벨의 상기 데이터 출력 신호를 발생시키며, 상기 제 2 풀 업 신호 및 제 2 풀 다운 신호가 모두 하이 레벨일 때 로우 레벨의 상기 데이터 출력 신호를 발생시키는 제 2 데이터 출력 버퍼를 포함하는 데이터 출력 버퍼 제어 회로.
  2. 청구항 1에 있어서, 상기 제 1 데이터 출력 제어부는,
    제 1 노어 게이트와 제 1 인버터가 직렬 연결되고, 상기 제 1 노어 게이트에 상기 풀 업 신호와 상기 출력 인에이블 신호가 입력되며, 상기 제 1 인버터에서 상기 제 1 풀 업 신호가 출력되고;
    제 1 낸드 게이트와 제 2 인버터가 직렬 연결되고, 상기 제 1 낸드 게이트에 상기 풀 다운 신호와 반전된 상기 출력 인에이블 신호가 입력되며, 상기 제 2 인버터에서 상기 제 1 풀 다운 신호가 출력되도록 이루어지는 데이터 출력 버퍼 제어 회로.
  3. 청구항 1에 있어서, 상기 제 1 데이터 출력 버퍼는,
    상기 제 1 풀 업 신호에 의해 제어되는 제 1 풀 업 트랜지스터와 상기 제 1 풀 다운 신호에 의해 제어되는 제 1 풀 다운 트랜지스터가 상기 외부 전원전압과 접지 사이에 직렬 연결되어 상기 데이터 출력 신호를 발생시키도록 이루어지는 데이터 출력 버퍼 제어 회로.
  4. 청구항 1에 있어서, 상기 제 2 데이터 출력 제어부는,
    제 2 노어 게이트와 제 3 인버터가 직렬 연결되고, 상기 제 2 노어 게이트에 상기 풀 업 신호와 반전된 상기 출력 인에이블 신호가 입력되며, 상기 제 3 인버터에서 상기 제 2 풀 업 신호가 출력되고;
    제 2 낸드 게이트와 제 4 인버터가 직렬 연결되고, 상기 제 2 낸드 게이트에 상기 풀 다운 신호와 상기 출력 인에이블 신호가 입력되며, 상기 제 4 인버터에서 상기 제 2 풀 다운 신호가 출력되도록 이루어지는 데이터 출력 버퍼 제어 회로.
  5. 청구항 1에 있어서, 상기 제 2 데이터 출력 버퍼는,
    상기 제 2 풀 업 신호에 의해 제어되는 제 2 풀 업 트랜지스터와 상기 제 2 풀 다운 신호에 의해 제어되는 제 2 풀 다운 트랜지스터가 상기 강압된 내부 전원전압과 상기 접지 사이에 직렬 연결되어 상기 데이터 출력 신호를 발생시키도록 이루어지는 데이터 출력 버퍼 제어 회로.
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