KR100209747B1

KR100209747B1 - 출력버퍼회로

Info

Publication number: KR100209747B1
Application number: KR1019950023681A
Authority: KR
Inventors: 박종훈; 정태형
Original assignee: 구본준; 엘지반도체주식회사
Priority date: 1995-08-01
Filing date: 1995-08-01
Publication date: 1999-07-15
Also published as: KR970013802A

Abstract

본 발명은 하이 전압과 로우 전압에 따라 발생하는 제어 신호에 의해 구동 능력이 다른 드라이브 버퍼를 선택하여 하이 전압에서는 노이즈 발생을 줄이고 로우 전압에서는 속도를 개선하는 출력 버퍼 회로에 관한 것이다.

본 발명은 칩 인에이블시 구동 전압을 기준 전압과 비교하여 기준 전압보다 높으면 하이 전압으로, 기준 전압보다 낮으면 로우 전압으로 판단하고, 그에 따라 로직 신호를 출력하는 구동 전압 검출부와, 상기 구동전압 검출부의 출력에 따라 선택되어 출력용 풀업 트랜지스터를 구동하는 구동 능력이 다른 제1, 제2 풀업 구동 버퍼와, 상기 구동전압 검출수단의 출력에 따라 선택되어 출력용 풀다운 트랜지스터를 구동하는 구동 능력이 다른 제1, 제2 풀다운 구동 버퍼로 구성되어, 상기 구동 전압 검출부에서 구동 전압을 기준 전압과 비교하여 하이 전압인 경우 스피드 마진이 허용하는한 최소의 구동 능력을 갖는 구동 버퍼를 선택하고, 로우 전압인 경우 구동 능력이 큰 구동 버퍼를 선택하여 풀업, 풀다운을 수행함으로써, 전압 변동에 대한 스피드 변화를 최소할 수 있으며, 하이 전압에서는 전력 소모와 피크 전류를 줄여 노이즈 발생을 억제하고, 로우 전압에서는 스피드 마진을 확보할 수 있도록 하여 스피드를 개선한다.

Description

출력 버퍼 회로

제1도는 종래의 출력 버퍼 회로의 일실시예를 나타낸 회로도.

제2도는 종래의 출력 버퍼 회로의 다른 일실시예를 나타낸 회로도.

제3도는 본 발명에 따른 출력 버퍼 회로를 나타낸 블록도.

제4도는 상기 제3도의 구동 전압 검출부의 상세 회로도.

제5도는 상기 제3도의 출력구동버퍼회로의 상세 회로도.

제6도는 본 발명에 따른 출력 버퍼 회로의 다른 일실시예를 나타낸 회로도.

제7도는 본 발명에 따른 출력 버퍼 회로의 또다른 일실시예를 나타낸 회로도.

* 도면의 주요부분에 대한 부호의 설명

10 : 구동전압 검출부 30 : 출력구동버퍼회로

40 : 제1 풀업 구동 버퍼부 50 : 제2 풀업 구동 버퍼부

60 : 제1 풀다운 구동 버퍼부 70 : 제2 풀다운 구동 버퍼부

P41,P42,P51,P52,P61,P62,P71,P72 : P모스 트랜지스터

N41,N42,N51,N61,N62,N71,N72 : N모스 트랜지스터

NOR1 : 노아게이트 NAND1 : 낸드 게이트

X1~X5,31,33 : 인버터 T1~T4 : 전송 게이트

NP1 : 풀업 트랜지스터 MN1 : 풀다운 트랜지스터

본 발명은 메모리 회로의 각종 출력 버퍼에 관한 것으로서, 더욱 상세하게는 하이전압(High Voltage)과 로우 전압(Low Voltage)에 따라 발생하는 제어 신호에 의해 구동 능력이 다른 구동 버퍼(Drive Buffer)를 선택하도록 함으로써, 하이 전압에서는 노이즈 발생을 줄이고 로우 전압에서는 속도를 개선하는 출력 버퍼 회로에 관한 것이다.

통상, 데이터 출력 버퍼는 메모리 셀로부터 독출된 데이터를 입력받아 이를 칩(Chip) 외부로 출력하기 위한 회로이다. 반도체 메모리 장치의 고집적화에 따른 동작 속도의 고속화는 커다란 노이즈를 수반하게 되는데, 이러한 노이즈의 가장 주된 이유는 데이터 출력 버퍼의 출력단에 구비되는 트랜지스터가 커다란 크기를 가지는 상태에서 천이(Transition) 동작을 수행할 때 커다란 피크 전류를 발생시키기 때문이며, 이로부터 칩내의 각 전원선에 영향을 미쳐 커다란 노이즈를 유발시킴으로써 오동작을 일으키는등 반도체 메모리 장치의 성능을 저하시킨다. 또한, 데이터 출력 버퍼의 출력단에서 임펄스(Impulse)성의 피크전류가 발생하는 이유는 출력단을 구성하는 트랜지스터의 크기가 다른 회로에 비해 상당히 큰데다가 전원전압 레벨인 '하이'에서 접지전압 레벨인 '로우'로, 또는 '로우'에서 '하이'레벨로 풀 스윙 동작을 하기 때문이다.

따라서, 동작 주파수에 따라 풀업과 풀다운의 구동 능력을 바꾸어 노이즈의 발생을 피하기 위한 종래의 기술로는 제1도에 도시한 출력 버퍼 회로도로서, 미국특허출원(USP 5,319,258에 개시되어 있다.

즉, 제1도를 보면, 제1구동부(Driver Unit)(12)와 제2 구동부(14)가 병렬로 결합되며, 제1구동부(12)는 공급 전압(Vcc)과 전지 전압(Vss) 사이에 풀업 NMOS 트랜지스터(MN1)와 풀다운 NMOS 트랜지스터(MN2)가 연결되고, 전압(MN1)의 소오스와 후자(MN2)의 드레인이 공통 접속되는 노드에 출력 단자(DOUT)가 연결된다.

상기 제2 구동부(14)도 상기 제1구동부(12)와 마찬가지로 공급 전압(Vcc)과 접지 전압(Vss) 사이에 풀업 NMOS 트랜지스터(MNS1)와 풀다운 NMOS 트랜지스터(MNS2)가 연결되고, 전자(MNS1)의 소오스와 후자(MNS2)의 드레인이 공통 접속되는 노드에 상기 출력 단자(Dout)가 공통으로 연결된다.

그리고, 동작 주파수에 따라 하이 또는 로우 신호를 출력하는 선택 신호(SEL)에 의해 상기 제2 구동부(14)를 인에이블(Enable) 또는 디제이블(Disable)시키는 앤드 게이트(16,18)의 또다른 입력단에는 데이터가 입력되는 입력단(Input)이 연결된다.

또한, 상기 입력단(Input)에는 두 개의 인버터가 직렬 연결된 제1 버퍼(20)가 연결되고, 상기 제1 버퍼(20)의 출력단에는 상기 제1구동부(12)의 풀업 NMOS 트랜지스터(MN1)의 게이트단이 연결된다.

동시에, 상기 입력단(Input)에는 인버터(I1)를 통해 두 개의 인버터가 직렬 연결된 제2 버퍼(22)가 연결되고, 상기 제2 버퍼(22)의 출력단에는 상기 제1구동부(12)의 풀다운 NMOS 트랜지스터(MN2)의 게이트단이 연결된다.

여기서, 상기 제1, 제2 버퍼(20,22)는 각 신호 패스와 관련하여 차이나는 지연 타임을 피하기 위한 지연소자이다.

이와 같이 구성된 제1도에서 하이주파수인 경우 빠른 풀업, 풀다운이 요구되므로 선택신호(SEL)를 하이로하여 입력신호(Input)가 하이인 경우 앤드(16)를 통해 하이신호를 출력하고 입력신호가 로우인 경우 인버터(I1)를 통해 하이가 된 신호가 앤드(18)를 통해 하이신호를 출력한다.

즉, 로우 주파수인 경우 선택 신호(SEL)가 로우가 되고, 앤드 게이트(16,18)의 출력은 입력 신호(Input)에 상관없이 로우가 되어 제2 구동부(14)를 디제이블시킨다. 따라서, 제1구동부(12)만이 입력 신호(Input)에 따라 구동된다.

이때, 입력 신호(Input)가 하이이면 제1 버퍼(20)의 출력은 하이가 되고, 제2 버퍼(22)에는 인버터(I1)에 의해 한 번 반전된 신호가 입력되므로 제2 버퍼(22)의 출력은 로우가 된다.

그러므로, 제1구동부(12)의 풀업 NMOS 트랜지스터(MN1)는 턴온되고, 풀다운 NMOS 트랜지스터(MN2)는 턴오프되어 출력 신호(Dout)은 전원전압(Vcc)이 된다.

한편, 입력 신호(Input)가 로우이면 상기와 반대로 제1구동부(12)의 풀업 NMOS 트랜지스터(MN1)는 턴오프되고 풀다운 NMOS 트랜지스터(MN2)는 턴온되어 출력 신호(Dout)는 접지전압(Vss)이 된다.

이와같이 로우 주파수인 경우 제1구동부(10)의 풀업, 풀다운 NMOS 트랜지스터(MN1, MN2)만 동작하도록 하여 속도는 느려지나 부수적인 노이즈 발생을 줄일 수 있게 한다.

한편, 하이 주파수인 경우 선택 신호(SEL)는 하이가 되므로, 앤드 게이트(916,18)의 출력은 입력 신호(Input)에 따라 하이 또는 로우가 되고, 제1, 제2 버퍼(20,22)의 출력도 입력 신호(Input)에 따라 하이 또는 로우가 된다.

따라서, 제1구동부(12)와 제2 구동부(14)가 입력 신호(Input)에 따라 동시에 구동된다.

즉, 입력 신호(Input)가 하이이면 제1 버퍼(20)를 통해 제1구동부(12)의 풀업 NMOS 트랜지스터(MN1)가 턴온되고, 동시에 앤드 게이트(16)를 통해 제2 구동부(14)의 풀업 NMOS 트랜지스터(MNS1)가 턴온된다.

또한, 입력 신호가 로우이면 제2 버퍼(22)를 통해 제1구동부(12)의 풀다운 NMOS 트랜지스터(MN2)가 턴온되고, 동시에 앤드 게이트(18)를 통해 제2 구동부(14)의 풀다운 NMOS 트랜지스터(MNS2)가 턴온된다.

이때, 제1구동부(12)와 제2 구동부(14)는 병렬 구성이므로 동작 주파수에 맞추어 즉, 하이 주파수에서 빠른 풀업, 풀다운이 이루어진다.

한편, 제2도는 종래의 출력 버퍼 회로의 다른 일실시예를 나타낸 회로도이다. 제2도를 보면, 공급 전압(Vcc)과 접지 전압(Vss)사이에 풀업 트랜지스터(MP1)와 풀다운 트랜지스터(MN1)가 연결되고, 전자(MP1)의 소오스와 후자(MN1)의 드레인이 공통 접속되는 노드에 출력 단자(DOUT)가 연결된다.

그리고, 상기 풀업 트랜지스터(MP1)의 게이트에는 입력 신호(Read Data ; RD)와 반전된 출력 인에이블 신호에 의해 구동되는 노아 게이트(NOR1)와 인버터(X2)가 직렬로 연결되고, 풀다운 트랜지스터(MN1)의 게이트에는 입력 신호(RD)와 출력 인에이블 신호(OE)에 의해 구동되는 낸드 게이트(NAND1)와 인버터(X3)가 직렬로 연결된다.

이때, 출력 인에이블 신호(OE)는 인버터(X1)를 통해 노아 게이트(NOR1)로 입력되고, 직접 낸드 게이트(NAND1)로 입력된다.

이와같이 구성된 제2도에서 출력 인에이블 신호(OE)가 로우이면 입력 신호(RD)에 상관없이 노아 게이트(NOR1)의 출력은 로우가 되고, 낸드 게이트(NAND1)의 출력은 하이가 된다.

이때, 노아 게이트(NOR1)에서 출력되는 로우 신호는 인버터(X2)에 의해 하이로 반전되어 풀업 트랜지스터(MP1)를 턴오프시키고, 낸드 게이트(NAND1)에서 출력되는 하이 신호는 인버터(X3)에 의해 로우로 반전되어 풀다운 트랜지스터(MN1)를 턴오프시키므로, 출력(Dout)은 하이 임피던스(High Impedance) 상태가 된다.

한편, 출력 인에이블 신호(OE)가 하이이고, 입력 신호(RD)가 하이이면 노아 게이트(NOR1)와 낸드 게이트(NAND1)의 출력은 모두 로우가 되므로, 인버터(X2,X3)에 의해 각각 반전되면 풀업 트랜지스터(MP1)는 턴오프되고 풀다운 트랜지스터(MN1)는 턴온되어 출력(Dout)은 로우(Vss)가 된다.

또한, 출력 인에이블 신호(OE)가 하이이고, 입력 신호(RD)가 로우이면 노아 게이트(NOR1)와 낸드 게이트(NAND1)의 출력은 모두 하이가 되므로, 인버터(X2,X3)에 의해 각각 반전되면 풀업 트랜지스터(MP1)는 턴온되고, 풀다운 트랜지스터(MN1)느 턴오프되어, 출력(Dout)은 하이(Vcc)가 된다.

그러나, 상기 제1도 및 제2도는 구동 전압이 높을수록 풀업, 풀다운 동작은 빨라지나 커다란 피크 전류가 발생하고 노이즈가 발생하기 쉬우며, 구동 전압이 낮을수록 풀업, 풀다운 동작이 느려지는 문제점이 있었다.

또한, 전압이 낮을때의 속도 마진 확보를 위해 구동 트랜지스터의 사이즈를 크게 가져가면 높은 전압에서는 많은 전류가 흐르거나 노이즈가 발생하기 쉬운 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 하이 전압과 로우 전압에 따라 발생하는 제어 신호에 의해 구동 능력이 다른 드라이브 버퍼를 선택하도록 함으로써, 즉, 하이 전압인 경우 구동 능력이 작은 드라이버를 선택하여 피크 전류를 줄이고 노이즈가 발생하지 않도록 하며, 로우 전압인 경우 구동 능력이 큰 드라이버를 선택하여 속도 마진을 확보할 수 있도록 하는 출력 버퍼 회로를 제공함에 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 출력 버퍼 회로의 특징은, 공급 전압과 접지 전압 사이에 출력용 풀업 트랜지스터와 풀다운 트랜지스터가 직렬로 연결되고, 상기 풀업 트랜지스터의 소오스와 풀다운 트랜지스터의 드레인이 공통 접속되는 노드에 출력 단자가 연결되는 출력 버퍼 회로에 있어서, 칩 인에이블시 구동 전압을 기준 전압과 비교하여 기준 전압보다 높으면 하이 전압으로, 기준 전압보다 작으면 로우 전압으로 판단하고, 그에 따른 로직 신호를 출력하는 구동 전압 검출 수단과, 상기 구동전압 검출수단의 출력에 따라 선택되어 상기 풀업 트랜지스터를 구동하는 제1, 제2 풀업 구동 버퍼부와, 상기 구동전압 검출수단의 출력에 따라 선택되어 상기 풀다운 트랜지스터를 구동하는 제1, 제2 풀다운 구동 버퍼부로 구성되는 점에 있다.

이하, 본 발명에 따른 출력 버퍼 회로의 바람직한 일실시예에 대하여 첨부도면을 참조하여 상세히 설명한다.

제3도는 본 발명에 따른 출력 버퍼 회로의 블록도이다.

제3도를 보면, 구동전압을 기준전압과 비교하여 기준 전압보다 낮으면 하이 신호, 기준전압보다 높으면 로우 신호를 출력하는 구동전압 검출부(10)와, 상기 구동 전압 검출부(10)의 출력에 따라 구동 능력이 다른 구동 버퍼가 선택되고 입력 신호(RD)에 따라 선택된 구동 버퍼를 통해 하이 또는 로우 신호를 출력하는 출력 버퍼 회로(30)와, 상기 출력구동 버퍼 회로(30)의 출력에 따라 구동되는 풀업 트랜지스터(MP1)와 풀다운 트랜지스터(MN1)로 구성된다.

이때, 상기 출력 버퍼 회로(30)는 구동 능력이 큰 트랜지스터들로 구성된 제1 풀업, 풀다운 구동 버퍼부(40,60)와, 구동 능력이 작은 트랜지스터들로 구성된 제2 풀업, 풀다운 구동 버퍼부(50,70)로 이루어진다.

또한, 상기 풀업 트랜지스터(MP1)는 P채널 트랜지스터이고, 풀다운 트랜지스터(MN1)는 N채널 트랜지스터이다.

그리고, 상기 풀업 트랜지스터(MP1)와 풀다운 트랜지스터(MN1)는 구동전압(Vcc)과 접지 전압(Vss) 사이에 직렬로 연결되고, 상기 풀업 트랜지스터(MP1)의 게이트에는 상기 제1, 제2 풀업 구동 버퍼부(40,50)가, 풀업 트랜지스터(MN1)의 게이트에는 상기 제1, 제2 풀업 구동 버퍼부(60,70)가 공통 연결되며, 상기 풀업 트랜지스터(MP1)의 소오스와 풀다운 트랜지스터(MN1)의 드레인이 공통 접속되는노드에 출력단자(Dout)가 연결된다.

한편, 제4도는 상기 구동전압 검출부(10)의 상세 회로도로서, 칩 인에이블 신호(Chip Enable Signal ; CES)를 반전시키는 인버터(X1)와, 상기 인버터(X1)에 의해 반전된 칩 인에이블 신호(CES*)에 따라 턴온/턴오프되는 PMOS 트랜지스터(MPS1)와 NMOS 트랜지스터(MNS4)로 구성된다.

이때, 상기 PMOS 트랜지스터(MPS1)의 드레인에는 구동 전압(Vcc)이 접속되고, 상기 NMOS 트랜지스터(MNS4)의 소오스에는 접지 전압(Vss)이 접속되며, 상기 PMOS 트랜지스터(MPS1)의 소오스와 NMOS 트랜지스터(MNS4)의 드레인 사이에는 기준전압을 설정하는 제1 내지 제3 다이오드(MNS1~MNS3)가 직렬접속된다.

그리고, 상기 제3 다이오드(MNS3)의 일측과 NMOS 트랜지스터(MNS4)의 드레인이 공통 접속되는 노드에 인버터(X2,X3)로 이루어진 래치(13)가 연결되고, 상기 래치(13)의 출력단에는 두 개의 인버터(X4,X5)가 직렬 연결되어 된 버퍼(15)가 연결된다.

한편, 제5도는 상기 출력구동 버퍼 회로(30)의 상세 회로도로서, 제1 풀업 구동 버퍼부(40)는 구동 전압(Vcc)과 접지 전압(Vss)사이에 직렬로 접속되는 트랜지스터(P41,P42,N41,N42)로 구성되고, 제2 풀업 구동 버퍼부(50)는 구동 전압(Vcc)과 접지 전압(Vss) 사이에 직렬로 접속되는 트랜지스터(P51,P52,N51,N52)로 구성된다.

또한, 제1 풀다운 구동 버퍼부(60) 및 제2 풀다운 구동 버퍼부(70)도 마찬가지로 구동 전압(Vcc)가 접지 전압(Vss) 사이에 직렬로 접속되는 트랜지스터(P61,P62,N61,N62) 및 트랜지스터(P71,P72,N71,N72)로 구성된다.

여기서, 참조번호 P41,P42,P51,P52,P61,P62,P71,P72가 부여된 트랜지스터는 PMOS 트랜지스터이고, N41,N42,N51,N52,N61,N62,N71,N72가 부여된 트랜지스터는 NMOS 트랜지스터이다.

그리고, 상기 제1 풀업 구동 버퍼부(40)의 트랜지스터(P42)의 소오스와 트랜지스터(N41)의 드레인이 공통 접속되는 노드와 제2 풀업 구동 버퍼부(50)의 트랜지스터(P52)의 소오스와 트랜지스터(N51)의 드레인이 공통 접속되는 노드에 풀업 트랜지스터(MP1)의 게이트가 공통으로 접속되고, 상기 제1 풀다운 구동 버퍼부(60)의 트랜지스터(P62)의 소오스와 트랜지스터(N61)의 드레인이 공통 접속되는 노드와 제2 풀다운 구동 버퍼부(70)의 트랜지스터(P72)의 소오스와 트랜지스터(N71)의 드레인이 공통 접속되는 노드에 풀다운 트랜지스터(MN1)의 게이트가 공통으로 접속된다.

또한, 입력 신호단(RD)은 인버터(31)를 통해 트랜지스터(P42,P41,P52,P51,P62,N61,P72,P71)의 게이트에 공통으로 접속되고, 구동전압 검출부(10)의 출력단(HVCCDET)은 직접 트랜지스터(N42,P51,P62,P71)의 게이트에 공통으로 접속되며, 인버터(33)를 통하여 트랜지스터(P41,N52,P61,N72)의 게이트에 공통으로 접속된다.

이와 같이 구성된 본 발명은 칩(Chip)이 선택되지 않는 경우 구동 전압 검출부(10)로 입력되는 칩 인에이블 신호(CES)는 로우가 되고 인버터(X1)에 의해 하이로 반전되어 PMOS 트랜지스터(MPS1)는 턴오프시키고 NMOS 트랜지스터(MNS4)는 턴온시킨다.

따라서, NMOS 트랜지스터(MNS4)의 턴온에 의해 래치(13)에는 로우 신호(Vss)가 입력되고, 래치(13)의 인버터(X3)에 의해 하이로 반전된 후 버퍼(15)를 통해 최종적으로 하이 신호를 출력한다.

이때, 칩이 선택되지 않는 동안은 래치(13)에 의해 최종 출력(HVCCDET)는 하이 상태를 계속 유지한다.

한편, 칩이 선택되어 칩 인에이블 신호(CES)가 하이가 되면 인버터(X1)에 의해 로우로 반전되어 PMOS 트랜지스터(MPS1)를 턴온시키고, NMOS 트랜지스터(MNS4)를 턴오프시킨다.

이때, 구동 전압(Vcc)이 기준 전압보다 낮으면 상기 PMOS 트랜지스터(MPS1)가 턴온되어도 제1 내지 제3 다이오드(MNS1~MNS3)는 오프된다.

여기서, 기준 전압이라는 것은 통상 칩을 구동하는 구동 전압이 5V이므로 4.5~5.5V 사이이며, 이러한 기준 전압은 상기 다이오드를 이용하여 설정할 수 있다.

따라서, 상기 구동 전압(Vcc)이 기준 전압보다 낮으면 상기 다이오드(MNS1~MNS3)는 오프되므로, 래치(13)에는 로우 신호가 인가된다.

이때, 래치(13)에 로우 신호가 인가되면 상기 래치(13)의 인버터(X3)에 의해 하이로 반전된 후 버퍼(15)를 통해 출력구동 버퍼 회로(30)로 하이 신호를 출력한다.

그리고, 구동 전압(Vcc)이 계속 기준 전압보다 낮을 경우 래치(13)에서 출력되는 하이 신호는 인버터(X2)에 의해 로우로 반전되어 래치(13)의 입력단으로 피드백되므로 래치(13)의 출력은 계속 하이 상태를 유지한다.

한편, 구동 전압(Vcc)이 기준전압보다 높을 경우 턴온된 PMOS 트랜지스터(MPS1)를 통해 바이패스되는 구동 전압(Vcc)에 의해 제1 내지 제3 다이오드(MNS1~MNS3)가 온된다.

상기 제1 내지 제3 다이오드(MNS1~MNS3)가 온되면 래치(13)에는 하이 신호가 인가된다. 상기 하이 신호는 래치(13)의 인버터(X3)에 의해 로우로 반전되어 버퍼(15)로 출력된다.

이때, 구동 전압(Vcc)이 기준 전압보다 계속 높을 경우 래치(13)에서 출력되는 로우 신호가 인버터(X2)에 의해 하이로 반전되어 래치(13)의 입력단으로 피드백되므로 래치(13)의 출력은 계속 로우 상태를 유지한다.

이와같이 칩 인에이블시 구동 전압(Vcc)이 기준 전압보다 높은 경우 즉, 하이 전압인 경우 구동 전압 검출부(10)는 래치(13)의 인버터(X2,X3)에 의해 래치가 되어 로우 신호를 버퍼(15)를 통해 출력 버퍼 회로(30)로 출력하고, 기준 전압보다 낮은 경우 즉, 로우 전압인 경우 하이 신호를 출력한다.

이때, 상기 구동 전압 검출부(10)에서 하이 신호가 출력되면 구동 능력이 큰 트랜지스터들로 구성된 제1 풀업, 풀다운 구동 버퍼부(40,60)가 선택되고 제2 풀업, 풀다운 구동 버퍼부(50,70)는 디제이블되며, 로우 신호가 출력되면 구동 능력이 작은 트렌지스터들로 구성된 제2 풀업, 풀다운 구동 버퍼부(50,70)가 선택되고, 제1 풀업, 풀다운 구동 버퍼부(40,60)는 디제이블된다.

따라서, 상기 구동 전압 검출부(10)의 출력이 하이이고 즉, 구동 전압이 로우 전압이고 입력 신호(RD)가 하이이면 입력 신호(RD)는 인버터(31)에 의해 로우로 반전되므로 제1 풀업, 풀다운 구동 버퍼부(40,60)의 트랜지스터(P42,P62)는 턴온되고, 트랜지스터(M41,M61)는 턴오프된다.

그리고, 상기 트랜지스터(P42,P62)가 턴온되면 하이 신호(Vcc)가 PU 출력단과 PD 출력단을 통해 풀업 트랜지스터(MP1)와 풀다운 트랜지스터(MN1)로 입력된다. 이때, 상기 하이 신호에 의해 풀다운 트랜지스터(MN1)가 턴온되므로 출력(Dout)은 로우(Vss)가 된다.

그리고, 상기 구동 전압 검출부(10)의 출력이 하이이고 입력 신호(RD)가 로우이면 입력 신호(RD)는 인버터(31)에 의해 하이로 반전되므로 제1 풀업, 풀다운 구동 버퍼부(40,60)의 트랜지스터(N41,N61)는 턴온되고, 트랜지스터(P42,P62)는 턴오프된다.

상기 트랜지스터(N41,N61)가 턴온되면 로우 신호가 PU 출력단과 PD 출력단을 통해 풀업 트랜지스터(NP1)와 풀다운 트랜지스터(MN1)로 입력되므로 풀업 트랜지스터(MP1)를 턴온시켜 출력(Dout)은 하이(Vcc)가 된다.

이와같이 제1 풀업, 풀다운 구동 버퍼부(40,60)는 제2 풀업, 풀다운 구동 버퍼부(50,70)보다 구동 능력이 큰 트랜지스터를 이용하므로 로우 전압에서 스피드 업을 할수 있게 된다.

한편, 상기 구동 전압 검출부(10)의 출력이 로우이고 즉, 구동 전압이 하이 전압이고 입력 신호(RD)가 하이이면 입력 신호(RD)는 인버터(31)에 의해 로우로 반전되므로 제2 풀업, 풀다운 구동 버퍼부(40,60)의 트랜지스터(P52,P72)는 턴온되고, 트랜지스터(N51,N71)는 턴오프된다.

그리고, 상기 트랜지스터(P52,P72)가 턴온되면 하이 신호가 PU 출력단과 PD 출력단을 통해 풀업 트랜지스터(MP1)와 풀다운 트랜지스터(MN1)로 입력되므로 풀다운 트랜지스터(MN1)를 턴온시켜 출력(Dout)은 로우(Vss)가 된다.

그리고, 상기 구동 전압 검출부(10)의 출력이 로우이고 입력 신호(RD)가 로우이면 입력 신호(RD)는 인버터(31)에 의해 하이로 반전되므로 제2 풀업, 풀다운 구동 버퍼부(40,60)의 트랜지스터(N51,N71)는 턴온되고, 트랜지스터(P52,P72)는 턴오프된다.

상기 트랜지스터(N51,N71)가 턴온되면 로우 신호가 PU 출력단과 PD 출력단을 통해 풀업 트랜지스터(MP1)와 풀다운 트랜지스터(MN1)로 입력되므로 풀업 트랜지스터(MP1)를 턴온시켜 출력(Dout)은 하이(Vcc)가 된다.

이와같이 제2 풀업, 풀다운 구동 버퍼부(50,70)는 제1 풀업, 풀다운 구동 버퍼부(40,60)보다 구동 능력은 작으나 하이 전압에서는 풀업 및 풀다운이 빠르게 이루어지므로 스피드 마진을 확보할 수 있고, 부가적인 노이즈 발생을 방지할 수 있다.

한편, 제6도는 본 발명에 따른 출력 버퍼 회로의 다른 일실시예를 나타낸 회로도로서, 구동전압 검출부(10)와 출력구동 버퍼 회로(30)의 구성은 상기 제3도 내지 제5도와 동일하며, 단지, 출력 인에이블 신호(OE)가 추가된다.

즉, 출력 인에이블 신호(OE)를 반전시키는 인버터(X1)와, 상기 인버터(X1)에 의해 반전된 출력 인에이블 신호와 입력 신호(RD)를 논리 조합하는 노아 게이트(NOR1)와, 상기 출력 인에이블 신호(OE)와 입력 신호(RD)를 논리 조합하는 낸드 게이트(NAND1)가 추가되며, 상기 노아 게이트(NOR1)의 출력단은 상기 제1, 제2 풀업 구동 버퍼부(40,50)에 공통 연결되고, 낸드 게이트(NAND1)의 출력단은 상기 제1, 제2 풀다운 구동 버퍼부(60,70)에 공통 연결된다.

따라서, 출력 인에이블 신호(OE)가 하이인 경우에는 노아 게이트(NOR1)와 낸드 게이트(NAND1)의 출력이 입력 신호(RD)에 의해 달라지므로 상기된 제3도 내지 제5도와 같이 정상동작한다.

그러나, 출력 인에이블 신호(OE)가 로우인 경우에는 입력 신호(RD)와 상관없이 노아 게이트(NOR1)의 출력은 로우가 되고 낸드 게이트(NAND1)의 출력은 하이가 된다.

이때, 상기 노아 게이트(NOR1)에서 출력되는 로우 신호는 출력 버퍼 회로(30)에 의해 하이로 반전되어 풀업 트랜지스터(MP1)를 턴오프시키고, 동시에 낸드 게이트(NAND1)에서 출력되는 하이 신호는 상기 출력 버퍼 회로(30)에 의해 로우로 반전되어 풀다운 트랜지스터(MN1)를 턴오프시키므로, 출력(Dout)은 하이 임피던스 상태가 된다.

이와같이 상기된 제6도는 출력 인에이블 신호(OE)가 로우이면 구동전압 검출부(10)의 출력과 입력 신호(RD)에 상관없이 출력을 하이 임피던스 상태로 만들고, OE 신호가 하이이면 구동 전압 검출부(10)와 입력 신호(RD)에 따라 출력 버퍼를 정상 동작시키는 두가지 상태를 제어한다.

한편, 제7도는 본 발명에 따른 출력 버퍼 회로의 또다른 일실시예를 나타낸 회로도로서, 출력 인에이블 신호(OE)를 반전시키는 인버터(X1)와, 상기 인버터(X1)에 의해 반전된 출력 인에이블 신호와 입력 신호(RD)를 논리 조합하는 노아 게이트(NOR1)와 상기 반전되지 않은 OE 신호와 입력 신호(RD)를 논리 조합하는 낸드 게이트(NAND1)와, 상기 노아 게이트(NOR1)의 출력을 각각 반전시키는 인버터(X2,X3)와, 상기 낸드 게이트(NAND1)의 출력을 각각 반전시키는 인버터(X4,X5)와, 상기 인버터(X2~X5)의 출력단에 각각 연결되고 구동전압 검출부(10)의 출력 신호(HVCCDET)에 의해 구동이 선택되는 전송 게이트(Transmission Gate)(T1~T4)로 구성된다.

이때, 인버터(X2,X4)는 구동 능력이 큰 인버터로, 인버터(X3,X5)는 구동 능력이 작은 인버터로 이루어진다.

이와같이 구성된 제7도에서 구동전압 검출부(10)의 출력(HVCCDET)이 하이이면 제1, 제3 전송 게이트(T1,T3)가 전기적으로 도통상태가 되고, 로우이면 제2, 제4 전송 게이트(T2,T4)가 도통상태가 된다.

이때, OE 신호가 로우인 경우에는 제6도와 마찬가지로 입력 신호(RD)와 상관없이 노아 게이트(NOR1)의 출력은 로우가 되고, 낸드 게이트(NAND1)의 출력은 하이가 되므로, 인버터(X2,X3)에 의해 반전된 하이 신호가 전송 게이트(T1,T2)를 통해 풀업 트랜지스터(MP1)를 턴오프시키고, 동시에 인버터(X4,X5)에 의해 반전된 로우 신호가 전송 게이트(T3,T4)를 통해 풀다운 트랜지스터(MN1)를 턴오프시켜 최종 출력(Dout)을 하이 임피던스 상태로 만든다.

한편, OE 신호와 구동전압 검출부(10)의 출력 신호(HVCCDET)가 하이이면서 입력 신호(RD)가 하이이면 노아 게이트(NOR1)와 낸드 게이트(NAND1)의 출력은 모두 로우가 되고, 각각의 인버터(X2~X5)에 의해 하이로 반전되어, 제1 내지 제4 전송 게이트(T1~T4)로 입력된다.

이때, HVCCDET 신호에 의해 제1, 제3 전송 게이트(T1,T3)만 도통상태이므로 구동 능력이 큰 인버터(X2,X4)에 의해 반전된 하이 신호가 제1, 제3 전송 게이트(T1,T3)를 통해 풀업 트랜지스터(MP1)와 풀다운 트랜지스터(MN1)로 입력된다.

따라서, 상기 하이 신호에 의해 풀다운 트랜지스터(MN1)가 턴온되어 출력(Dout)은 로우(Vss)가 된다.

또한, OE 신호가 하이이고 구동전압 검출부(10)의 출력 신호(HVCCDET)는 로우이면서 입력 신호(RD)가 하이이면 노아 게이트(NOR1)와 낸드 게이트(NAND1)의 출력은 모두 로우가 되고, 각각의 인버터(X2~X5)에 의해 하이로 반전되어, 제1 내지 제4 전송 게이트(T1~T4)로 입력된다.

이때, HVCCDET 신호에 의해 제2,제4 전송 게이트(T2,T4)만 도통상태이므로 구동 능력이 작은 인버터(X3,X5)에 의해 반전된 하이 신호가 제2, 제4 전송 게이트(T2,T4)를 통해 풀업 트랜지스터(MP1)와 풀다운 트랜지스터(MN1)로 입력되어 풀다운 트랜지스터(MN1)를 턴온시킴에 의해 출력(Dout)은 로우(Vss)가 된다.

한편, OE 신호와 구동전압 검출부(10)의 출력 신호(HVCCDET)는 하이이면서 입력 신호(RD)가 로우이면, 노아 게이트(NOR1)와 낸드 게이트(NAND1)의 출력은 로우가 되고, 인버터(X2~X4)에 의해 하이로 반전된 후 제1, 제3 전송 게이트(T1,T3)를 통해 풀업 트랜지스터(MP1)를 턴온시킨다. 따라서, 출력(Dout)은 하이(Vcc)가 된다.

또한, OE 신호가 하이이고, 구동전압 검출부(10)의 출력과 입력 신호(RD)가 로우이면, 노아 게이트(NOR1)와 낸드 게이트(NAND1)의 출력은 로우가 되고, 인버터(X2~X4)에 의해 반전된 후 제2, 제4 전송 게이트(T2,T4)를 통해 풀업 트랜지스터(MP2)를 턴온시킨다. 마찬가지로, 출력(Dout)은 하이(Vcc)가 된다.

이와같이 상기 제7도는 구동 능력이 큰 인버터(X2,X4)와 구동 능력이 작은 인버터(X3,X5)를 항상 동작시키되, 구동전압 검출부(10)의 출력 신호(HVCCDET)에 의해 전송 게이트(T1~T4)를 선택적으로 도통시킴으로써, 하이 전압에서 스피드 마진 확보와 부가적인 노이즈 발생을 억제하고, 로우 전압에서 스피드를 개선할 수 있다.

한편, 본 발명은 출력구동 버퍼(Output Drive Buffer), 워드라인 드라이버(Wordline Driver), 각종 내부 제어 신호 출력단등의 구동 버퍼(Drive Buffer)에 적용할 수 있다.

이상에서와 같이 본 발명에 따른 출력 버퍼 회로에 의하면, 구동 전압을 기준 전압과 비교하여 기준 전압보다 높은 하이 전압인 경우 스피드 마진이 허용하는 한 최소의 구동 능력을 갖는 드라이버를 선택하고, 기준 전압보다 낮은 로우 전압인 경우 구동 능력이 큰 드라이버를 선택하여 풀업, 풀다운을 수행함으로써, 전압 변동에 대한 스피드 변화를 최소할 수 있으며, 하이 전압에서는 전력 소모와 피크 전류를 줄여 노이즈 발생을 억제하고, 로우 전압에서는 스피드 마진을 확보할 수 있도록 하여 스피드를 개선하는 효과가 있다.

Claims

풀업 트랜지스터와, 상기 풀업 트랜지스터에 연결된 풀다운 트랜지스터와, 구동전압을 기준전압과 비교하여 상응하는 신호를 발생하는 구동전압 검출부와, 상기 구동전압 검출부의 신호에 따라 활성화되고 어느 주어진 시간에 그 중 하나만으로 상기 풀업 트랜지스터를 구동시키는 제1 및 제2 풀업 구동 버퍼부와, 상기 구동전압 검출부의 신호에 따라 활성화되고 어느 주어진 시간에 그 중 하나만으로 상기 풀다운 트랜지스터를 구동시키는 제1 및 제2 풀다운구동 버퍼부를 구비하고, 상기 제1 풀업 구동 버퍼부는 구동전압과 접지전압 차이로 직렬로 접속되는 P채널 트랜지스터와 N채널 트랜지스터를 포함하고, 상기 P채널 트랜지스터 및 N채널 트랜지스터는 상기 구동전압 검출부에 의해 발생된 신호와 입력신호에 따라 턴온/턴오프되어 상기 풀업 트랜지스터를 구동 하도록 구성함을 특징으로 하는 출력 버퍼 회로.
제1항에 있어서, 상기 구동전압 검출부는, 칩인에이블 신호를 반전시키는 인버터와, 구동전압과 접지신호 사이에 직렬로 접속되고, 상기 인버터의 출력에 따라 턴온/턴오프되는 P모스 트랜지스터 및 N모스 트랜지스터와, 상기 P모스트랜지스터와 N모스트랜지스터의 사이에 직렬로 접속되어 기준전압을 설정하는 소정개의 다이오드와, 상기 다이오드의 일측과 상기 N모스트랜지스터의 드레인이 공통 접속되는 모드에 연결되는 래치와, 상기 래치의 출력을 소정시간 지연시키는 버퍼로 이루어지는 출력 버퍼 회로.
제2항에 있어서, 상기 래치는, 복수의 인버터로 구성됨을 특징으로 하는 출력 버퍼 회로.
제1항에 있어서, 상기 제1, 제2 풀업 구동 버퍼부는, 구동능력이 다른 것을 특징으로 하는 출력 버퍼 회로.
제1항에 있어서, 제1, 제2 풀다운 구동 버퍼부는, 구동능력이 다른 것을 특징으로 하는 출력 버퍼 회로.
제1항에 있어서, 상기 제2 풀업 구동 버퍼부는, 상기 구동전압과 접지전압 사이에 직렬로 접속되는 P채널 트랜지스터와 N채널 트랜지스터로 이루어지며, 상기 P채널 트랜지스터 및 N채널 트랜지스터는 구동전압 검출부에 의해 발생된 신호와 입력신호에 따라 턴온/턴오프되어 상기 풀업 트랜지스터를 구동하도록 함을 특징으로 하는 출력 버퍼 회로.
제1항에 있어서, 입력신호와 반전된 출력 인에이블 신호를 논리 조합하는 제1 논리게이트와, 입력신호와 출력 인에이블 신호를 논리 조합하는 제2 논리게이트를 더 구비하고, 상기 제1 및 제2 풀업 구동 버퍼부는 상기 제1논리게이트에 응답하며, 인에이블될 때, 구동전압 검출부에 의해 발생된 신호에 따라 선택되어 상기 풀업 트랜지스터를 구동하도록 하고, 상기 제1 및 제2 풀다운 구동 버퍼부는 상기 제2 논리게이트에 응답하며, 인에이블될 때, 상기 구동전압 검출부에 의해 발생된 신호에 따라 선택되어 상기 풀다운 트랜지스터를 구동하도록 구성됨을 특징으로 하는 출력 버퍼 회로.
제7항에 있어서, 상기 제1, 제2 풀업 구동 버퍼부는, 구동능력이 다른 것을 특징으로 하는 출력 버퍼 회로.
제7항에 있어서, 상기 제1, 제2 풀다운 구동 버퍼부는, 구동능력이 다른 것을 특징으로 하는 출력 버퍼 회로.
구동전압과 접지전압 사이에 출력용 풀업 트랜지스터와 풀다운 트랜지스터가 직렬로 연결되고, 상기 풀업 트랜지스터의 소오스와 풀다운 트랜지스터의 드레인이 공통 접속되는 노드에 출력단자가 연결되는 출력 버퍼 회로에 있어서, 입력신호와 반전된 출력 인에이블 신호를 논리 조합하는 제1 논리게이트와, 입력신호와 출력 인에이블 신호를 논리 조합하는 제2 논리게이트와, 상기 제1 논리게이트에 병렬로 연결되어 상기 제1 논리게이트의 출력을 각각 반전하는 제1, 제2 인버터와, 상기 제2 논리게이트에 병렬로 연결되어 상기 제2 논리게이트의 출력을 각각 반전하는 제3, 제4 인버터와, 칩인에이블시 구동전압을 기준전압과 비교하여 기준전압보다 높으면 하이전압으로 기준전압보다 낮으면 로우전압으로 판단하고, 그에 따른 로직신호를 출력하는 구동전압 검출수단과, 상기 제1, 제2 인버터의 출력단에 각각 연결되고 상기 구동전압 검출수단의 출력에 따라 구동이 선택되어 상기 풀업 트랜지스터를 구동하는 제1, 제2 전송게이트와, 상기 제3, 제4 인버터의 출력단에 각각 연결되고 상기 구동전압 검출수단의 출력에 따라 구동이 선택되어 상기 풀다운 트랜지스터를 구동하는 제3, 제4 전송게이트로 이루어지는 출력 버퍼 회로.
제10항에 있어서, 상기 제1, 제2 인버터는, 구동능력이 다른 것을 특징으로 하는 출력 버퍼 회로.
제10항에 있어서, 상기 제3, 제4 인버터는, 구동능력이 다른 것을 특징으로 하는 출력 버퍼 회로.