KR0149576B1 - 동일한 티티엘 레벨의 신호를 입력신호로 하는 다수개의 입력버퍼를 구비한 반도체 메모리장치 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야
티티엘(TTL)레벨의 신호를 입력신호로 하는 다수개의 입력버퍼를 구비한 반도체 메모리장치분야
2. 발명이 해결하려고 하는 기술적 과제
종래의 경우 칼럼 어드레스 스트로우브 신호 CASB나 로우 어드레스 스트로우브 신호 RASB와 같은 마스터 클럭(Master Clock)은 많은 내부회로에 연결되므로 입력버퍼의 출력은 큰 버스 라인 지연과 게이트 로딩을 가지므로 상기 입력버퍼의 출력은 큰 크기의 드라이버(Driver)를 필요로 하고 그에 따른 시간지연이 고속의 데이터 출력을 저지하게 되는 문제점이 있다. 이에 상기 드라이버를 포함하지 않은 입력버퍼만으로 동일한 TTL레벨의 상기 CASB를 버퍼링하는 반도체 메모리장치를 제공한다.
3. 발명의 해결방법의 요지
상기한 문제점을 해결하기 위하여 본 발명은 외부의 입력신호중 칼럼 어드레스 스트로우브 신호 CASB를 입력하여 상기 칼럼 어드레스 스트로우브 신호 CASB를 버퍼링하는 제1버퍼와, 상기 제1버퍼의 출력에 응답하여 다수의 내부회로들을 구동하기 위한 구동수단을 구비하는 반도체 메모리장치에 있어서, 데이터를 출력하기 위한 일련의 출력회로들을 제어하기 위한 제2버퍼를 구비함을 특징으로 하는 반도체 메모리장치를 포함한다.
4. 발명의 중요한 용도
TTL레벨의 CASB를 입력으로 하여 구동되는 모든 반도체 메모리장치에 적합하게 사용된다.

Description

동일한 티티엘(TTL)레벨의 신호를 입력신호로 하는 다수개의 입력버퍼를 구비한 반도체 메모리장치
제1도는 종래기술에 의한 일실시예로 데이터 출력속도 tCPA를 가지는 개략적인 데이터 출력 경로도.
제2도는 제1도의 입력버퍼와 드라이버의 구성도.
제3도는 본 발명에 따른 일실시예로 개선된 데이터 출력속도 tCPA를 가지는 개략적인 데이터 출력 경로도.
제4도는 종래기술에 의한 일실시예와 본 발명에 따른 일실시예의 동작타이밍의 비교도.
본 발명은 반도체 메모리장치에 관한 것으로 특히, 데이터 출력에 사용되는 칼럼 어드레스 스트로우브 신호가 전송되는 라인로딩(Line Loading)을 줄여 고속으로 데이터를 출력하기 위한 칼럼 어드레스 스트로우브 입력버퍼를 구비한 반도체 메모리장치에 관한 것이다.
최근 반도체 메모리장치는 고집적화, 고신뢰성, 고속화, 저전력화 추세로 나아가고 있다. 전력소모를 줄이기 위한 방법으로 티티엘(TTL:Transistor Transistor Logic) 소자 대신에 씨모오스(CMOS:Complementary Metal Oxide Semiconductor )소자를 사용하고 곡속화를 위해서는 CMOS 소자보다는 TTL소자를 사용한다. 따라서, 이들 두 소자 사이에는 선택적인 이점을 가진다. 이러한 이유로 고속화를 위해서는 TTL소자를 사용하지만 전력소모까지 감안해야할 경우는 CMOS 소자를 사용한다. CMOS 소자는 데이터 입력버퍼, 데이터 출력버퍼, 인버터 등으로 사용된다. 상기 CMOS 소자는 버퍼로 사용될 경우 입력신호를 버퍼링하거나 출력신호를 버퍼링하여 입출력 신호들을 CMOS레벨의 값으로 변화시키며 인버터로 사용할 경우도 마찬가지이다.
반도체 메모리장치에서의 개략적인 데이터 출력경로는 로우 어드레스 스트로우브 신호 RASB는 로우 어드레스 버퍼에 입력되어 버퍼링되어 로우디코더(Row Decorder)를 통해 메모리 셀 어레이(Memory cell array)의 행(Row)이 지정되고 한편 칼럼 어드레스 스트로우브 신호 CASB는 칼럼 어드레스 버퍼에 입력되어 버퍼링되어 비트라인의 칼럼 선택 게이트에 입력되어 칼럼 디코더에 의해 칼럼(Column)이 지정된다. 컬럼 선택 게이트에서 선택된 입출력 라인에서 출력된 신호는 센스 증폭기(Sense Amplifier)에서 증폭되어 데이터 츨력버퍼를 통해 버퍼링되어 출력된다.
제1도는 종래기술에 의한 일실시예로 데이터 출력속도 tCPA를 가지는 개략적인 데이터 출력 경로도이다. 상기 데이터 출력 경로의 구성은 다음과 같다. 상기 데이터 출력 경로는 TTL레벨의 칼럼 어드레스 스트로우브신호 CASB를 입력신호로 받는 제1버퍼 예를들면, CASB 입력버퍼 및 드라이버(10)와, 상기 CASB 입력버퍼 및 드라이버(10)에서 출력된 CASB가 변환된 신호 PIC를 입력신호로 하는 CASB제어회로(20)와, 상기 신호 PIC를 공유하여 입력신호로 공급받는 주변회로(60) 예를들면, 입출력 센스증폭기(Input/Output sense amplifier), 디코더(Decorder), 멀티플랙서(Multiplexer)등과, 상기 CASB제어회로(20)에서 제어된 신호 PIYALB를 입력신호로 하는 칼럼 어드레스 버퍼(30)와, 상기 칼럼 어드레스 버퍼(30)에서 버퍼링되어 출력된 신호 CAi를 입력신호로 하는 칼럼 선택 제어회로(40)와, 상기 칼럼 선택 제어회로(40)에서 선택되어 제어된 신호 CSL를 입력신호로 하는 데이터 출력회로(50)와, 상기 데이터 출력회로(50)의 출력신호를 외부로 출력하는 데이터 출력단자(70)로 구성된다.
상기 데이터 출력 경로의 데이터 출력 동작들은 다음과 같다. TTL레벨의 칼럼 어드레스 스트로우브 신호 CASB를 입력신호로 받아 상기 CASB입력버퍼와 드라이버(driver)(10)의 피모오스 트랜지스터와 엔모오스 트랜지스터의 직렬접속으로 구성된 상기 CASB입력버퍼에서는 버퍼링하여 CMOS레벨의 신호를 출력하고 상기 CMOS레벨의 신호를 인버터체인으로 구성된 구동수단 예를들면, 드라이버에서는 지연, 구동하여 제어신호 PIC를 출력한다. 상기 CASB 입력버퍼와 드라이버(10)에서 출력된 제어신호 PIC는 주변회로(60)와 CASB제어회로(20)로 공통적으로 입력된다. 상기 제어신호 PIC는 상기 주변회로 예를들면, 입출력 센스 증폭기(Input/Output sense amplifier), 디코더(Decorder), 멀티플랙서(Multiplexer)등을 구동시킨다. 또한 상기 제어신호 PIC는 상기 CASB 제어회로(20)에서 제어되고 래치된 신호 PIYALB로 변환된다. 상기 PIYALB는 칼럼 어드레스 버퍼(30)에서 버퍼링되어 칼럼 어드레스 지정 신호 CAi를 출력한다. 상기 CAi를 입력신호로 하여 컬럼 선택 제어회로(40)에서 칼럼 선택 게이트를 동작시켜 칼럼 선택 신호 CSL을 출력시킨다. 상기 CSL을 입력신호로 하여 데이터 출력회로(50)는 데이터 출력버퍼를 통해서 소정의 데이터 출력신호를 데이터 출력단자(70)로 출력한다. 여기서 상기 칼럼 어드레스 스트로우브신호 CASB가 인에이블(enable)되면서부터 시간 지연되어 데이터 출력신호가 출력될 때 까지의 시간, 즉 속도를 tCPA라고 한다. 제2도는 제1도의 CASB입력버퍼와 드라이버(10)를 상세히 나타낸 도면이다. 상기 CASB 입력버퍼와 드라이버(10)는 입력버퍼(55)와 드라이버(45)로 구성된다. 상세히 설명하면, 상기 입력버퍼(55)는 일측이 내부전원전압 VDD에 접속되고 타측이 제1엔모오스 트랜지스터(25)의 드레인에 접속된 서로 직렬연결된 제2피모오스 트랜지스터(5)와 제1피모오스 트랜지스터(15)와 일측이 접지전압 Vss에 접속되고 타측이 제1피모오스 트랜지스터(15)의 드레인에 접속된 서로 직렬연결된 제2엠모오스 트랜지스터(35)와 제1엔모오스 트랜지스터(25)로 구성됨과 동시에 상기 제1피모오스 트랜지스터(15)의 드레인과 상기 제1엔모오스 트랜지스터(25)의 드레인의 상호 접속으로 구성되어 있다. 또한 상기 드라이버(45)는 인버터체인(18)로 구성되어 있다. TTL레벨의 CASB는 상기 입력버퍼(55)의 일련의 모오스 트랜지스터들(5, 15, 25, 35)의 게이트들에 입력되어 일련의 모오스 트랜지스터들(5, 15, 25, 35)을 선태적으로 경유하면서 상기 내부전원전압 Vcc나 접지전압 Vss을 상기 모오스 트랜지스터들(5, 15, 25 ,35)의 문턱전압을 빼거나 더하여 CMOS레벨의 신호로 출력된다. 출력된 CMOS레벨의 신호를 입력신호로 하여 상기 인버터체인(18)으로 구성된 드라이버(45)가 구동된다. 상기 드라이버(45)의 인버터체인(18)을 통해 시간지연된 신호 PIC가 출력된다.
일반적으로, 디-램(DRAM : Dynamic Random Access Memory)에서 TTL레벨의 CASB가 각각의 입력버퍼에 입력되어 TTL레벨에서 CMOS레벨로 변환된 후 일련(20, 30, 40, 50, 70)의 데이터 입출력을 위한 내부 시간지연회로들 및 주변회로(60)에 입력되어 상기 디-램 동작을 수행한다. 그런데, 상기 CASB나 RASB와 같은 마스터 클럭(Master Clock)은 많은 내부회로들에 연결되므로 상기 입력버퍼의 출력은 큰 버스 라인 딜레이(Bus Line Delay)와 로딩(Loading)을 가진다. 그러므로 상기 입력버퍼의 출력은 통상 큰크기의 드라이버를 통해 구동된 후 상기 내부회로에 입력된다. 따라서 종래의 경우에는 상기 드라이버에 의한 인버터 딜레이와 로딩(Loading)이 특정 신호 경로에서 불필요한 딜레이로 작용하여 에이씨 파라미터 마아진(AC Parameter Margin)을 저하시켰다. 그러므로, 종래의 디-램은 상기 버스 라인 딜레이와 큰 로딩(Loading) 및 인버터 딜레이와 로딩(Loading)에 의해 시간지연 즉, 속도저하와 에이씨 파라미터 마아진 악화(AC Parameter Margin Worse)등의 고 실행도 저해요소와 같은 문제점이 있다.
따라서, 본 발명의 목적은 반도체 메모리장치로 특히, 데이터 출력에 사용되는 칼럼 어드레스 스트로우브 신호가 전송되는 라인로딩(Loading)을 줄여 고속으로 데이터를 출력하기 위한 칼럼 어드레스 스트로우브 입력버퍼를 구비한 반도체 메모리장치를 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명은 외부의 입력신호중 칼럼 어드레스 스트로우브 신호를 입력하여 상기 칼럼 어드레스 스트로우브 신호를 버퍼링하는 제1버퍼와, 상기 제1버퍼의 출력에 응답하여 다수의 내부회로들을 구동하기 위한 구동수단을 구비하는 반도체 메모리장치에 있어서, 데이터를 출력하기 위한 일련의 출력회로들을 제어하기 위한 제2버퍼를 구비하는 반도체 메모리장치를 가지는 것을 특징으로 한다.
이하 본 발명의 바람직한 일실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제3도는 본 발명에 따른 일실시예로 개선된 데이터 출력속도 tCPA를 가지는 개략적인 데이터 출력 경로도이다. 또한, 제4도는 종래기술에 의한 일실시예와 본 발명에 따른 일실시예의 동작타이밍의 비교도이다. 상기 tCPA는 CASB가 인에이블(enable)된 시점에서 데이터 출력이 시작될 때까지의 시간 즉, 속도를 의미한다. 상기 제1도의 종래 데이터 출력속도 tCPA의 경로는 CASB입력버퍼와 드리이버(10)에서 출력된 신호 PIC가 CASB제어회로(20)에 연결되어 PIYALB를 만들며 상기 PIYALB 가 칼럼어드레스를 받아들일 수 있도록 제어하게 되어 있고 상기 신호 PIC가 주변회로에 연결되어 주변회로(60)를 구동시키는 입력신호로 작용한다. 즉, 상기 PIC가 상기 CASB제어회로(20)와 주변회로(60)로 공통적으로 입력된다. 따라서, 큰 버스 라인 로딩(Loading)과 큰 게이트 로딩(Loading)을 가진 상기 PIC가 시간지연이 불필요한 일련의 데이타 출력회로들(20, 30, 40, 50, 70)에 입력이 되어 상기 tCPA가 커지게 된다. 이러한 이유로 고속의 데이터 입출력에 지연된 시간으로써 지장을 초래하게 된다. 그러나, 제3도와 같이 본 발명에 따른 데이터 출력 경로는 TTL레벨의 드라이버(45)를 포함하지 않은 제2버퍼 예를들면, CASB 입력 버퍼(55)에 TTL레벨의 상기 CASB를 입력하고 버퍼링되어 출력된 신호를 상기 PIC대신 직접 상기 CASB제어회로(20)에 입력함으로써 상기 PIYALB의 인에이블(enable)을 종래보다 빠르게 하여 상기 제4도에 나타난 바와 같이 본 발명에 따른 데이터 출력속도 tCPA가 줄어들어 구간 Q 만큼의 속도 이득의 효과를 얻는다. 이로 인한 속도 이득은 회로 시뮬레이션 결과는 수ns정도이다. 따라서, 본 발명에 따른 상기 tCPA는 인버터 딜레이와 상기 PIC의 로딩(Loading)을 피할 수 있으므로 그 만큼 속도가 빨라지는 효과를 얻을 수 있다.
위에서 제시한 상기 tCPA 향상은 본 발명의 일실시예이며 그외의 파라미터(Parameter)들 예를들면 다른 내부회로들에 다수의 상기 CASB 입력버퍼들이 연결되거나 본 발명의 변형 또는 확대 적용이 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 가능함이 본 분야에 통상의 기술적 지식을 가진 자에게 있어 명백할 것이다.

Claims (5)

  1. 외부의 입력신호중 칼럼 어드레스 스트로우브 신호를 입력하여 상기 칼럼 어드레스 스트로우브 신호를 버퍼링하는 제1버퍼와, 상기 제1버퍼의 출력에 응답하여 다수의 내부회로들을 구동하기 위한 구동수단을 구비하는 반도체 메모리장치에 있어서, 데이터를 출력하기 위한 일련의 출력회로들을 제어하기 위한 제2버퍼를 구비함을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 제1버퍼와 제2버퍼는 동일한 티티엘레벨의 상기 칼럼 어드레스 스트로우브 신호를 입력 신호로 함을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 제2버퍼가 전원전압단자와 접지전압단자사이에 피모오스 트랜지스터와 엔모오스 트랜지스터가 직렬접속되고 티티엘레벨의 상기 칼럼 어드레스 스트로우브 신호에 응답하여 씨모오스레벨의 신호를 출력하는 버퍼임을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 제2버퍼가 데이터를 출력하기 위한 일련의 출력 회로들을 제어하기 위해 하나로 구비됨을 특징으로 하는 반도체 메모리장치.
  5. 제1항에 있어서, 상기 제2버퍼가 둘 이상으로 구비됨을 특징으로 하는 반도체 메모리장치.
KR1019950018970A 1995-06-30 1995-06-30 동일한 티티엘 레벨의 신호를 입력신호로 하는 다수개의 입력버퍼를 구비한 반도체 메모리장치 KR0149576B1 (ko)

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