JPS63213196A - 半導体メモリ装置のアドレスバツフア回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ダイナミック型随時書込み読出し可能なメモ
リ（以下、ＤＲＡＭという）等の半導体メモリ装置にお
いてアドレス信号の取込みを行うためのアドレスバッフ
ァ回路に関するものでおる。

（従来の技術） 従来、このような分野の技術としては、例えば第２図及
び第３図のようなものがおった。以下、その構成を図を
用いて説明する。

第２図は従来の半導体メモリ装置の一構成例を示す概略
ブロック図である。

この半導体メモリ装置はＤＲＡ）ｌを示すもので、列ア
ドレスストローブ信号ＲＡＳに基づき選択信号１（ＵＸ
を生成する制御回路１と、選択信号）ＩＵＸ　、行アド
レスストローブ信号Ｒ，ＡＳ及び列アトレスス。

トロープ信号ＣＡＳに基づきアドレスラッチ信号Ａ［を
生成する制御回路２とを有し、その制御回路２の出力側
にアドレスバッファ回路３が接続されている。アドレス
バッファ回路３は、アドレスバッファ活性化信号ＡＥに
より動作を開始し、制御回路２から供給される７１〜レ
スラッチ信号Ａ　Ｉ−１こ阜づき外部ア１−レス信号Ａ
ＤＤ）を取込む回路でおり、取込んだ外部アドレス信＠
　ＡＤＤから所定のタイミングの内部アドレス信号Ａｉ
及びモの反転内部アドレス信７％　Ａ　ｌを生成し、そ
の信＠Ａｉ　、Ｘｉをプリデコーダ４に供給ターる機能
を有している。

プリデコーダ゛４は内部アドレスデコーダ：、　７ｑｉ
　＋こ塁つきメモリセルマトリクス選択データを含んだ
内部アドレス信＠Ａを生成する回路であり、その回路の
出力側には列アドレスデコーダ５を介してマルヂプレク
ス回路６か接続され、ざらにそのマルチプレクス回路６
の出力側に列７１〜レスデコーダ７及び行アドレスデコ
ーダ８，９か接続されている。また、各アドレスデコー
ダ５，７及び行アドレスデコーダ８，９には、メモリセ
ルマトリクス１０．１１．１２．１３が接続されている
。ここで、列アドレスデコーダ５，７は内部アドレス信
号Ａを解＾売してメモリセルマトリクス１０〜１３のヒ
゛ット線を選択する回路、行アドレスデコーダ８．９は
内部アドレス信＠Ａを解読してメモリセルマトリクス１
０〜１３のツー１〜線をｊ茸択する回路、ｄ３よひマル
ヂプレクス回路６は制御回路１から供給され６ｊバ１尺
信号ＭＵＸにより列アドレスデコーダ７へのイへ号経路
と行アドレスデコーダ８，９への信号経路とを切換える
回路で必るっ なお、第２図には書込みと読出しを制御する制御回路、
リフレッシュ回路、データの入出力回路等か設けられて
いるか、これらは四面上に描かれていない。

以上のようなりＲＡＭの動作を説明覆る。

例えば、メモリセルマトリクス１０中のあるアドレス１
０ａのメモリセルデータを読出す場合について説明する
。行アドレスストローブ（、ｇ′号ＲＡＳか制■１回路
１，２へ、アドレスバッフ？漏斗化信号ＡＥ及び外部ア
ドレス信号ＡＤＤかアドレスバッファ回路３へそれぞれ
供給されると、Ｉａｌ　闘回路１は）バ択信号ＨＵＸを
生成し、それを制御回路２及びマルチプレクス回路６へ
与える。これにより、マルチプレクス回路６は行アドレ
スデコーダ８，９側へ切換ねる。制御回路２は選択信号
１１１Ｘ及び行アドレスストローブ信号ＲＡＳに基づき
、アドレスラッチ信＠Ａ［を生成し、それをアドレスバ
ッファ回路３１＼与える。すると、アドレスバッファ回
路３は外部アドレス信＠ＡＤＤを取込み、所定のタイミ
ンクで内部アドレス信号Ａｉ、７（ｉを出力し、それを
プリデコーダ４に供給する。プリデコーダ４は内部アド
レス信号Ａｉ、　Ｑｉに基づき、メモリセルマトリクス
選択データを含んだ内部アドレス信号Ａを生成し、それ
を列アドレスデコーダ５及びマルチプレクス回路６を通
して行アドレスデコーダ８．９へ供給する。行アドレス
デコーダ８は、マルヂプレクス回路６を通して供給され
た内部アドレス信Ｆ　Ａを解読し、メモリセルマトリク
ス１０にあけるアドレス１０ａのワード線を選択する。

次に、列アドレスストローブ信号ＣＡＳか制御回路２に
供給されると、その制御回路２からアドレスラッチ信号
Ａ［が出力され、アドレスバッファ回路３により外部ア
ドレス信号ＡＤＤか取込まれる。

ア（〜レスバラフッ回路３から内部アドレス信号Ａｉ。

Ｘｉが出力され、その信号ｎｒ、　、４ｉがプリデコー
ダ４により内部アドレス信号へに変換された後、列アド
レスデコーダ５と、ざらにマルチプレクス回路６を通し
て列アドレスデコーダ７とに供給される。列アドレスデ
コーダ５は内部アドレス信号Ａり削売し、メモリセルシ
マ１〜リクス１０（こあ（するアドレス１０ａのヒツト
線を選択する。このヒツト線と前記ワード線とによって
アドレス１０ａのメモリセルか選択されると、図示しな
い制御回路からの書込み制御信号に基づき、そのメモリ
セルのデータか読出され、それか図示しない入出力回路
を通して出力される。

第３図は第２図のアドレスバッファ回路３の構成例を示
す回路図でおる。

このアドレスバッファ回路３は一１入力部２０、ラッチ
部３０、及び出力部４０で構成されている。入力部２０
は、外部アドレス信号ＡＤＤとア１−レスバッファ活性
化信号ＡＥの否定論理積をとる否定論理積ゲート（以下
、ＮＡＮＤという）２１と、そのＮＡＮＤ２１の出力を
反転して波形整形を行うインバータ２２と−Ｃ構成され
ている。ラッチ部３０は、スイッチング用のＮチャネル
ＤＯ３トランジスタ（以下、ＮＨＯ３という）３１と、
インバータ３２−１と３２−２がたすき接続されたフリ
ップフロップ回路（以下、ＦＦ回路という）３２とを備
え、そのＮＨＯ３３１のソースかインバータ２２の出力
側に、そのグー１〜がアドレスラッチ信号へシにそれぞ
れ接続され、ざらにそのＮＨＯ３のトレインかＦＦ回路
３２の出力側に接続されている。出力部４０は、ＦＦ回
路３２の出力側に直列接続された３段のインバータ４１
．４２．４３と、そのインバータ４１の出力側に分岐接
続されたインバータ４４とを備え、インバータ４４から
内部アドレス信号Ａｉが出力されると共に、インバータ
４３から反転された内部アドレス信号Ａ　ｉか出力され
る構成になっている。

次に、第４図のタイミングチャートを参照しつつ第３図
の動作を説明する。なお、第４図における外部アドレス
信号ＡＤＤのハツチング部分は、信号内容を問わない部
分でおる。

アドレスバッファ活性化信号ＡＥか高レベル（以下、Ｆ
（１１という）になると、ＮＡＮＤ２１が開き、外部ア
ドレス信号ＡＤＤがそのＮＡＮＤ２１を通って反転外部
ア１−レス信号ＡＤ１つとなり、ざらにインバータ２２
で反転されてもとの外部アドレス信号ＡＤＤの形でＮＨ
Ｏ３３１のソースに与えられる。

時刻Ｔ１以前の期間において、第２図の制御回路２から
出力されるアドレスラッチ信号ＡＬか“Ｈ″のときは、
ＮＨＯ３３１かオン状態となって外部アドレス信号ＡＤ
Ｄ中の行アドレスＡＤＤ−Ｘがラッチ部３０に取込まれ
る。行アドレスストローブ信号＋＜ＡＳが低レベル（以
下、°゛じ゛という）となり、アドレスラッチ信号ＡＬ
か時刻Ｔ１時に°“ド′になると、ラッチ部３０の間０
３３１かオフ状態となって行ア１〜レスＡＤＤ−Ｘがラ
ッチされ、その行アドレスＡＤＤ−ＸがＦＦ回路３２に
保持される。ＦＦ回路３２に保持された行アドレスＡＤ
Ｄ−Ｘは、出力部４０のインバータ４１．４４を通して
内部アドレス信号Ａｉの形で出力されると共に、インバ
ータ４１．４２．４３を通して反転内部ア１−レス信号
Ｘｉの形で出力される。そして内部アドレス信号Ａｒ、
　、４ｉは、第２図のプリデコーダ４で内部アドレス信
号Ａに変換され、列アドレスデコーダ５及びマルチプレ
クス回路６を通して行アドレスデコーダ８，９で＃読さ
れた後、メモリセルマトリクス１０〜１３のワード線か
選択される。

このようにして行アドレスデコーダ８．９による選択動
作が完了すると、行アドレスストローブ信号ＲＡＳの°
１１゛−／＼の立下がりによって′Ｌ″に立下がった選
択信号ＭＵＸを受けて、時刻１２時にアドレスラッチ信
号ＡＬが“）−１”に立上がる。すると、ラッチ部３０
のＮ）ｉ０ｓ３１かオン状態になり、外部アミルレス信
ｑＡＤＤ中の列アドレス八〇〇−Ｙが入力部２０を通し
てラッチ部３０に取込まれる。その後、列アドレススト
ローブ信号ＣＡＳが′Ｈ°゛から“Ｌ　１１になると、
時刻１３時に７１＝レスラッチ信号ＡＬが′“Ｌｌ＋に
立下がり、ラッチ部３０のＮＨＯ３３１かオフ状態とな
って列アドレスＡＤＤ−Ｙがラッチされ、ＦＦ回路３２
に保持される。ＦＦ回路３２に保持された列アドレスＡ
ＤＤ−Ｙは、出力部４０のインバータ４１．４４を通し
て内部アドレス信号Ａｉの形で出力されると共に、イン
バータ４１．４２．４３を通して反転内部アドレス信号
ム１の形で出力される。そして内部アドレス信号へ；、
Ａ：は、第２図のプリデコーダ４で内部アドレス信号Ａ
に変（灸され、列アドレスデコーダ５と、マルヂプレク
ス回路６を通して列アドレスデコーダ７とて、それぞれ
解読された後、メモリセルマトリクス１０〜１３のヒツ
ト線が選択される。

このようにして列アトレスデコーダ５，６の選択動作が
完了すると、メモリセルマトリクス１０〜１３における
所定アドレスのメモリセルに対するデータの読出しまた
は書込みか行われる。

（発明か解決しようとする問題点） しかしながら、ト記構成のアドレスバッファ回路３では
、時刻１２時における列アドレスＡＤＤ−Ｙの取込みの
際に、行アドレスデコーダ８，９の選択動作完了をモニ
タする選択信＠＋ＵＸの制御を必要とするため、列アド
レスＡ［１Ｄ−Ｙの取込み時刻か遅れる。すなわち、行
アドレスデコーダ８，９の選択動作か完了した後に、列
アドレスＡＤＤ−Ｙの取込みを行わなければならないた
め、その列アドレスＡＤＤ−Ｙの取込み遅延が生じる。

この遅延を解消するために、選択信号１（ＵＸの“°ビ
′への立下がりを早めることも考えられるか、その立下
がりをあまり早くすると、行アドレスデコーダ８，９に
よる行アドレスＡＤＤ−Ｘのラッチか不可能となってそ
の行アドレスデコーダ８，９のワード線選択動作か完了
しないおそれがおる。そのため、選択信号）１ｔｌＸの
立下がりを早めるにも限度が必り、またその立下がりの
時刻を最適状態に設定することも相当困難でめった。

本発明は前記従来技術か持っていた問題点として、列ア
ドレスの取込み遅延と、選択信号を的確に設定すること
か困難な点について解決した半導体メモリ装置の７１−
レスバッフ１回路を提供するものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、外部アドレス信
号中の行アドレスと列アドレスを所定のタイミングで取
込み、それを出力する半導体メモリ＋装置のアドレスバ
ッファ回路において、メモリセルを選択するための外部
７１ヘレス信号が供給され行アドレス信号に基づきその
外部アドレス信号の行アドレスを取込む行アドレスラッ
チ部と、前記外部アドレス信号か供給され列アドレス信
号に塁づきその外部アドレス信号の列アドレスを取込む
列アドレスラッチ部と、選択信号により前記１１ア１〜
レス及び列アドレスのい勺れか一方を選択して出力する
マルチプレクス部とを、設けたものでおる。

（作　用） 本発明によれば、以上のように半導体メモリ装置のアド
レスバッファ回路を構成したので、行アドレスラッチ部
は行アドレスラッチ（ｇ弓により１１アドレスを取込み
１．挽いて列アドレスラッチ信号により列アドレスラッ
チ部は列アドレス信号を取込む。このようにして取込ま
れた行７１−レス及び列アドレスは、選択信号に基づき
マルヂプレクス部により切換えられ、所定のタイミング
で出力される。これにより、行アドレスの取込み後、ず
ぐに列アドレスの取込みか行え、列７１−レス取込み時
刻の遅延防止と、選択信号発生タイミングの最適化が容
易に図れる。従って前記問題点を除去できるのである。

（実施例） 第１図は本発明の実施例を示すアドレスバッファ回路の
構成図でおる。

このアドレスバッフ１回路は、従来の第２図のＤＲＡＨ
中に設（プられるもので、入力部５０、行アドレスラッ
チ部６０、列アドレスラッチ部７０、マルチプレクス部
８０、及び出力部９０で、構成されている。入力部５０
はアドレスバッファ活性化信号ＡＥにより動作して外部
アドレス信号ＡＤ［ｌを入力する回路であり、アドレス
バッファ活性化信号ＡＥと外部アドレス信号へ［）Ｄの
否定論理積をとるＮＡＮＤ５１と、そのＮＡＮＤ５１の
出力を反転して波形整形を行うインバータ５２とで構成
され、そのインバータ５２の出力側のノードＮ５０に行
アドレスラッチ部６０及び列アドレスラッチ部７０が接
続されている。

行アドレスラッチ部６０は行アドレスラッチ信号ＸＡＬ
及びその反転行アドレスラッチ信号ＸＡＬにより、ノー
ドＮ５０の信号を取込む回路であり、その出力側のノー
ドＮ６０にマルチプレクス部８０か接続されている。同
じく、列アドレスラッチ部７０は列ア１〜レスラッチ信
ｑＹＡＬ及びその反転列アドレスラッチ信号）’　Ａ　
Ｌにより、ノードＮ５０の信号を取込む回路であり、そ
の出力側のノート′１７０にマルチプレクス部８０が接
続されでいる。マルチプレクス部８０は選択像＠）ＩＵ
Ｘにより、ノードＮ６０の信号またはノート”Ｎ７０の
信号のいずれか一方を選択し、それを出力側のノートＮ
８０を通して出力部９（）へ与える回路である。出力部
９０は、ノート１１８０に直列接続された３段のインバ
ータ９１．９２．９３と、そのインバータ９１の出力側
に分岐接続されたインバータ９４とを備え、インバータ
９３から内部アドレス信号Ａｉを、インバータ９４から
反転内部アドレス信号Ｘｉをそれぞれ出力する回路でお
る。これらの内部アドレス信号へｉ、″７５Ｘ１は第２
図のプ１ノデコーダ４に供給される。

第１図の行アドレスラッチ部６０と列７１−レスラッヂ
部７０は同一の回路、構成であり、その悼１成例として
行アドレスラッチ部６０の回路図を第５図に示す。

この行アドレスラッチ５ｒｓｅｏは、ソースかノートＮ
５０に、ゲートか行アドレスラッチ信号ＸＡＬにそれぞ
れ接続されたスイッチング用のＮ）ｌＯ８６１を有し、
そのトレインに信号反転用のインバークロ２か接続され
ている。電源電圧ｖＣＣと接地電位ｖＳＳとの間には、
直列にＰチャネルＨＯ８トランジスタ（以下、Ｐト１０
Ｓという＞　６３．６４及び聞０３６５．６６か接続さ
れている。ＰＭＯ３６３のゲートには行アドレスラッチ
信号ＸＡＬか、Ｎ）ＩＯ３６６のゲートには反転行アド
レスラッチ信号ＸＡＩがそれぞれ入力される。また、Ｐ
ＭＯ３６４とＮ）ｌＯ３６５はそれらのゲート同志及び
ドレイン同志がそれぞれ共通接続されてインバータか構
成され、そのゲートにはインバータ６２の出力側及びノ
ートＮ６０が接続され、そのトレインにはノー１４’Ｎ
６４を介してＮＨＯ３６１のドレインか接続されている
。

第６図は第１図のマルチプレクス部８０の構成例を示す
回路図でおる。

このマルヂプレクス部８０は、インバータ８１及びスイ
ッチング用の１州０８８２．８３を有し、そのＮ１（Ｏ
３８２。

８３かノードＮ６０とＮ７０に直列に接続され、そのＮ
ＨＯ３８２，８３の接続点かノード（８０に接続されて
いる。また、ＮＨＯ３８２のゲートか選択信号ＨＵＸに
接続され、ＮＨＯ３８３のゲートがインバータ８１を介
して選択信号）ＩＵＸに接続されている。

次に、第７図のタイミングチャートを参照しつつ第１図
、第５図及び第６図の動作を説明する。

なお、第７図における外部アドレス信＠　ＡＤＤのハッ
ヂング部分は、信号内容を問わない部分である。

時刻Ｔ１以前において、行アドレスストローブ信号ＲＡ
Ｓ及び列アト−スス１〜ローブ信号ＣＡＳか１１　ＨＩ
Ｔ、選択信号ＨＵＸか゛ト１°°、行アドレスラッチ信
号ＸＡＬがＩ（Ｈｌｌ、列アドレスラッチ信号ＹＡＬが
″じ′のとき、アドレスバッファ活性化信号ＡＥの゛′
Ｈパにより入力部５０のＮＡＮＤ５０が開き、そのＮＡ
ＮＤ５０を通して外部アドレス信号ＡＤＤが入力されて
反転され、ざらにインバータ５２で反転されてもとの外
部アドレス信号ＡＤＤの形に変換された後、ノートＮ５
０を介して行アドレスラッチ部６０及び列アドレスラッ
チ部７０に与えられる。行アドレスラッチ部６０は、行
アドレスラッチ信＠ＸＡＬが１１　ＨＩＴのため、第５
図のＮ１−１０８６１がオン状態になって外部アドレス
信号ＡＤＤの行アドレスＡＤＤ−Ｘを取込む。

列アドレスラッチ部７０では、列アドレスラッチ信号Ｙ
酊か１１　Ｌ　Ｔｌのために、外部アドレス信号ＡＤＤ
の列アドレスＡＤＤ−Ｙを取込まない。

行アドレスストローブ信号ＲＡＳか“′Ｌ゛に立下かる
と、所定時間後に選択信号ＭＩＸ及び゛行アドレスラッ
チ信号ＸＡＬか゛′Ｌパに立下がるか、その行アドレス
ラッチ信号ＸＡＬが時刻Ｔ１時に“Ｌ”、その反転行ア
ドレスラッチ信号ＹＡＬが“Ｈ”になると、第５図中の
間０３６１がオフ状態になり、取込まれた行アドレスＡ
ＤＤ−ＸかノードＮ６４のフィードバックルートを通し
てラッチされる。この際、選択信号ＨＵＸの°′Ｈ″に
より、第６図におけるマルチプレクス部８０のＮＨＯ３
８２がオン状態になっているため、行アドレスラッチ部
６０にラッチされた行。

アドレス八〇〇−ＸはノートＮ６０及びＮＨＯ３８２を
通してノードＮ８０へ出力され、出力部９０のインバー
タ９１゜９２、９３を通して内部アドレス信＠Ａｉの形
で出力されると共に、インバータ９１．９４を通して反
転内部アドレス信号Ｘ１の形で出力される。出力部９０
から出力された内部アドレス信号Ａｉ、　、４ｉは、第
２図のプリデコーダ４で内部アドレス信＠Ａの形に変換
され、列アドレスデコーダ５及びマルヂプレクス回路６
を通して行アドレスデコーダ８，９で解読され、メモリ
セルマトリクス１０〜１３のワード線か選択される。

時刻口時にあける行アドレスラッチ信ＱＸＡＬの′“じ
′への立下がりによって行アドレスＡＤＤ−Ｘが行アド
レスラッチ部６０にラッチされると、続いて時刻Ｔ２時
に、列アドレスラッチ信号ＹＡＬが゛じ゛から“ＨＩＩ
に立上がると共に、その反転列アドレスラッチ信号ＹＡ
Ｌか“Ｌ”になる。すると、列アドレスラッチ部７０内
における第５図のＮ）ｌＯ８６１に相当するＮＨＯ３が
オン状態になり、外部アドレス信号ＡＤＤの列アドレス
ＡＤＤ−Ｙかその列アドレスラッチ部７０に取込まれる
。その後、列アドレスストローブ信号ＣＡＳが“Ｈｌｌ
から“Ｌｌ＋になると、時刻１３時に行アドレスラッチ
信号ＹＡＬかｉｔ　Ｈｔｔから“Ｌ”に立下がると共に
、その反転行アドレスラッチ信号ＹＡＬが１１　ＦＩ　
ＩＩになり、取込まれた列アドレスＡＤＤ−Ｙが列アド
レスラッチ部７０にラッチされる。このラッチ動作前に
おいて、行アドレスストローブ信＠　ＲＡ　Ｓの立下が
りによって選択信号）１１１Ｘが“ＨＪＩから“じ゛に
なっているため、第６図におけるマルチプレクス部８０
のＮＭＯ３８２かオフ状態、ＮＭＯ８８３かオン状態に
なっている。そのため、列アドレスラッチ部７０にラッ
チされた列アドレスＡＤＤ−Ｙは、ノードＮ７０及びＮ
ｔ４０Ｓ８３を通してノードＮ８０へ出力され、出力部
９０のインバータ９１．９２゜９３を通して内部アドレ
ス信号Ａｉの形で出力されると共に、インバータ９１．
９４を通して反転内部アドレス信号７（ｉの形で出力さ
れる。出力部９０から出力された内部アドレス信号へｉ
、λｉは、第２図のプリデコーダ４で内部アドレス信号
Ａの形に変換された後、列アドレスデコーダ５と、マル
チプレクス回路６を通して列アドレスデコーダ７とに供
給され、その列アドレスデコーダ５，７によってメモリ
セルマトリクス１０〜１３のビット線が選択される。

本実施例では、次のよう／よ利点を有する。

（ｉ）　　行アドレスラッチ部６０による行ア・ドレス
ＡＤＤ−Ｘのラッチ動作に続いて列アドレスラッチ部７
０による列アドレスＡＤＤ−Ｙの取込みか行える。すな
わら、従来は第２図の行アドレスデコーダ８゜９による
行アドレス選択動作完了後に列ア１−レスＡＤＤ−Ｙの
取込みを行っていたか、本実施例では行アドレス選択動
作完了を待つことなく、行アドレスラッチ部６０による
行アドレスＡＤＤ−Ｘの取込み後、すぐに列アドレスラ
ンチ部７０による列アＩ〜レスＡＤＤ−Ｙの取込みか行
えるため、列ア］ヘレス取込み時刻を早めることができ
る。

（ｉｉ）　　出力部９０からの列アドレスＡＤＤ−Ｙの
出力か、第２図の行アドレスデコーダ８，９の選択動作
完了から、選択されたメモリセルに対するセンス動作完
了までの間で、自由に選択可能でおるため、選択信号Ｈ
１ＪＸのタイミングに余裕ができ、それによって選択信
号ＨＵＸ発生のタイミングの最適化か容易となる。

なお、本発明は図示の実施例に限定されず、入力部５０
．行アドレスラッチ部６０、列アドレスラッチ部７０、
マルチプレクス部８０、及び出力部９０を他の回路で構
成することも可能である。また、半導体メモリ装置はＤ
ＲＡＭに限定されず、スタティック型のＲＡ）１等、他
のメモリ装置にも適用できる。

（発明の効果） 以上詳細に説明したように、本発明によれば、行アドレ
スラッチ部で行アドレスの取込みを、列アドレスラッチ
部で列アドレスの取込みをそれぞれ行い、その取込んだ
行アドレスと列アドレスを選択信号に基づきマルヂプレ
クス部で選択して出力するようにしたので、行アドレス
取込み後、すぐに列アドレスの取込みか行え、それによ
って列アドレス取込み時刻を早めることができる。さら
に、選択信号の供給期間が長くなるため、その選択信号
の最適な発生タイミングを容易に設定することができる
。

【図面の簡単な説明】

第１図は本発明の実施例を示すアドレスバッファ回路の
構成図、第２図は従来の半導体メ−Ｅり装置の概略構成
ブロック図、第３図は第２図のアドレスバッファ回路の
回路図、第４図は第３図のタイミングチャート、第５図
は第１図の行アドレスラッチ部の回路図、第６図は第１
図のマルヂプレクス部の回路図、第７図は第１図のタイ
ミングチャートである。 １．２・・・・・・制御回路、４・・・・・・プリデコ
ーダ、５゜７・・・・・・列アドレスデコーダ、６・・
川・マルチプレクス回路、８，９・・・・・・行アドレ
スデコーダ、１０．１１゜１２、１３・・・・・・メモ
リセルマトリクス、５０・・・・・・入力部、６０・・
・・・・行アドレスラッチ部、７０・・・・・・列アド
レスラッチ部、８０・・・・・・マルチプレクス部、９
０・・・・・・出力部、Ａり［）・・・・・・外部アド
レス信号、八ｉ、、Ｑｉ・・・・・・内部アドレス信号
、Ｈ（ＪＸ・・・・・・選択信号、ＸＡＬ　、　Ｘ　Ａ
　Ｌ・・・・・・行アドレスラッチ信号、ＹＡＬ　、　
ＹＡＬ・・・・・・列アドレスラッチ信号。 出願人代理人　　柿　　本　　恭　　成従来の半導体メ
モリ装置 第２図 第２図のアドレスバッファ回路 第３図 ＴＩＴ２７′３ 第３図のタイミングチャート 第４図 第５図 第１図のマルチフリクズ郁 狛蝿６図 第１図のタイミングチャート 第７図

Claims (1)

1. 【特許請求の範囲】 メモリセルを選択するための外部アドレス信号が供給さ
   れ行アドレス信号に基づきその外部アドレス信号の行ア
   ドレスを取込む行アドレスラッチ部と、 前記外部アドレス信号が供給され列アドレス信号に基づ
   きその外部アドレス信号の列アドレスを取込む列アドレ
   スラッチ部と、 選択信号により前記行アドレス及び列アドレスのいずれ
   か一方を選択して出力するマルチプレクス部とを、 備えたことを特徴とする半導体メモリ装置のアドレスバ
   ッファ回路。