DE4207999A1 - Adresseingabepuffereinrichtung - Google Patents

Description

Die Erfindung bezieht sich auf eine Adreßeingabepuffereinrich­ tung, insbesondere als Teil eines Halbleiterspeicherbauelements, nach dem Oberbegriff des Patentanspruchs 1.

Im allgemeinen wird in einem Halbleiterspeicherbauelement eine Adreßeingabepuffereinrichtung dazu verwendet, Adreßeingabedaten eines Transistor-Transistor-Logik(TTL)-Pegels in Adreßeingabe­ daten eines Komplementär-Metall-Oxid-Halbleiter(CMOS)-Pegels umzuwandeln und die Rauschgrenze zu erhöhen. In einem Halbleiter­ speicherbauelement nimmt jedoch mit anwachsender Kapazität des Speicherbauelements die Anzahl der Adressen zu, wobei doppelt so viele Adreßeingabepuffer als Adressen notwendig sind. Die Zahl der Adreßeingabepuffer beläuft sich also auf doppelt so viele als diejenige der Adressen; die Hälfte wird als Spaltenadreßpuffer und der Rest als Zeilenadreßpuffer verwendet. Daher wächst die Anzahl der Adressen mit zunehmender Kapazität des Halbleiter­ speicherbauelements an, und mit erhöhter Adressenanzahl geht eine größere Anzahl an Adreßeingabepuffern einher, was eine vergrößer­ te Layoutfläche, d. h. Fläche für die Schaltkreiskonfiguration, erfordert.

Aufgabe der Erfindung ist die Schaffung einer im Aufbau verein­ fachten Adreßeingabepuffereinrichtung, deren Realisierung eine möglichst geringe Layoutfläche erfordert und die die Eingabe­ signalcharakteristik günstig beeinflußt.

Diese Aufgabe wird durch eine Adreßeingabepuffereinrichtung mit den Merkmalen des Patentanspruchs 1 gelöst.

Weitere Merkmale und vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Eine bevorzugte Ausführungsform der Erfindung sowie zu deren besserem Verständnis eine bekannte Adreßeingabepuffereinrichtung sind in den beigefügten Zeichnungen dargestellt und werden nach­ folgend beschrieben.

Fig. 1 zeigt ein Blockschaltbild einer erfindungsgemäßen Adreßeingabepuffereinrichtung,

Fig. 2 ein Blockschaltbild einer bekannten Adreßeingabepuf­ fereinrichtung,

Fig. 3 einen Schaltkreis, der eine detaillierte Ausgestaltung der in Fig. 1 gezeigten Adreßeingabepuffereinrichtung darstellt, und

Fig. 4 ein Zeitdiagramm, das die Funktionsweise des Schalt­ kreises aus Fig. 3 erläutert.

Vor der Beschreibung der erfindungsgemäßen Adreßeingabepuffer­ einrichtung wird im folgenden unter Bezugnahme auf die beigefüg­ ten Zeichnungen zunächst die, in Fig. 2 im Blockschaltbild darge­ stellte, bekannte Adreßeingabepuffereinrichtung beschrieben.

Wie aus Fig. 2 zu ersehen, weist die bekannte Adreßeingabepuffer­ einrichtung eines Halbleiterspeicherbauelements zeilenadressen­ erzeugende Mittel (6) und spaltenadressenerzeugende Mittel (11) auf. Die zeilenadressenerzeugenden Mittel (6) enthalten einen mit einem Adreßeingabeanschluß (1) verbundenen Zeilenadreßeingabe­ puffer (2), eine Einheit (3) zur Erzeugung eines Zeilenadreßein­ gabepuffer-Steuersignals, um den Zeilenadreßeingabepuffer (2) zu steuern, eine Zeilenadreßschalttransistoreinheit (4), die durch ein Zeilenadreßzwischenspeichersignal (XAL) geschaltet wird, und einen mit der Zeilenadreßschalttransistoreinheit (4) verbundenen Zeilenadreßzwischenspeicher (5), wodurch ein Zeilenadreßeingabe­ signal (RAI) erzeugt wird. Demgegenüber beinhalten die spalten­ adressenerzeugenden Mittel (11) einen mit dem Adreßeingabean­ schluß (1) verbundenen Spaltenadreßeingabepuffer (7), eine Ein­ heit (8) zur Erzeugung eines Spaltenadreßeingabepuffer-Steuer­ signals, um den Spaltenadreßeingabepuffer (7) zu steuern, eine Spaltenadreßschalttransistoreinheit (9), die durch ein Spalten­ adreßzwischenspeichersignal (YAL) geschaltet wird, und einen mit der Spaltenadreßschalttransistoreinheit (9) verbundenen Spalten­ adreßzwischenspeicher (10), wodurch ein Spaltenadreßeingabesignal (CAI) erzeugt wird.

Demgemäß sind der Zeilenadreßeingabepuffer (2) und der Spalten­ adreßeingabepuffer (7) voneinander getrennt, was die Layoutfläche bei höherer Bauelementintegration vergrößert.

Wie aus Fig. 1, die das Blockschaltbild einer erfindungsgemäßen Adreßeingabepuffereinrichtung zeigt, zu ersehen, enthält diese Adreßeingabepuffereinrichtung einen Adreßeingabeanschluß (1), eine Einheit (13) zur Erzeugung eines Eingabepuffersteuersignals, einen von diesem Signal gesteuerten, mit dem Adreßeingabeanschluß (1) verbundenen Eingabepuffer (12), eine Zeilenadreßschalttransi­ storeinheit (4), die durch ein Zeilenadreßzwischenspeichersignal (XAL) gesteuert wird und mit dem Eingabepuffer (12) verbunden ist, einen mit der Zeilenadreßschalttransistoreinheit (4) ver­ bundenen Zeilenadreßzwischenspeicher (5) zur Ausgabe eines Zei­ lenadreßeingabesignals (RAI), eine Spaltenadreßschalttransistor­ einheit (9), die durch ein Spaltenadreßzwischenspeichersignal (YAL) gesteuert wird und mit dem Eingabepuffer (12) verbunden ist, sowie einen mit der Spaltenadreßschalttransistoreinheit (9) verbundenen Spaltenadreßzwischenspeicher (10) zur Ausgabe eines Spaltenadreßeingabesignals (CAI).

Im folgenden wird nun die Funktionsweise der obigen Anordnung beschrieben.

Der Eingabepuffer (12) arbeitet in Abhängigkeit von einem Steuer­ signal der Einheit (13) zur Erzeugung eines Eingabepuffersteuer­ signals. Die auf TTL-Pegel liegende, über den Adreßeingabean­ schluß (1) eingegebene Adreßinformation wird durch den Eingabe­ puffer in eine Adreßinformation auf CMOS-Pegel umgewandelt.

Bei aktivem Zeilenadreßzwischenspeichersignal (XAL) empfängt der Zeilenadreßzwischenspeicher (5) über die Zeilenadreßschalttransi­ storeinheit (4) das Ausgangssignal des Eingabepuffers (12) und gibt das Zeilenadreßeingabesignal (RAI) aus. Bei aktivem Spalten­ adreßzwischenspeichersignal (YAL) empfängt der Spaltenadreßzwi­ schenspeicher (10) über die Spaltenadreßschalttransistoreinheit (9) das Ausgangssignal des Eingabepuffers (12) und gibt dann das Spaltenadreßeingabesignal (CAI) aus. Hierbei ist, wenn sich das Zeilenadreßzwischenspeichersignal (XAL) im aktiven Zustand befin­ det, das Spaltenadreßzwischenspeichersignal (YAL) nicht aktiv, während das Spaltenadreßzwischenspeichersignal (YAL) aktiv ist, wenn das Zeilenadreßzwischenspeichersignal (XAL) nicht aktiv ist.

Bei der in Fig. 3 dargestellten schaltungstechnischen Ausgestal­ tung der in Fig. 1 schematisch gezeigten erfindungsgemäßen Adreß­ eingabepuffereinrichtung besitzt der Eingabepuffer (12) folgende Elemente: einen PMOS-Transistor (14), dessen Gate-Elektrode, d. h. Steuerelektrode, mit dem Adreßeingabeanschluß (1) verbunden ist; einen PMOS-Transistor (16), dessen Source-Elektrode mit der Source-Elektrode des PMOS-Transistors (14) gemeinsam verbunden und dessen Gate-Elektrode mit einer konstanten Spannung (Vref) (15) gespeist wird; einen NMOS-Transistor (17), dessen Drain- Elektrode mit der Drain-Elektrode des PMOS-Transistors (14) und dessen Source-Elektrode mit Erdpotential verbunden sind; einen NMOS-Transistor (18), dessen Drain-Elektrode mit der Drain-Elek­ trode des PMOS-Transistors (16), dessen Source-Elektrode mit Erdpotential und dessen Gate-Elektrode sowohl mit seiner Drain- Elektrode als auch mit der Gate-Elektrode des NMOS-Transistors (17) verbunden sind; zwei PMOS-Transistoren (19), deren Drain- Elektroden mit den Source-Elektroden der PMOS-Transistoren (14 und 16) und deren Source-Elektroden mit einer Spannungsquelle (Vcc) verbunden sind; einen Inverter (20), dessen Eingangsan­ schluß mit einer der Gate-Elektroden der PMOS-Transistoren (19) verbunden ist; einen Inverter (21), dessen Ausgangsanschluß mit der anderen Gate-Elektrode der Transistoren (19) und dessen Eingangsanschluß mit dem Ausgang des Inverters (20) verbunden sind; einen NMOS-Transistor (22), dessen Gate-Elektrode ebenfalls mit dem Eingangsanschluß des Inverters (20), dessen Drain-Elek­ trode mit der Drain-Elektrode des NMOS-Transistors (17) und dessen Source-Elektrode mit Erdpotential verbunden sind; und einen Inverter (23), dessen Eingangsanschluß mit der Drain-Elek­ trode des NMOS-Transistors (22) verbunden ist.

Die Einheit (13) zur Erzeugung eines Eingabepuffersteuersignals besteht aus einem NOR-Gatter (24), das ein Zeilenadreßsteuersi­ gnal (XAC) und ein Spaltenadreßsteuersignal (YAC) empfängt und dessen Ausgangsanschluß mit dem Eingangsanschluß des Inverters (20) des Eingabepuffers (12) verbunden ist.

Die Zeilenadreßschalttransistoreinheit (4) besteht aus einem Inverter (26) und einem CMOS-Transmissionsgatter (25), das einen NMOS-Transistor, dessen Gate-Elektrode das Zeilenadreßzwischen­ speichersignal (XAL) zugeführt wird, und einen PMOS-Transistor beinhaltet, dessen Gate-Elektrode ein durch den Inverter (26) invertiertes Invers-Zeilenadreßzwischenspeichersignal (XALB) zugeführt wird, wobei die Eingangsseite des Transmissionsgatters mit dem Ausgang des Inverters (23) verbunden ist.

Die Spaltenadreßschalttransistoreinheit (9) besteht aus einem Inverter (28) und einem CMOS-Transmissionsgatter (27), das einen PMOS-Transistor, dessen Gate-Elektrode ein Spaltenadreßzwischen­ speichersignal (YAL) zugeführt wird, und einen NMOS-Transistor beinhaltet, dessen Gate-Elektrode ein durch den Inverter (28) invertiertes Invers-Spaltenadreßzwischenspeichersignal (YALB) zugeführt wird, wobei die Eingangsseite dieses Transmissions­ gatters ebenfalls mit dem Ausgang des Inverters (23) verbunden ist.

Der Zeilenadreßzwischenspeicherschaltkreis (5) enthält folgende Elemente: einen Inverter (30), dessen Eingangsanschluß mit der Ausgangsseite des Transmissionsgatters (25) der Zeilenadreß­ schalttransistoreinheit (4) verbunden ist; einen Inverter (31), dessen Eingangsanschluß mit dem Ausgangsanschluß und dessen Ausgangsanschluß mit dem Eingang des Inverters (30) verbunden sind; einen Inverter (32), dessen Eingangsanschluß mit dem Aus­ gangsanschluß des Inverters (30) verbunden ist; ein NAND-Gatter (33), das das Ausgangssignal des Inverters (32) und ein Zeilen­ adreßfreigabesignal (XAE) empfängt; einen Inverter (34), der seriell mit dem NAND-Gatter (33) verbunden ist und am Ausgang das Zeilenadreßeingabesignal (RAI) abgibt; ein NAND-Gatter (35), das das Ausgangssignal des Inverters (30) und das Zeilenadreßfreiga­ besignal (XAE) empfängt; sowie einen Inverter (36), der seriell mit dem NAND-Gatter (35) verbunden ist und am Ausgang ein Invers- Zeilenadreßeingabesignal (RAIB) abgibt.

Der Spaltenadreßzwischenspeicherschaltkreis (10) enthält folgende Elemente: ein CMOS-Transmissionsgatter (29), dessen Eingangsseite mit der Ausgangsseite des CMOS-Transmissionsgatters (27) ver­ bunden ist und das aus einem NMOS-Transistor, dessen Gate-Elek­ trode das Spaltenadreßzwischenspeichersignal (YAL) zugeführt wird, und einem PMOS-Transistor, dessen Gate-Elektrode das durch den Inverter (28) gelieferte Invers-Spaltenadreßzwischenspeicher­ signal (YALB) zugeführt wird, besteht; einen Inverter (37), dessen Eingangsanschluß mit der Ausgangsseite des CMOS-Trans­ missionsgatters (27) der Spaltenadreßschalttransistoreinheit (9) verbunden ist; einen Inverter (38), dessen Eingangsanschluß mit dem Ausgangsanschluß des Inverters (37) und dessen Ausgangsan­ schluß mit der Gate-Elektrode des NMOS-Transistors des CMOS- Transmissionsgatters (29) verbunden sind; einen Inverter (39), dessen Eingangsanschluß mit dem Ausgangsanschluß des Inverters (37) verbunden ist und der das Spaltenadreßeingabesignal (CAI) ausgibt; sowie einen Inverter (40), dessen Eingangsanschluß mit der Ausgangsseite des CMOS-Transmissionsgatters (29) verbunden ist und der ein Invers-Spaltenadreßeingabesignal (CAIB) ausgibt.

Im folgenden wird nun unter Bezugnahme auf Fig. 4 die Funktions­ weise der, wie oben beschrieben aufgebauten, Adreßeingabepuffer­ einrichtung erläutert.

Wenn ein Invers-Zeilenadreßabtastsignal (RASB) erzeugt wird, wechselt das Zeilenadreßsteuersignal (XAC) während des fallenden Übergangs des Invers-Zeilenadreßabtastsignals (RASB) auf hohen Pegel. Das Spaltenadreßsteuersignal (YAC) steigt erst später als das Zeilenadreßsteuersignal (XAC) an. Sobald das Spaltenadreß­ steuersignal (YAC) auf hohen Pegel wechselt, wechselt das Aus­ gangssignal des NOR-Gatters (24) auf niedrigen Pegel. Das aus den zwei PMOS-Transistoren (19) bestehende Transmissionsgatter wird leitend geschaltet. Gleichzeitig wird der NMOS-Transistor (22) sperrend geschaltet. Hierbei erzeugen die Inverter (20) und (21) eine Verzögerung, um den beim Leitendschalten der zwei PMOS- Transistoren (19) erzeugten Spitzenstrom zu reduzieren.

Der die konstante Spannung (Vref) (15) an seiner Gate-Elektrode empfangende PMOS-Transistor (16) wird leitend geschaltet und dann wechselt sein Drain-Elektrodensignal auf hohen Pegel. Diese auf hohem Logikpegel liegende Spannung gelangt an die Gate-Elektroden der NMOS-Transistoren(17) und (18), wodurch diese leitend ge­ schaltet werden.

Wenn nun eine Adreßeingabe mit hohem Logikpegel vom Adreßeingabe­ anschluß (1) empfangen wird, wird der PMOS-Transistor (14) sper­ rend geschaltet und die Drain-Elektrode des NMOS-Transistors (17) wechselt auf niedrigen Pegel. Wenn eine Adreßeingabe mit niedri­ gem Logikpegel empfangen wird, wird der PMOS-Transistor (14) leitend geschaltet und die Drain-Elektrode des NMOS-Transistors (17) wechselt auf hohen Pegel.

Der Inverter (23) invertiert das Signal der Drain-Elektrode des NMOS-Transistors (17), um Adreßeingabepuffersignale zu erzeugen. Daher erzeugt der Eingabepuffer (12), wenn er ein Adreßeingabe­ signal mit einem TTL-Pegel empfängt, ein Adreßeingabesignal mit einem CMOS-Pegel.

Wenn das Zeilenadreßzwischenspeichersignal (XAL) auf den niedri­ gen Logikpegel fällt, fällt in der Zeilenadreßschalttransistor­ einheit (4) das Zeilenadreßsteuersignal (XAC) ebenfalls auf niedrigen Logikpegel. Wenn das CMOS-Transmissionsgatter (25) ein Zeilenadreßzwischenspeichersignal (XAL) mit hohem Logikpegel empfängt, übermittelt es das Ausgangssignal des Inverters (23) zu einem aus den Invertern (30) und (31) bestehenden Zwischenspei­ cherschaltkreis. Das zwischengespeicherte Signal wird dann durch den Inverter (32) invertiert. Das Zeilenadreßfreigabesignal (XAE) wechselt aufgrund des Invers-Zeilenadreßabtastsignals (RASB) später als das Zeilenadreßsteuersignal (XAC) auf hohen Pegel. Wenn sich das Ausgangssignal des Inverters (32) im hohen Logikzu­ stand befindet und das Zeilenadreßfreigabesignal (XAE) auf hohem Pegel ist, wechselt das Ausgangssignal (RAI) des Inverters (34) über das NAND-Gatter (33) auf hohen und das Ausgangssignal (RAIB) des Inverters (36) über das NAND-Gatter (35) auf niedrigen Pegel. Das Spaltenadreßsteuersignal (YAC) wechselt später als das Zei­ lenadreßfreigabesignal (XAE) auf hohen Pegel, wenn das Invers- Zeilenadreßabtastsignal (RASB) auf niedrigen Pegel wechselt.

Der Eingabepuffer (12) wird wirksam, wenn sich das Spaltenadreß­ steuersignal (YAC) auf hohem Pegel befindet. Wenn eine Spalten­ adreßeingabe mit hohem Logikpegel vom Adreßeingabeanschluß (1) empfangen wird, gibt der Inverter (23) des Eingabepuffers (12) ein Signal mit hohem Logikpegel aus. Während eines ansteigenden Übergangs des Spaltenadreßsteuersignals (YAC) wird der Übergang des Spaltenadreßzwischenspeichersignals (YAL) von hohem zu nied­ rigem Pegel verzögert. Die CMOS-Transmissionsgatter (27) und (29) werden leitend geschaltet, sobald sich das Spaltenadreßzwischen­ speichersignal (YAL) auf niedrigem Pegel befindet, so daß die Inverter (37) und (39) das Spaltenadreßeingabesignal (CAI) als Signal mit hohem Logikpegel und der Inverter (40) das Invers- Spaltenadreßeingabesignal (CAIB) als Signal mit niedrigem Logik­ pegel ausgeben. Das Spaltenadreßzwischenspeichersignal (YAL) wechselt wieder auf hohen Pegel, sobald das Invers-Spaltenadreß­ abtastsignal (CASB) auf niedrigen Pegel fällt. Das Zeilenadreß­ eingabesignal (RAI) und das Invers-Zeilenadreßeingabesignal (RAIB) bleiben unverändert bis das Zeilenadreßfreigabesignal (XAE) auf niedrigen Pegel fällt.

Nach dem Stand der Technik sind, wenn eine Anzahl N von Adressen vorhanden ist, N Spaltenadreßeingabepuffer und N Zeilenadreßein­ gabepuffer erforderlich, das heißt, daß 2N Adreßeingabepuffer nötig sind. Wenn das Layout eines Eingabepuffers nach Entwurfsmaß für ein 64 Mbit-DRAM erstellt wird, werden bei 26 erforderlichen Adreßeingabepuffern unter der Annahme, daß die von einem Adreß­ eingabepuffer belegte Fläche 120 µm × 60 µm beträgt, 180 000 µm² benötigt.

Hingegen sind durch die erfindungsgemäße Vereinigung von Spalten­ adreßeingabepuffer und Zeilenadreßeingabepuffer in einem Adreß­ eingabepuffer nur N Adreßeingabepuffer erforderlich, wodurch die von den Adreßeingabepuffern belegte Layoutfläche um die Hälfte reduziert ist. Das heißt im Fall eines 64 Mbit-DRAMs, daß die Fläche auf ungefähr 90 000 µm² reduziert werden kann. Außerdem erhält man durch Steuerung einer Spaltenadresse und einer Zeilen­ adresse mit einem einzigen Eingabepuffer ein Zeilenadreßeingabe­ signal und ein Spaltenadreßeingabesignal mit derselben Charak­ teristik und verbessert dadurch die Charakteristik des gesamten integrierten Schaltkreises.

Claims (10)

1. Adreßeingabepuffereinrichtung eines Halbleiterspeicher­ bauelements mit:

• - einem Adreßeingabeanschluß (1),
• - einer Spaltenadreßschalteinheit (9),
• - einer Zeilenadreßschalteinheit (4),
• - einer mit der Spaltenadreßschalteinheit (9) verbundenen Spaltenadreßzwischenspeichereinheit (10),
• - einer mit der Zeilenadreßschalteinheit (4) verbundenen Zeilenadreßzwischenspeichereinheit (5),

gekennzeichnet durch

• - eine gemeinsame Eingabepuffereinheit (12) zur Spalten- und Zeilenadresseneingabe und -pufferung, die zwischen den Adreßein­ gabeanschluß (1) und einen gemeinsamen Eingangsknoten der Spal­ tenadreßschalteinheit (9) und der Zeilenadreßschalteinheit (4) eingeschleift ist und die durch eine Eingabepuffersteuereinheit (13) gesteuert wird.

2. Adreßeingabepuffereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß

• - die Eingabepuffereinheit (12) in Abhängigkeit von einem ersten logischen Zustand eines ersten Steuersignals (XAC) ein Zeilenadreßsignal und in Abhängigkeit von einem zweiten logischen Zustand eines zweiten Steuersignals (YAC) ein Spaltenadreßsignal empfängt und die Spalten- und Zeilenadreßsignale puffert,
• - die Zeilenadreßschalteinheit (4) das gepufferte Adreßsi­ gnal in Abhängigkeit von einem ersten Signal (XAL) übermittelt, das in den zweiten Zustand übergeht, bevor das erste Steuersignal (XAC) in den zweiten Zustand wechselt,
• - die Zeilenadreßzwischenspeichereinheit (5) in Abhängigkeit eines zweiten, nach dem Wechsel des ersten Signals in den zweiten Zustand in den ersten Zustand übergehenden Signals (XAE) mit der Zeilenadreßschalteinheit (4) leitend verbunden ist,
• - die Spaltenadreßschalteinheit (9) das gepufferte Adreßsi­ gnal in Abhängigkeit eines dritten, nach dem Wechsel des zweiten Steuersignals (YAC) in den ersten Zustand in den zweiten Zustand übergehenden Signals (YAL) übermittelt, wobei über die Zeilenadreßschalteinheit (4) das erste Signal (XAL), das vor der Pufferung einer Adreßeingabe in den zweiten Zustand übergeht, über die Zeilenadreßzwischenspeichereinheit (5) das zweite Signal (XAE), das nach dem Wechsel des ersten Signals (XAL) in den zweiten Zustand in den ersten Zustand übergeht, und über die Spaltenadreßschalteinheit (9) das dritte Signal (YAL), das nach dem Übergang des zweiten Steuersignals in den ersten Zustand in den zweiten Zustand übergeht, empfangen wird.

3. Adreßeingabepuffereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Eingabepuffereinheit (12) folgen­ de Elemente aufweist:

• - einen ersten PMOS-Transistor (14), dessen Gate-Elektrode mit dem Adreßeingabeanschluß (1) verbunden ist,
• - einen zweiten PMOS-Transistor (16), dessen Source-Elek­ trode mit der Source-Elektrode des ersten PMOS-Transistors (14) gemeinsam verbunden ist, und an dessen Gate-Elektrode eine kon­ stante Spannung angelegt ist,
• - einen ersten NMOS-Transistor (17), dessen Drain-Elektrode mit der Drain-Elektrode des ersten PMOS-Transistors (14) und dessen Source-Elektrode mit Erdpotential verbunden sind,
• - eine zweiten NMOS-Transistor (18), dessen Drain-Elektrode mit der Drain-Elektrode des zweiten PMOS-Transistors (16), dessen Source-Elektrode mit Erdpotential und dessen Gate-Elektrode gemeinsam mit seiner Drain-Elektrode und der Gate-Elektrode des ersten NMOS-Transistors (17) verbunden sind,
• - zwei dritte PMOS-Transistoren (19), deren Drain-Elektroden mit den Source-Elektroden des ersten und des zweiten PMOS-Transi­ stors (14 und 16) und deren Source-Elektroden mit einer Versor­ gungsspannung verbunden sind,
• - einen ersten Inverter (20) mit einem Eingangsanschluß, der mit der Gate-Elektrode eines der dritten PMOS-Transistoren (19) verbunden ist,
• - einen zweiten Inverter (21) mit einem Ausgangsanschluß, der mit der Gate-Elektrode des anderen der dritten PMOS-Transistoren (19) verbunden ist, und einem mit dem Ausgangsanschluß des ersten Inverters (20) verbundenen Eingangsanschluß,
• - einen dritten NMOS-Transistor (22) mit einer mit dem Eingangsanschluß des ersten Inverters (20) verbundenen Gate-Elek­ trode, einer mit der Drain-Elektrode des ersten NMOS-Transistors (17) verbundenen Drain-Elektrode und einer mit Erdpotential verbundenen Source-Elektrode und
• - einen dritten Inverter (23) mit einem Eingangsanschluß, der mit der Drain-Elektrode des dritten NMOS-Transistors (22) verbunden ist.

4. Adreßeingabepuffereinrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Zeilenadreßschalteinheit (4) als Zeilenadreßschalttransistoreinheit ausgebildet ist und folgende Elemente aufweist:

• - einen vierten Inverter (26) zur Invertierung des ersten Signals (XAL),
• - ein erstes CMOS-Transmissionsgatter (25), das einen vier­ ten NMOS-Transistor, dessen Gate-Elektrode das erste Signal zugeführt wird, und einen vierten PMOS-Transistor, dessen Gate- Elektrode das durch einen vierten Inverter (26) invertierte erste Signal (XALB) zugeführt wird, beinhaltet und dessen Eingangs­ anschluß mit dem Ausgangsanschluß des dritten Inverters (23) verbunden ist.

5. Adreßeingabepuffereinrichtung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß die Zeilenadreßzwischenspei­ chereinheit (5) folgende Elemente aufweist:

• - einen fünften Inverter (30), der mit dem Ausgangsanschluß des ersten CMOS-Transmissionsgatters (25) verbunden ist,
• - einen sechsten Inverter (31), dessen Eingangsanschluß mit dem Ausgangsanschluß des fünften Inverters (30) und dessen Aus­ gangsanschluß mit dem Eingangsanschluß des fünften Inverters (30) verbunden sind,
• - einen siebten Inverter (32) mit einem Eingangsanschluß, der mit dem Ausgangsanschluß des fünften Inverters (30) verbunden ist,
• - ein erstes NAND-Gatter (33), das die Ausgabe des siebten Inverters (32) und das zweite Signal (XAE) empfängt,
• - einen achten Inverter (34), dessen Eingang mit dem Aus­ gangsanschluß des ersten NAND-Gatters (33) verbunden ist, zur Ausgabe eines Zeilenadreßeingabesignals (RAI),
• - ein zweites NAND-Gatter (35), das die Ausgabe des fünften Inverters (30) und das zweite Signal (XAE) empfängt, und
• - einen neunten Inverter (36), dessen Eingang mit dem Aus­ gangsanschluß des zweiten NAND-Gatters (35) verbunden ist, zur Ausgabe eines Invers-Zeilenadreßeingabesignals (RAIB).

6. Adreßeingabepuffereinrichtung nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß die Spaltenadreßschalteinheit (9) als Spaltenadreßschalttransistoreinheit ausgebildet ist und folgende Elemente aufweist:

• - einen zehnten Inverter (28) zur Invertierung des dritten Signals (YAL) und
• - ein zweites CMOS-Transmissionsgatter (27), das einen fünften PMOS-Transistor mit einer das dritte Signal empfangenden Gate-Elektrode und einen fünften NMOS-Transistor mit einer das durch den zehnten Inverter (28) invertierte dritte Signal (YALB) empfangenden Gate-Elektrode beinhaltet.

7. Adreßeingabepuffereinrichtung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß die Spaltenadreßzwischenspei­ chereinheit (10) folgende Elemente aufweist:

• - ein drittes CMOS-Transmissionsgatter (29), das einen sechsten NMOS-Transistor (27) mit einer das dritte Signal (YAL) empfangenden Gate-Elektrode und einen sechsten PMOS-Transistor mit einer das durch den zehnten Inverter (28) invertierte dritte Signal (YALB) empfangenden Gate-Elektrode einschließt, wobei der Eingangsanschluß des dritten CMOS-Transmissionsgatters (29) mit dem Ausgangsanschluß des zweiten CMOS-Transmissionsgatters (27) verbunden ist,
• - einen elften Inverter (37), dessen Eingangsanschluß mit der Ausgangsseite des zweiten CMOS-Transmissionsgatters (27) der Spaltenadreßschalteinheit (9) verbunden ist,
• - einen zwölften Inverter (38), dessen Eingangsanschluß mit dem Ausgang des elften Inverters (37) und dessen Ausgangsanschluß mit der Gate-Elektrode des sechsten NMOS-Transistors des dritten CMOS-Transmissionsgatters (29) verbunden sind,
• - einen dreizehnten Inverter (39), dessen Eingangsanschluß mit dem Ausgangsanschluß des elften Inverters (37) verbunden ist und der ein Spaltenadreßeingabesignal (CAI) ausgibt, und
• - einen vierzehnten Inverter (40), dessen Eingangsanschluß mit dem Ausgangsanschluß des dritten CMOS-Transmissionsgatters (29) verbunden ist und der ein Invers-Spaltenadreßeingabesignal (CAIB) ausgibt.

8. Adreßeingabepuffereinrichtung nach einem der Ansprüche 1 bis 7, gekennzeichnet durch eine Einheit (13) zur Erzeugung eines Steuersignals, die Spalten- und Zeilenadreßsteuersignale (XAC, YAC) empfängt und ein Signal des ersten logischen Zustands ab­ gibt, wenn sich eines der beiden Steuersignale in dem ersten Zustand befindet.

9. Adreßeingabepuffereinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Einheit (13) zur Erzeugung der Steuer­ signale eine Logikeinheit (24) beinhaltet, die das erste (XAC) und das zweite Steuersignal (YAC) empfängt und ein dem ersten logischen Zustand entsprechendes Signal ausgibt, wenn sich eines der beiden Steuersignale im ersten Zustand befindet, und dessen Ausgangsanschluß mit dem Eingangsanschluß des ersten Inverters (20) verbunden ist.