DE68910994T2

DE68910994T2 - Schaltung zur Einstellung des Betriebsmodus für DRAM-Speicher.

Info

Publication number: DE68910994T2
Application number: DE89102251T
Authority: DE
Inventors: Tatsuo Ikawa; Shigeo Ohshima; Haruki Toda
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp
Priority date: 1988-02-12
Filing date: 1989-02-09
Publication date: 1994-05-05
Anticipated expiration: 2009-02-10
Also published as: JPH01205788A; EP0328110A3; DE68910994D1; EP0328110B1; US4984216A; KR890013579A; EP0328110A2; KR920008032B1

Description

Schaltung zur Einstellung des Betriebsmodus für DRAM-Speicher

Die vorliegende Erfindung betrifft eine integrierte Halbleiterschaltungseinrichtung, welche einen Speicher mit wahlfreiem Zugriff des dynamischen Typs (im folgenden als "DRAM" bezeichnet) beinhaltet, und insbesondere eine Schaltung zur Einstellung einer Betriebsart, die für eine integrierte Speicherschaltungseinrichtung einer Bildverarbeitungsschaltung verwendet werden kann, z.B. zur Einstellung der Betriebsart des DRAM als Reaktion auf ein -(column address strobe: Spaltenadreßtakt)-Signal, welches vor der Eingabe eines - (row address strobe: Zeilenadreßtakt)-Signals empfangen wird.
Seit kurzem besteht die Tendenz, verschiedene Funktionen in eine einzelne integrierte Speicherschaltungseinrichtung einzubeziehen, um Mehrfunktions-Betriebsarten zu erzielen. So werden beispielsweise im Falle der integrierten DRAM-Schaltungseinrichtung mit ein Bit breiter Ausgangskonfiguration -, - und -(schreibfreigabe)-Signale als Steuersignale verwendet. Wird eine Kombination dieser Steuersignale zur Einstellung der Betriebsart herangezogen, so ist es möglich, die anschließende Betriebsart des Speichers anhand der - und -Signalzustände zu bestimmen, die zum Zeitpunkt des Abfallens des -Signals gesetzt sind. In diesem Fall ist es theoretisch möglich, 2² = 4 verschiedene Betriebsarten einzustellen. Es ist jedoch erforderlich, die nachstehende Tatsache als ein einem DRAM inhärentes Problem zu berücksichtigen. Im allgemeinen wird ein Modus, bei dem das -Signal auf einen niedrigen Pegel (aktiver Pegel) zum Zeitpunkt des Abfallens des -Signals gesetzt ist, als ein Auto-Refresh- bzw. automatischer Auffrisch-Modus verwendet, wobei die Refresh- bzw. Auffrischoperation gemäß einer von einem Zähler im Speicher generierten Zeilenadresse erfolgt. Im Refresh- Modus ist keine Spaltenadresse erforderlich, und es ist nicht notwendig, eine externe Adresse gemäß dem -Signal abzurufen. Wenn folglich das -Signal auf den niedrigen Pegel gesetzt ist, ist es im allgemeinen schwierig, einen Betriebsmodus vorzugeben, in dem eine Spalten- oder Zeilenadresse aus der Umgebung bzw. Peripherie erforderlich ist.
Vor kurzem sind jedoch Speicher mit seriellen, aufeinananderfolgenden Eingabe/Ausgabe-Anschlüssen bzw. -Ports als integrierte Bildverarbeitungsspeicherschaltungseinrichtungen entwickelt worden, und im Zuge dieser Speicherentwicklung sind verschiedene Modi, in denen die Vorgabe der Spaltenadresse nicht erforderlich ist, bereitgestellt worden. Da beispielsweise die Inhalte einer durch eine einzelne Zeilenadresse vorgegebenen Gruppe von Speicherzellen kollektiv in jeder Datenaustauschoperation zwischen dem seriellen Eingabe/Ausgabeabschnitt und dem Speicherabschnitt übertragen werden, ist die Spaltenadresse nicht erforderlich. Da weiterhin die Inhalte einer durch eine einzelne Zeilenadresse vorgegebenen Gruppe von Speicherzellen gleichzeitig im Flash- bzw. sofort- Schreibmodus entsprechend eine schnellen Bildlöschmodus oder dergl. geschrieben werden, ist die Spaltenadresse nicht erforderlich. Es besteht deshalb eine Möglichkeit, daß der Modus zur Eingabe des -Signals vor dem -Signal (der als der -vor- -Modus bekannt ist) zur selektiven Einstellung von anderen Funktionsmodi als dem Auto-Refresh-Modus verwendet wird. Aus diesem Grund erfolgt die Vorgabe des Modus selbst beim Mehrfunktionsmodusspeicher durch die -vor- - Operation in Funktionsmodi, in denen keine Spaltenadresse verwendet wird, und es ist wünschenswert, diejenigen Funktionsmodi, in denen das -Signal auf einen hohen Pegel gesetzt ist, beizubehalten, so daß die Funktionsarten, die die Spaltenadresse erfordern, selektiv eingestellt werden können. In diesem Fall tritt ein Problem bezüglich der zeitlichen Beziehung zwischen der vom im Speicher vorgesehenen Zähler generierten Zeilenadresse und der extern gelieferten Zeilenadresse auf. Im folgenden wird dieses Problem anhand der Fig. 1 und 2 detailliert erläutert.
Wie aus der Fig. 1 ersichtlich ist, werden ein externes und ein internes Adreßsignal (vom Zähler der Einrichtung generiert) an eine Adressenpufferschaltung 11 geliefert. Der Betrieb der Adressenpufferschaltung 11 wird durch die - und -Signale gesteuert. Ein Ausgang der Adressenpufferschaltung 11 wird an eine Wortleitungs-Auswahl/Treiberschaltung 12 geliefert.
Beim Aufbau der Schaltung gemäß Fig. 1 sind, wie in der Fig. 2 gezeigt, mit dem Abruf der in einer externen Adresse enthaltenen Zeilenadresse zum Zeitpunkt des Abfallens des - Signals die Setup-Zeit tASR und die Haltezeit tRAH präzise gegenüber dem Zeitpunkt des Abfallens des -Signals bestimmt. Im Auto-Refresh-Modus, in dem die interne Adresse abgerufen wird, ist es deshalb erforderlich, die Pegel der externen und internen Adresse während der Zeit zwischen dem Beginn der Setup-Zeit tASR und dem Ende der Haltezeit tRAH vollständig zu verschieben oder zu ändern. Zur Erfüllung dieser Anforderung wird die Setup-Zeit tCSR des -Signals im Falle der Einstellung des -vor- -Modus so gewählt, daß sie länger ist als der Mindestwert tASRmin der Setup-Zeit tASR. Als Ergebnis wird es möglich, festzustellen, ob sich die Schaltung vor dem Abruf der Zeilenadresse im Auto- Refresh-Modus befindet oder nicht. Die Adressenpufferschaltung 11 kann deshalb den Abruf einer der externen und internen Adressen während der Dauer der Setup-Zeit tASR und der Haltezeit tRAH wählen. Darüber hinaus erfordert die Datenübertragung von der Adressenpufferschaltung 11 zur Wortleitungs-Auswahl/Treiberschaltung 12 im Gegensatz zu dem Speichersystem ohne Auto-Refresh-Modus keine zusätzliche Zeit.
In dem Fall jedoch, in dem eine Betriebsart durch die - vor- -Operation vorgegeben ist, welche die externe Adresse erfordert und verschieden vom Auto-Refresh-Modus ist, kann die Modusvorgabe nicht nur durch die Erkennung eines hohen oder niedrigen Pegels des -Signals erfolgen. Dieses Problem tritt allgemein in integrierten Halbleiterschaltungseinrichtungen (integrierte DRAM-Schaltungseinrichtung, integrierte Bildverarbeitungsschaltungseinrichtung und dergl.) auf, welche mit einem DRAM ausgerüstet sind, das die Vorgabe einer anderen Betriebsart als den Auto-Refresh-Modus durch Verwendung der -vor- -Operation erfordert.
In einem anderen als dem -vor- -Modus wird außerdem gewünscht, daß die für das herkömmliche DRAM zutreffenden Zeitabläufe eingestellt werden können. Der Grund hier ist, daß eine integrierte Halbleiterschaltungseinrichtung mit zusätzlichem DRAM-Modus erreicht werden kann, ohne eine weitere Schaltung bereitzustellen oder das Speichersystem zu ändern.
Es ist eine Aufgabe der vorliegenden Erfindung, eine integrierte Halbleiterschaltungseinrichtung mit einer Betriebsarteneinstellschaltung bereitzustellen, welche durch die - vor- -Operation einen anderen Betriebsmodus oder -modi als den Auto-Refresh-Modus einstellen kann, ohne die Operationsgeschwindigkeit zu verringern.
Eine weitere Aufgabe dieser Erfindung ist die Bereitstellung einer integrierten Halbleiterschaltungseinrichtung mit einer Betriebsarteneinstellschaltung, welche die für das herkömmliche DRAM zutreffenden Zeitabläufe in einem anderen als dem -vor- -Modus einstellen kann.
Bei diesem Aufbau wird nicht nur die Bestimmung des hohen oder niedrigen Pegels des -Signals, sondern auch die Bestimmung des hohen oder niedrigen Pegels des extern gelieferten Moduseinstellsignals zur Betriebsarteneinstellung herangezogen. Es wird deshalb möglich, einen Betriebsmodus vorzugeben, der vom Auto-Refresh-Modus verschieden ist und eine externe Adresse durch die -vor- -Operation erfordert. Wenn außerdem die Moduswahl durch die -vor- - Operation erfolgt, dann wird das extern gelieferte Moduseinstellsignal vor der externen Adreßeingabe eingestellt. Es ist deshalb möglich, den Modus vor Empfang der Zeilenadresse zu bestimmen. Mit anderen Worten, es wird möglich, die von der Adressenpufferschaltung zu empfangende externe oder interne Adresse im voraus zu wählen. Es ist somit nicht erforderlich, Zeit für eine Adressenänderung zum Zeitpunkt der Betriebsarteneinstellung aufzuwenden, wodurch eine Verringerung der Operationsgeschwindigkeit verhindert wird.
Da außerdem in einem anderen als dem -vor- -Modus der Mindestwert der Setup-Zeit des Moduseinstellsignals gleich der Setup-Zeit des externen Adreßeingangs gesetzt ist, ist es möglich, für das konventionelle DRAM zutreffende Zeitabläufe einzustellen. Auf diese Weise kann die Schaltungseinrichtung als eine integrierte DRAM-Schaltungseinrichtung verwendet werden, die zusätzlich über den herkömmlichen DRAM-Modus verfügt.
Diese Erfindung wird anhand der nachfolgenden detaillierten Beschreibung unter Bezugnahme auf die beiliegenden Zeichnungen erläutert; es zeigen:
Fig. 1 ein Blockschaltbild eines Betriebsarten-Einstellabschnitts und einer peripheren Schaltung der herkömmlichen integrierten DRAM-Schaltungseinrichtung;
Fig. 2 ein Zeitdiagramm verschiedener Signale in der Schaltung gemäß Fig. 1;
Fig. 3 ein Blockschaltbild einer Betriebsarteneinstellschaltung gemäß einer Ausführungsform dieser Erfindung;
Fig. 4 ein Zeitdiagramm verschiedener Signale in der Schaltung gemäß Fig. 3;
Fig. 5 ein Zeitdiagramm der Signalannahmedauer jeder Pufferschaltung in der Schaltung gemäß Fig. 3;
Fig. 6A ein Beispiel für den Aufbau der Pufferschaltung gemäß Fig. 3;
Fig. 6B ein Schema zur Darstellung der Funktionsweise der Schaltung gemäß Fig. 6A;
Fig. 7A ein Beispiel für den Aufbau der in der Schaltung gemäß Fig. 3 enthaltenen Betriebsartenwahlschaltung;
Fig. 7B ein Schema zur Darstellung der Funktionsweise der Schaltung gemäß Fig. 7A;
Fig. 8 ein Schema zur Darstellung der durch den Ausgang der Schaltung gemäß Fig. 7A und eines Betriebsarteneinstellsteuersignals bestimmten Modi;
Fig. 9 ein Schaltbild zur Darstellung eines beispielhaften Aufbaus einer Schaltung zur Generierung eines Auto- Refresh-Signals gemäß Fig. 8;
Fig. 10 ein Schaltbild zur Darstellung eines beispielhaften Aufbaus einer Schaltung zur Generierung eines eine bestimmte Betriebsart gemäß Fig. 8 kennzeichnenden Signals;
Fig. 11A ein Schaltschema eines beispielhaften Aufbaus eines Empfängerabschnitts für eine 1 Bit breite Adresse in der in der Fig. 3 dargestellten Adressenpufferschaltung;
Fig. 11B ein Schaltschema eines beispielhaften Aufbaus eines Auswahlabschnitts für eine 1 Bit breite Adresse in der in der Fig. 3 dargestellten Adressenpufferschaltung;
Fig. 12 ein Schema eines beispielhaften Aufbaus einer Steuersignalgeneratorschaltung gemäß Fig. 3;
Fig. 13 ein Zeitdiagramm zur Darstellung der Beziehung zwischen verschiedenen Signalen in der Schaltung gemäß Fig. 12 und eines Zwischenspeichersignals, welches in der Betriebsarteneinstellschaltung gemäß Fig. 7A verwendet wird.
Die Fig. 3 zeigt eine Betriebsarteneinstellschaltung gemäß einer Ausführungsform dieser Erfindung. Die Betriebsarteneinstellschaltung ist in einem DRAM-Abschnitt beispielsweise einer integrierten Bildverarbeitungsschaltungseinrichtung vorgesehen. Ein Moduseinstellsignal (welches z.B. durch repräsentiert wird, wobei jedoch auch ein anderes bzw. andere Signale verwendet werden können) wird an eine Pufferschaltung 13 geliefert und dessen Pegel wird konvertiert (z.B. vom TTL- Pegel auf den internen Pegel "H" (high - hoch) oder "L" (low - niedrig). Das -Signal wird an eine Pufferschaltung 14 geliefert und dessen Pegel wird konvertiert. In einer Moduswahlschaltung 15 wird ein Moduswahlsignal als Reaktion auf die Ausgänge der Pufferschaltungen 13 und 14 zwischengespeichert, wenn das -Signal aktiviert ist, und das Moduswahlsignal erzeugt. Eine Adressenpufferschaltung 16 für die Zeilenadresse wird durch das Moduswahlsignal und des - Signal gesteuert, um entweder die externe Adresse (Zeilenadresse) oder die interne Adresse (vom Adreßzähler in dr Einrichtung ausgegebene Zeilenadresse) zu wählen. Der Ausgang der Adressenpufferschaltung 16 wird an eine Wortleitungs- Auswahl/Treiberschaltung 17 geliefert. Das -Signal und das Auto-Refresh-(AR)-Signal werden an eine Steuersignalgeneratorschaltung 18 gelegt, und verschiedene Steuersignale , ACP, , NAC und REF, welche zur Steuerung der Adressenpufferschaltung 16 herangezogen werden, werden auf Basis des - und des AR-Signals gebildet.
Die Fig. 4 zeigt ein Beipiel der zeitlichen Beziehung des -, -, - und des externen Adreßsignals im -vor- - Modus der Betriebsarteinstellschaltung gemäß Fig. 3. Es sei nunmehr angenommen, daß die Setup-Zeit des -Signals bezüglich des -Signals tCSR, die Setup-Zeit des -Signals bezüglich des -Signals ts, die Haltezeit des -Signals tH, die Setup-Zeit des externen Adreßsignals bezüglich des - Signals tASR und die Haltezeit des externen Adreßsignals tRAH beträgt. In diesem wie auch im herkömmlichen Fall ist die Setup-Zeit tCSR so eingestellt, daß sie größer ist als der Mindestwert tASRmin der Setup-Zeit tASR. Des weiteren ist bei dieser Ausführungsform der Mindestwert tsmin der Setup-Zeit ts so eingestellt, daß er gleich ist dem Mindestwert tCSRmin der Setup-Zeit tCSR (tsmin = tCSRmin). Es ist jedoch möglich, die Bedingung weniger streng zu fassen, und in diesem Fall reicht es aus, wenn die Setup-Zeit ts so eingestellt ist, daß sie größer ist als der Mindestwert tASRmin der Setup-Zeit tASR (ts > tASRmin).
Bei dem DRAM des obigen Aufbaus bestimmt das -Signal die Einstellung eines Modus, bevor das Adreßsignal von der Adressenpufferschaltung empfangen wird. Das heißt, daß die Signale und in einer Abfolge von Operationen, beginnend vom Zeitpunkt des Abfallens des -Signals über die Pufferschaltungen 13 und 14 an die Moduswahlschaltung 15 geliefert werden. Entweder die externe oder die interne Adresse wird von dem von der Moduswahlschaltung 15 abgesetzten Moduswahlsignal gewählt und von der Adressenpufferschaltung 16 empfangen. Auf diese Weise ist es nicht erforderlich, eine Modusbestimmungszeit in einem Zeitraum vom Abfallen des - Signals bis zur Zwischenspeicherung der Adresse bereitzustellen, wodurch die Verringern der Operationsgeschwindigkeit verhindert wird.
Um die Betriebsartenbestimmung in einem anderen als dem - vor- -Modus in derselben Zeit wie im üblichen DRAM ausführen zu können, wird die folgende Operation abgewickelt. Bei Verwendung dieses Zeitsystems empfängt die Adressenpufferschaltung nur die externe Adresse, und deshalb ist die Auswahloperation der Adressenpufferschaltung 16 nicht erforderlich. In anderen Worten, es ist nicht notwendig, die Bedingung (ts > tASRmin) für die Setup-Zeit ts des -Signals zu stellen, und in diesem Fall kann die Setup-Zeit ts ungeführ gleich tASR eingestellt werden. Um eine Variation der Zeiten innerhalb eines bestimmten Bereichs zu gestatten, ist es nur erforderlich, die Signalannahmedauer (schraffierter Bereich) während der die Ausgangssignale von den Pufferschaltungen 13 und 14 angenommen oder empfangen werden können, und die Signalannahmedauer der Pufferschaltung 16, wie in der Fig. 5 gezeigt, einzustellen. Das bedeutet, daß die Adreßannahmedauer der Adressenpufferschaltung 16 zum Zeitpunkt des Abfallens des -Signals beginnt und innerhalb der Mindestdauer tRAHmin der Haltezeit tRAH endet, um die zeitliche Bedingung der Haltezeit tRAH zu erfüllen. Während eines anderen als des obigen Zeitraums wird die angenommene Adresse zwischengespeichert, wenn das -Signal aktiviert ist. Im Gegensatz dazu beginnt die Annahmedauer, während der die Ausgangssignale der Pufferschaltungen 13 und 14, z.B. die die Modusbestimmung betreffenden Signale und , von der Moduswahlschaltung 15 angenommen werden können, zum Zeitpunkt des Ansteigen des -Signals und endet innerhalb der Mindestdauer tHmin der Haltezeit tH, um die Zeitbedingung der Haltezeit tH zu erfüllen. In diesem Fall ist der Zustand der Datenannahme stets gesetzt, wenn das -Signal ansteigt, und somit besteht selbst dann kein Problem, wenn die Betriebsartbestimmung beispielsweise im -vor- -Modus vor dem Abfallen des RAS-Signals erfolgen muß.
Bei einem DRAM-Abschnitt mit der obigen Betriebsarteneinstellschaltung können die hohen und niedrigen Pegel des Moduseinstellsignals, z.B. des -Signals, zusätzlich zu den hohen und niedrigen Pegeln des -Signals verwendet werden. Es wird deshalb möglich, eine Betriebsart vorzugeben, die vom Auto-Refresh-Modus verschieden ist und die externe Adresse durch die -vor- -Operation erfordert. Da außerdem im -vor- -Modus die Setup-Zeiten so eingestellt sind, daß sie die Bedingung "ts > tASR" erfüllen, ist es nicht notwendig, in einem Zeitraum vom Abfallen des -Signals bis zur Adressenzwischenspeicherung Zeit für die Betriebsartbestimmung vorzusehen, was eine Verringerung der Operationsgeschwindigkeit verhindert. Darüber hinaus ist es möglich, die dem herkömmlichen DRAM entsprechenden Zeiten (tSmin = tASRmin) in einem anderen als dem -vor- -Modus einzustellen, und deshalb kann der -vor- -Modus als eine Erweiterung des herkömmlichen DRAM-Modus verwendet werden.
Jede der Pufferschaltungen 13 und 14 ist wie in der Fig. 6A gezeigt aufgebaut. In dieser Schaltung wird das Modussteuersignal (oder das Schreibfreigabesignal oder ein Ausgangsfreigabesignal ) auf dem TTL-Pegel zu einem Signal auf dem CMOS-Logikpegel mittels einer Pegelkonvertierungsschaltung 19 konvertiert. Die Pegelkonvertierungsschaltung 19 enthält P-Kanal-MOS-Transistoren 20 und 21, N-Kanal-MOS-Transistoren 22 bis 24 und CMOS-Inverter 25 und 26. Die Strompfade der MOS-Transistoren 20 bis 23 sind zwischen der Spannungsquelle VDD und den Masseanschlüssen in Reihe geschaltet. Ein Anschlußknoten zwischen den MOS-Transistoren 21 und 22 ist mit dem Eingangsanschluß der Inverters 25 gekoppelt. Der Strompfad des MOS-Transistors 24 ist zwischen dem obigen Anschlußknoten und einem Anschlußknoten zwischen den MOS-Transistoren 22 und 23 abgeschlossen und sein Gate ist mit dem Ausgangsanschluß des Inverters 25 gekoppelt. Der Ausgangsanschluß des Inverters 25 ist außerdem mit dem Eingangsanschluß des Inverters 26 gekoppelt. Das interne Signal (oder oder ) wird vom Ausgangsanschluß des Inverters 26 entnommen, durch einen Inverter 27 invertiert und in ein internes Signal CIN (oder WIN oder OIN) konvertiert. Die Fig. 6B zeigt die Wahrheitswerte der entsprechenden Signale in der in der Fig. 6A dargestellten Schaltung.
Die Moduswahlschaltung 15 ist aus (maximal) acht Schaltungen, ähnlich einer in der Fig. 7A dargestellten Schaltung, aufgebaut, die jeweils als Reaktion auf verschiedene Kombinationen der Pegel der internen Signale CIN, WIN oder OIN (oder , oder ) aktiviert werden. Die internen Signale CIN, WIN oder OIN (oder , oder ) werden an die Eingangsanschlüsse eines NAND-Gate 28 gelegt. Der Ausgangsanschluß des NAND-Gate 28 ist mit einem der Eingangsanschlüsse eines NAND- Gate 29 gekoppelt. Ein Zwischerspeicherungssignal LTC (siehe Zeitdiagramm der Fig. 13) wird an den Eingangsanschluß eines Inverters 30 gelegt, dessen Ausgangsanschluß mit dem anderen Eingangsanschluß des NAND-Gate 29 gekoppelt ist. Der Ausgangsanschluß des NAND-Gate 29 ist mit dem Eingangsanschluß eines CMOS-Inverters 33 gekoppelt, welcher aus einem P-Kanal- MOS-Tranistor 31 und einem N-Kanal-MOS-Transistor 32 gebildet ist. Die Strompfade von N-Kanal-MOS-Transistoren 34 und 35 sind zwischen einem Ende des Strompfades des MOS-Transistors 32 und dem Massenanschluß parallel geschaltet. Das Gate des MOS-Transistors 34 ist mit dem Ausgangsanschluß des Inverters 30 gekoppelt. Der Ausgangsanschluß des CMOS-Inverters 33 ist mit dem Eingangsanschluß eines Inverters 36, dessen Ausgangsanschluß mit dem Gate des MOS-Transistors 35 gekoppelt ist, verbunden. Des weiteren sind die Strompfade von P-Kanal-MOS- Transistoren 37 und 38 zwischen der Spannungsquelle VDD und dem Ausgangsanschluß des CMOS-Inverters 33 in Reihe geschaltet. Die Gates der MOS-Transistoren 37 und 38 sind jeweils mit den Ausgangsanschlüssen der Inverter 36 und 30 gekoppelt.
Bei dem in der Fig. 7A dargestellten Aufbau wird das LTC- Signal als Reaktion auf das Abfallen des -Signals auf den Pegel '"1" gelegt. Wenn das LTC-Signal auf dem Pegel "0" liegt, werden die MOS-Transistoren 34 bzw. 38 durch das Ausgangssignal "1" des Inverters 30 in den leitenden bzw. nichtleitenden Zustand gebracht. Zu diesem Zeitpunkt wird der Pegel des Ausgangssignals Ti durch eine Kombination der Pegel der Eingangssignale CIN, WIN und OIN bestimmt. Wenn das LTC- Signal auf "1" gelegt ist, wird das Ausgangssignal Ti zwischengespeichert und bleibt so lange unverändert, wie das LTC-Signal auf dem Pegel "1" gehalten wird. Das heißt, daß dann, wenn das LTC-Signal auf dem Pegel "1" liegt während das Ausgangssignal Ti auf dem Pegel "0" gehalten wird, die MOS-Transistoren 34 bzw. 38 durch den Ausgang "0" des Inverters 30 in den leitenden bzw. nichtleitenden Zustand gebracht werden. Da außerdem die MOS-Transistoren 37 und 35 durch das auf "0" liegende Ausgangssignal Ti in den leitenden und nichtleitenden Zustand gebracht werden, wird das Potential am Eingangsanschluß des Inverters 36 auf einem Potentialpegel gehalten, welcher durch die in den leitenden Zustand gesetzten Transistoren 37 und 38 auf einen hohen Pegel gezogen wird. Wenn dagegen das LTC-Signal auf dem Pegel "1" liegt, während das Ausgangssignal Ti auf dem Pegel "1" gehalten wird, werden die Transistoren 38 bzw. 34 durch das Ausgangssignal "0" des Inverters 30 leitend bzw. nichtleitend gemacht. Da jedoch in diesem Fall die Transistoren 35 bzw. 37 durch das auf "1" liegende Ausgangssignal Ti in den leitenden bzw. nichtleitenden Zustand gebracht werden, wird das Potential am Eingangsanschluß des Inverters 36 auf einem Potentialpegel gehalten, welcher durch die in den leitenden Zustand gesetzten Transistoren 32 und 35 auf einen niedrigen Pegel gezogen wird.
Auf diese Weise wird der Pegel des Ausgangssignals Ti (i entspricht 1 bis 8 (maximal)) entsprechend einer der Kombinationen (maximal 8) der Pegel der Signale , und zum Zeitpunkt des Abfallens des -Signals bestimmt. Die Fig. 7B zeigt die mit der Schaltung gemäß 7A erhaltenen Wahrheitswerte.
Die Beziehung zwischen dem Ausgangssignal Ti und dem tatsächlichen Betriebsmodus ist entsprechend der Spezifikation des integrierten Schaltungsgeräts, beispielsweise wie in der Fig. 8 dargestellt, bestimmt. In diesem Fall ist der Auto-Refresh- Modus durch das Auto-Refresh-Signal (AR) eingestellt, welches sich durch Ableitung der logischen Summe der Ausgangssignale T1 und T3, wie in der Fig. 9 gezeigt, mittels eines NOR-Gate 39 und eines Inverters 40 ergibt. Der Auto-Refresh-Modus ist eine Betriebsart, in der die externen und internen Adressen selektiv geändert werden. Es ist deshalb erforderlich, das AR-Signal sofort durch das Ausgangssignal T1 oder T3 zu generieren. Der normale Lese-/Schreibmodus, Modus Sonderfunktion 1, Modus Sonderfunktion 2 und Modus Sonderfunktion 3, welche vom Auto-Refresh-Modus verschieden sind, werden selektiv durch Signale N, SF1, SF2 und SF3, welche durch das in der Fig. 8 gezeigte Signal Ti abgeleitet werden. Es ist erforderlich, daß zu diesem Zeitpunkt kein Betriebsmodus eingestellt ist, bevor das Ausgangssignal Ti bestimmt und unverändert gehalten wird (bevor das LTC-Signal ansteigt). Aus diesem Grund werden das Signal N und ähnliche auf "1" gelegt, nachdem das LTC-Signal auf "1" gelegt ist. Zur Verwirklichung dieser Operation ist z.B. eine Signalerzeugungsschaltung für das Signal 'Sonderfunktion 1' (SF1) wie in der Fig. 10 dargestellt aufgebaut. Das heißt, Ausgangssignale T2 und T5 werden an ein aus P-Kanal-MOS-Transistoren 41 und 42 sowie aus N- Kanal-MOS-Transistoren 43 und 44 gebildetes NOR-Gate 45 gelegt. Der Strompfad eines N-Kanal-MOS-Schalttransistors 46 ist zwischen einem Ende der Strompfade der MOS-Transistoren 43 und 44 des NOR-Gate 45 und dem Masseanschluß angeschlossen. Der Ausgangsanschluß des NOR-Gate 45 ist an den Eingangsanschluß eines Inverters 47, und der Strompfad eines Pullup-P-Kanal-MOS-Transistors 48 ist zwischen dessen Ausgangsanschluß und der Spannungsquelle VDD angeschlossen. Das LTC-Signal wird an die Gates der Transistoren 46 und 48 gelegt. Liegt das LTC-Signal auf dem Pegel "0", so werden die Transistoren 46 bzw. 48 in den nichtleitenden bzw. leitenden Zustand gebracht. Als Resultat geht das Potential am Eingangsanschluß des Inverters 47 nach "1", und der Ausgang SF1 geht auf den Pegel "0". Liegt das LTC-Signal auf dem Pegel "1", so werden die Transistoren 46 bzw. 48 in den leitenden bzw. nichtleitenden Zustand gebracht, wodurch das Ausgangssignal des NOR-Gate 45 vom Inverter 47 invertiert wird und somit der logische Summenausgang SF1 der Eingänge T2 und T5 abgeleitet werden kann.
Das Signal N kann durch eine Schaltung ähnlich der Schaltung gemäß Fig. 10, und die Signale SF2 und SF3 können jeweils auf Basis von Ausgängen T3 und T8 unter Verwendung einer Schaltung ähnlich derjenigen gemäß Fig. 10 abgeleitet werden, wenn das LTC-Signal "1" wird.
Ein Teil der Adressenpufferschaltung 16 zur Verarbeitung eines Bit ist beispielhaft in den Fig. 11A und 11B dargestellt. Die Fig. 11A zeigt einen externen Adreßempfangsabschnitt und die Fig. 11B einen Adressenauswahlabschnitt (zur Auswahl und Ausgabe einer internen Adresse vom Adreßzähler des Geräts oder einer externen Adresse A, vom externen Adreßempfangsabschnitt, je nachdem, ob der Auto- Refresh-Modus eingestellt ist oder nicht). Der in der Fig. 11A gezeigte externe Adreßempfangsabschnitt enthält MOS- Transistoren 49 bis 56 und eine, wie in der Fig. 11A dargestellt, angeschlossene Differentialverstärkerschaltung 57. Das heißt, die Strompfade des P-Kanal-MOS-Transistors 55 und der N-Kanal-MOS-Transistoren 49 und 51 sind zwischen der Spannungsquelle VDD und dem Masseanschluß in Reihe geschaltet. Das Gate des MOS-Transistors 55 ist geerdet, und das Gate des MOS-Transistors 49 ist so geschaltet, daß es Steuersignal ACP empfängt. Des weiteren ist das Gate des MOS-Transistors 51 mit einem Ende des Strompfads des N-Kanal-MOS- Transistors 50 verbunden. Das andere Ende des Strompfades von MOS-Transistor 50 ist so geschaltet, daß es ein externes Adreßsignal empfängt, und sein Gate ist zum Empfang von Steuersignal geschaltet. Analog sind die Strompfade des P-Kanal-MOS-Transistors 56 und der N-Kanal-MOS-Transistoren 52 und 54 zwischen der Spannungsquelle VDD und dem Masseanschluß in Reihe geschaltet. Das Gate des MOS-Transistors 56 ist geerdet, und das Gate des MOS-Transistors 52 ist zum Empfang von Steuersignal ACP geschaltet. Weiterhin ist das Gate des MOS-Transistors 54 mit einem Ende des Strompfads den N-Kanal-MOS-Transistors 53 verbunden. Das andere Ende des Strompfads von MOD-Transistor 53 ist so geschaltet, daß es das Referenzpotential VREF empfängt, und sein Gate ist zum Empfang des Steuersignals geschaltet. Die Differentialverstärkerschaltung 57 enthält zwei CMOS-Inverter, deren Ein- und Ausgangsanschlüsse kreuzweise gekoppelt sind. Einer der Anschlußknoten zwischen den Eingangsanschlüssen und den entsprechenden Ausgangsanschlüssen davon ist mit einem Verbindungsknoten zwischen den MOS-Transistoren 55 und 49, der andere Verbindungsknoten mit einen Verbindungsknoten zwischen den MOS-Transistoren 56 und 52 gekoppelt. Die Funktionsweise der Differentialverstärkerschaltung 57 wird durch das Steuersignal gesteuert. Das Adreßsignal wird vom Verbindungsknoten zwischen den MOS-Transistoren 55 und 49, das Adreßsignal A vom Verbindungsknoten zwischen den MOS-Transistoren 56 und 52 abgesetzt.
Beim obigen Aufbau werden das externe Adreßbit und das Referenzpotential VREF abgefragt, wenn des Steuersignal HLD auf dem Pegel "1" liegt. Die beiden obengenannten Eingangssignale werden an die Differentialverstärkerschaltung 57 gelegt, wenn das Steuersignal ACP auf dem Pegel "1" liegt. Wenn das Steuersignal "0" wird, verstärkt die Differentialverstärkerschaltung 57 die Differenz zwischen den bei den Eingangssignalen und gibt die Adreßsignale A und aus.
Der in der Fig. 11B gezeigte Adreßauswahlabschnitt enthält MOS-Transistoren 58 bis 61, Zwischenspeicherschaltungen 62 und 63 sowie eine, wie in der Fig. 11B dargestellt, angeschlossene Pulldown-Schaltung 64. Das heißt, die Adreßsignale A und werden jeweils an ein Ende der Strompfade der N- Kanal-MOS-Transistoren 58 und 59 gelegt, deren Gates zum Empfang des Steuersignals NAC geschaltet sind. Das andere Ende des Strompfades von MOS-Transistor 58 ist mit dem Eingangsanschluß der Zwischenspeicherschaltung 62 gekoppelt, und das andere Ende des Strompfades des MOS-Transistors 59 ist mit dem Eingangsanschluß der Zwischenspeicherschaltung 63 gekoppelt. Jede der Zwischenspeicherschaltungen 62 und 63 ist aus zwei Invertern mit kreuzweise gekoppelten Eingangs- und Ausgangsanschlüssen aufgebaut. Die vom internen Zähler generierten internen Adressen werden jeweils an ein Ende der Strompfade der N-Kanal-MOS-Transistoren 60 und 61 gelegt, deren Gates zum Empfang des Steuersignals REF geschaltet sind. Das andere Ende des Strompfades von MOS-Transistor 60 ist mit dem Eingangsanschluß der Zwischenspeicherschaltung 62, und das andere Ende des Strompfades von MOS-Transistor 61 ist mit dem Eingangsanschluß der Zwischenspeicherschaltung 63 verbunden. Die Pulldown-Schaltung 64 ist zwischen den Ausgangsanschlüssen der Zwischenspeicherschaltungen 62 und 63 eingeschaltet. Die Pulldown-Schaltung 64 enthält zwei N- Kanal-MOS-Transistoren, wovon jeweils ein Gate mit einem Ende des Strompfads des anderen MOS-Transistors verbunden ist, und das andere Ende der Strompfade der MOS-Transistoren ist geerdet. Die Zwischenspeicher-Ausgangssignale B und von den Ausgangsanschlüssen der Zwischenspeicherschaltungen 62 und 63 werden an einen Zeilendecoder (nicht dargestellt) geschickt.
Nunmehr wird die Funktionsweise der in der Fig. 11B dargestellten Schaltung erläutert. Zunächst werden die Adreßsignale A und bei auf Pegel "1" liegendem Steuersignal NAC empfangen, und die interne Adresse vom internen Zähler wird bei auf Pegel "1" liegendem Steuersignal REF empfangen. Die empfangenen Signale werden in den Zwischenspeicherschaltungen 62 und 63 abgelegt, und die zwischengespeicherten Ausgänge B und werden an einen Zeilendecoder in der in der Schaltung gemäß Fig. 3 enthaltenen Wortleitung-Auswahl/Treiberschaltung 17 geliefert. In diesem Fall wird derjenige der Ausgänge B und der Zwischenspeicherschaltungen 62 und 63, welcher auf einen niedrigen Pegel gesetzt ist, durch die Pulldown-Schaltung 64 auf den Pegel "0" erniedrigt.
Die Steuersignale , ACP, , NAC und REF werden auf Basis des AR-Signals und eines negativen, synchron mit dem Abfall des -Signals generierten Impulses von der in der Fig. 12 dargestellten Signalgeneratorschaltung 18 gebildet. Das Signal ACP erhält man durch Invertierung des negativen Impulssignals durch einen Inverter 65, und das Signal ergibt sich durch sequentielle Invertierung des negativen Impulssignals durch Inverter 65 und 66. Weiterhin ergibt sich das Signal durch sequentielle Invertierung des negativen Impulssignals durch Inverter 65 und 67 bis 69. Das Signal REF erhält man, indem ein invertiertes Signal vom Inverter 70 zur Invertierung des negativen Impulssignals und das AR-Signal an ein NAND-Gate 71 gelegt und dann der Ausgang des NAND-Gate 71 mittels eines Inverters 72 invertiert wird. Des weiteren ergibt sich das Signal NAC, indem das negative Impulssignal und das AR-Signal an ein NOR-Gate 73 gelegt und dann der Ausgang des NOR-Gate 73 mittels Invertern 74 und 75 sequentiell invertiert wird.
Die Fig. 13 zeigt die zeitliche Beziehung zwischen dem LTC- Signal und verschiedenen Signalen innerhalb der Schaltung gemäß Fig. 12. In diesem Fall werden die Signale ACP und an die Adreßpufferschaltung 16 geliefert, und die Setup-Zeit sowie die Haltezeit werden durch die Zeitpunkte des Ansteigens von Signal ACP sowie des Abfallens von Signal bestimmt. Um außerdem die Haltezeit tRAH der externen Adresse gleich der Haltezeit tH des Moduseinstellsignals zu setzen, werden das Abfallen des Signals und das Ansteigen des LTC-Signals in der Moduswahlschaltung 15 so eingestellt, daß sie gleichzeitig erfolgen.
Wie oben beschrieben, kann der DRAM-Abschnitt gemäß dieser Erfindung durch die -vor- -Funktion auf einen anderen als den Auto-Refresh-Modus eingestellt werden. Da die Operationsgeschwindigkeit nicht so stark verringert wird, ist dieser zu diesem Zeitpunkt sehr wirksam, wenn er in der hohe Operationsgeschwindigkeit erfordernden integrierten Bildspeicherschaltung verwendet wird. Des weiteren können in einem anderen als dem -vor- -Modus die für die herkömmliche, integrierte DRAM-Schaltung geeigneten Zeiten eingestellt werden. Sie kann deshalb als ein DRAM-IC-Gerät verwendet werden, das zusätzlich über den DRAM-Modus verfügt, ohne daß eine zusätzliche Schaltung bereitgestellt oder das Speichersystem geändert wird.

Claims

1. Dynamischer Speicher mit wahlfreiem Zugriff, welcher eine Schaltung zur Einstellung eines Betriebsmodus umfaßt, die folgendes enthält:

eine Zwischenspeichereinrichtung (16) zum Empfang eines von der Peripherie gelieferten Adreßsignals und eines intern gebildetes Adreßsignals, die eines der empfangenen Adreßsignale als Reaktion auf ein Moduswahlsignal und ein Zeilenadreßsignal ( ) zwischenspeichert und das zwischengespeicherte Signal an eine Wortleitungsauswahleinrichtung (17) zur Wahl der Wortleitung eines dynamischen Speichers mit wahlfreiem Zugriff ausgibt, gekennzeichnet durch:

eine erste Einrichtung (13) zur Konvertierung des Pegels eines extern gelieferten Moduseinstellsignals ( ); eine zweite Einrichtung (14) zur Konvertierung des Pegels eines Spaltenadreßtaktsignals ( ); eine Moduswahleinrichtung (15) zur Zwischenspeicherung und Ausgabe des Moduswahlsignals auf Basis der zwischengespeicherten Ausgangssignale der ersten und zweiten Einrichtungen (13 und 14) als Reaktion auf das Zeilenadreßtaktsignal ( ); und eine Steuersignalgeneratoreinrichtung (18) zur Generierung von Steuersignalen ( , ACP, , NAC, REF) für die Steuerung des Betriebs der Zwischenspeichereinrichtung (16) auf Basis des Zeilenadreßtaktsignals ( ) und eines Auto-Refresh-Signals (AR).

2. Speicher gemäß Anspruch 1, dadurch gekennzeichnet, daß das Moduseinstellsignal ( ) vor Aktivierung des Zeilenadreßtaktsignals ( ) in einem Fall eingestellt wird, in dem ein anderer Modus als der Auto-Refresh-Modus in einer Betriebsart vorgegeben ist, in der das Spaltenadreßtaktsignal ( ) vor dem Zeilenadreßtaktsignal ( ) aktiviert ist, die zulässige Setup- bzw. Aufbauzeit (ts) des Betriebsarteneinstellsignals hinsichtlich der Aktivierungszeit des Zeilenadreßtaktsignals ( ) größer eingestellt ist als der Mindestwert (tASRmin) der zulässigen Setup-Zeit (tASR) des externen Adreßsignals, das Betriebsarteneinstellsignal ( ) durch die Moduswahleinrichtung (15) zum Zeitpunkt der Aktivierung des Zeilenadreßtaktsignals ( ) zwischengespeichert ist, und das zwischengespeicherte Signal zur Anwahl und Steuerung des Betriebsmodus herangezogen wird.

3. Speicher gemäß Anspruch 1, dadurch gekennzeichnet, daß die Setup-Zeit (tCSR) des Spaltenadreßtaktsignals ( ) hinsichtlich des Zeilenadreßtaktsignals ( ) größer eingestellt ist als der Mindestwert (tASRmin) der Setup- Zeit (tASR) des externen Adreßsignals, und der Mindestwert (tSmin) der Setup-Zeit (ts) des extern gelieferten Moduseinstellsignals ( ) gleich dem Mindestwert (tCSRmin) der Setup-Zeit (tCSR) des Spaltenadreßtaktsignals ( ) hinsichtlich des Zeilenadreßtaktsignals ( ) eingestellt ist.

4. Speicher gemäß Anspruch 1, dadurch gekennzeichnet, daß die Setup-Zeit (tCSR) das Spaltenadreßsignals ( ) hinsichtlich des Zeilenadreßtaktsignals ( ) größer eingestellt ist als der Mindestwert (tASRmin) der Setup- Zeit (tASR) des externen Adreßsignals, und der Mindestwert (tSmin) der Setup-Zeit (tS) des extern gelieferten Moduseinstellsignals ( ) größer eingestellt ist als der Mindestwert (tASRmin) der Setup-Zeit (tASR) des externen Adreßsignals.

5. Speicher gemäß Anspruch 1, dadurch gekennzeichnet, daß das extern gelieferte Moduseinstellsignal mindestens ein Schreibfreigabesignal ( ) und ein Ausgangsfreigabesignal ( ) enthält.

6. Speicher gemäß Anspruch 1, dadurch gekennzeichnet, daß jede der ersten und zweiten Einrichtung (13 und 14) zur Pegelkonvertierung des Moduseinstellsignals eine Pegelkonvertierungsschaltung (19) zur Konvertierung eines Eingangssignals nach einem CMOS-Logikpegel und einen Inverter (27) zur Bildung eines Komplementärsignals auf Basis des Ausgangssignals der Pegelkonvertierungsschaltung (19) enthält.

7. Speicher gemäß Anspruch 6, dadurch gekennzeichnet, daß die Pegelkonvertierungsschaltung (19) folgendes enthält: einen ersten MOS-Transistor (20) eines ersten Leitfähigkeitstyps mit einem Strompfad, welcher an einem Ende mit einer ersten Potentialquelle (VDD) verbunden ist, und einem Gate, welches mit einer zweiten Potentialquelle gekoppelt ist; einen zweiten MOS-Transistor (21) des ersten Leitfähigkeitstyps mit einem Strompfad, welcher an einem Ende mit dem anderen Ende des Strompfades des ersten MOS-Transistors (20) verbunden ist, und einem zum Empfang eines Moduseinstellsignals ( , , ) geschalteten Gate; einen dritten MOS-Transistor (22) eines zweiten Leitfähigkeitstyps mit einem Strompfad, welcher an einem Ende mit dem anderen Ende des Strompfades des zweiten MOS-Transistors (21) verbunden ist, und einem zum Empfang eines Moduseinstellsignals ( , , ) geschalteten Gate; einen vierten MOS-Transistor (23) des zweiten Leitfähigkeitstyps mit einem Strompfad, welcher zwischen dem anderen Ende des Strompfades des dritten MOS-Transistors (22) und der zweiten Potentialquelle angeschlossen ist, und einem zum Empfang eines Moduseinstellsignals ( , , ) geschalteten Gate; einen ersten Inverter (25) mit einem an einen Anschlußknoten zwischen dem zweiten und dritten MOS-Transistor (21 und 22) gekoppelten Eingangsanschluß; einen fünften MOS- Transistor (24) des zweiten Leitfähigkeitstyps mit einem Strompfad, welcher an einem Ende an den Anschlußknoten zwischen dem zweiten und dritten MOS-Transistor (21 und 22) und am anderen Ende mit einem Anschlußknoten zwischen dem dritten und vierten MOS-Transistor (22 und 23) gekoppelt ist, und einem mit dem Ausgangsanschluß des ersten Inverters (25) gekoppelten Gate; und einen zweiten Inverter (26) mit einem an den Ausgangsanschluß der ersten Inverters (25) gekoppelten Eingangsanschluß.

8. Speicher gemäß Anspruch 1, dadurch gekennzeichnet, daß die Betriebsarteneinstelleinrichtung (15) folgendes enthält:

ein erstes NAND-Gate (28), das so geschaltet ist, daß es Ausgangssignale (CIN, WIN, OIN) der ersten und zweiten Einrichtung (13 und 14) zur Pegelkonvertierung des Moduseinstellsignals empfängt; einen ersten Inverter (30) mit einem zum Empfang eines Zwischenspeicherungssignals (LTC) geschalteten Eingangsanschluß; ein zweites NAND-Gate (29), von dem ein erster Eingangsanschluß mit dem Ausgangsanschluß des ersten NAND-Gate (28) und ein zweiter Eingangsanschluß mit dem Ausgangsanschluß des ersten Inverters (30) gekoppelt ist; einen ersten MOS- Transistor (31) eines ersten Leitfähigkeitstyps mit einem Strompfad, welcher an einem Ende mit einer ersten Potentialquelle (VDD) verbunden ist, und einem Gate, welches mit dem Ausgangsanschluß des zweiten NAND-Gate (29) gekoppelt ist; einen zweiten MOS-Transistor (32) eines zweiten Leitfähigkeitstyps mit einem Strompfad, welcher an einem Ende mit dem anderen Ende des Strompfades des ersten MOS-Transistors (31) verbunden ist, und einem mit dem Ausgangsanschluß des zweiten NAND-Gate (29) gekoppelten Gate; einen dritten MOS-Transistor (34) des zweiten Leitfähigkeitstyps mit einem Strompfad, welcher welcher zwischem dem anderen Ende des Strompfades des zweiten MOS-Transistors (32) und einer zweiten Potentialquelle angeschlossen ist, und einem mit dem Ausgangsanschluß des ersten Inverters (30) gekoppelten Gate; einen zweiten Inverter (36) mit einem an einen Anschlußknoten zwischen dem ersten und zweiten MOS-Transistor (31 und 32) gekoppelten Eingangsanschluß; einen vierten MOS-Transistor (35) des zweiten Leitfähigkeitstyps mit einem Strompfad, welcher an einem Ende an einen Anschlußknoten zwischen dem zweiten und dritten MOS- Transistor (32 und 34) und am anderen Enden an die zweite Potentialquelle angeschlossen ist, und einem mit dem Ausgangsanschluß des zweiten inverters (36) gekoppelten Gate; und einen fünften und sechsten MOS-Transistor (37 und 38) des ersten Leitfähigkeitstyps mit Strompfaden, welche zwischen der ersten Potentialquelle (VDD) und dem Eingangsanschluß des zweiten Inverters (36) in Reihe geschaltet sind, wobei das Gate eines des fünften und sechsten MOS-Transistors (37 und 38) mit dem Ausgangsanschluß des zweiten Inverters (36) und das andere Gate mit dem Ausgangsanschluß des ersten Inverters (30) gekoppelt ist; und wobei ein Moduswahlsignal (Ti) vom Ausgangsanschluß des zweiten Inverters (36) abgeleitet wird.

9. Speicher gemäß Anspruch 1, dadurch gekennzeichnet, daß die Zwischenspeichereinrichtung eine Adressenpufferschaltung (16) enthält.

10. Speicher gemäß Anspruch 9, dadurch gekennzeichnet, daß die Adressenpufferschaltung (16) einen Abschnitt zur Aufnahme externer Adressen und einen Adressenauswahlabschnitt enthält.

11. Speicher gemäß Anspruch 10, dadurch gekennzeichnet, daß ein 1 Bit breiter Verarbeitungsschaltungsabschnitt des Aufnahmeabschnitts für externe Adressen folgendes enthält:

einen ersten MOS-Transistor (55) eines ersten Leitfähigkeitstyps mit einem Strompfad, welcher an einem Ende mit einer ersten Potentialquelle (VDD) verbunden ist, und einem Gate, welches mit einer zweiten Potentialquelle gekoppelt ist; einen zweiten MOS-Transistor (49) eines zweiten Leitfähigkeitstyps mit einem Strompfad, welcher an einem Ende mit dem anderen Ende des Strompfades des ersten MOS-Transistors (55) verbunden ist, und einem zum Empfang eines ersten von der Steuersignalgeneratoreinrichtung (18) generierten Steuersignals (ACP) geschalteten Gate; einen dritten MOS-Transistor (50) des zweiten Leitfähigkeitstyps mit einem Strompfad, welcher an einem Ende zum Empfang eines externen Adreßsignals angeschlossen ist, und einem zum Empfang eines zweiten von der Steuersignalgeneratoreinrichtung (18) generierten Steuersignals (HLD) geschalteten Gate; einen vierten MOS-Transistor (51) des zweiten Leitfähigkeitstyps mit einem Strompfad, welcher zwischen dem anderen Ende des Strompfades des zweiten MOS-Transistors (49) und der zweiten Potentialquelle angeschlossen ist, und einem mit dem anderen Ende des Strompfades des dritten MOS-Transistors (50) gekoppelten Gate; einen fünften MOS-Transistor (56) des ersten Leitfähigkeitstyps mit einem Strompfad, welcher an einem Ende mit der ersten Potenialquelle (VDD) verbunden ist, und einem Gate, welches mit einer zweiten Potentialquelle gekoppelt ist; einen sechsten MOS-Transistor (52) des zweiten Leitfähigkeitstyps mit einem Strompfad, welcher an einem Ende mit dem anderen Ende des Strompfades des fünften MOS-Transistors (56) verbunden ist, und einem zum Empfang des ersten von der Steuersignalgeneratoreinrichtung (18) generierten Steuersignals (ACP) gekoppelten Gate; einen siebten MOS- Transistor (53) des zweiten Leitfähigkeitstyps mit einem Strompfad, welcher an einem Ende zum Empfang einer Referenzspannung (VREF) angeschlossen ist, und einem zum Empfang des zweiten von der Steuersignalgeneratoreinrichtung (18) generierten Steuersignals ( ) geschalteten Gate; einen achten MOS-Transistor (54) des zweiten Leitfähigkeitstyps mit einem Strompfad, welcher zwischen dem anderen Ende des Strompfades des sechsten MOS-Transistors (52) und der zweiten Potentialquelle angeschlossen ist, und einem mit dem anderen Ende des Strompfades des siebten MOS-Transistors (53) gekoppelten Gate; und eine Differentialverstärkerschaltung (57) von welcher ein erster Eingangsanschluß mit einem Anschlußknoten zwischen dem ersten und zweiten MOS-Transistor (55 und 49) und ein zweiter Eingangsanschluß mit einem Anschlußknoten zwischen dem fünften und sechsten MOS-Transistor (56 und 52) gekoppelt ist, und dessen Betrieb durch ein drittes von der Steuersignalgeneratoreinrichtung (18) generiertes Steuersignal ( ) gesteuert wird; und ein erstes Adreßsignal ( ) wird vom Anschlußknoten zwischen dem ersten und zweiten MOS-Transistor (55 und 49) abgeleitet, und ein zweites Adreßsignal, bei dem es sich um die invertierte Form des ersten Adreßsignals ( ) handelt, wird vom Anschlußknoten zwischen dem fünften und sechsten MOS-Transistor (56 und 52) abgeleitet.

12. Speicher gemäß Anspruch 11, dadurch gekennzeichnet, daß die Differentialverstärkerschaltung (57) einen ersten und einen zweiten Inverter enthält, dessen Eingangs- und Ausgangsanschlüsse jeweils mit den Ausgangs- und Eingangsanschlüsse des ersten Inverters gekoppelt sind.

13. Speicher gemäß Anspruch 10, dadurch gekennzeichnet, daß der Adressenauswahlabschnitt folgendes enthält:

einen ersten und zweiten MOS-Transistor (58 und 59) mit jeweils einem Strompfad, welcher an einem Ende zum Empfang eines entsprechenden Ausgangssignals des Empfangsabschnitts für externe Adressen angeschlossen ist, und einem Gate, welches zum Empfang eines vierten von der Steuersignalgeneratoreinrichtung (18) generierten Steuersignals (NAC) geschaltet ist; einen dritten und vierten MOS-Transistor (60 und 61) mit jeweils einem Strompfad, welcher an einem Ende zum Empfang eines entsprechenden der internen Adreßsignale angeschlossen ist, und einem Gate, welches zum Empfang eines fünften von der Steuersignalgeneratoreinrichtung (18) generierten Steuersignals (REF) geschaltet ist; eine erste Zwischenspeicherschaltung (62), von welcher ein Eingangsanschluß an die anderen Enden der Strompfade des ersten und dritten MOS-Transistors (58 und 60) gekoppelt ist; eine zweite Zwischenspeicherschaltung (63), von welcher ein Eingangsanschluß mit den anderen Enden der Strompfade des zweiten und vierten MOS-Transistors (59 und 61) gekoppelt ist; und eine zwischen den Ausgangsanschlüssen der ersten und zweiten Zwischenspeicherschaltung (62 und 63) angeschlossene Pulldown-Schaltung (64); die Ausgangssignale (B, ) der ersten und zweiten Zwischenspeicherschaltung (62 und 63) werden an die Wortleitungsauswahlreinrichtung (17) gelegt.

14. Speicher gemäß Anspruch 13, dadurch gekennzeichnet, daß jede der ersten und zweiten Zwischenspeicherschaltungen (62 und 63) einen ersten und einen zweiten Inverter enthält, dessen Eingangs- und Ausgangsanschlüsse jeweils mit den Ausgangs- und Eingangsanschlüssen des ersten Inverters gekoppelt sind.

15. Speicher gemäß Anspruch 13, dadurch gekennzeichnet, daß die Pulldown-Schaltung (64) folgendes enthält:

einen ersten MOS-Transistor mit einem Strompfad, welcher zwischen dem Ausgangsanschluß der ersten Zwischenspeicherschaltung (62) und dem Masseanschluß angeschlossen ist, und einem Gate, welches mit dem Ausgangsanschluß der zweiten Zwischenspeicherschaltung (63) gekoppelt ist; und einen zweiten MOS-Transistor mit einem Strompfad, welcher zwischen dem Ausgangsanschluß der zweiten Zwischenspeicherschaltung (63) und dem Masseanschluß angeschlossen ist, und einem Gate, welches mit dem Ausgangsanschluß der ersten Zwischenspeicherschaltung (62) gekoppelt ist.

16. Speicher gemäß Anspruch 1, dadurch gekennzeichnet, daß die Steuersignalgeneratoreinrichtung (18) folgendes enthält:

einen ersten Inverter (65) mit einem zum Empfang eines synchron mit dem Zeilenadreßtaktsignal ( ) generierten negativen Impulssignals gekoppelten Eingangsanschluß; einen zweiten Inverter (66) mit einem mit dem Ausgangsanschluß des ersten Inverters (65) gekoppelten Eingangsanschluß; einen dritten Inverter (67) mit einem mit dem Ausgangsanschluß des ersten Inverters (65) gekoppelten Eingangsanschluß; einen vierten Inverter (68) mit einem mit dem Ausgangsanschluß des dritten Inverters (67) gekoppelten Eingangsanschluß; einen fünften Inverter (69) mit einem mit dem Ausgangsanschluß des vierten Inverters (68) gekoppelten Eingangsanschluß; einen sechsten Inverter (70) mit einem für den Empfang des negativen Impulssignals gekoppelten Eingangsanschluß; ein NAND-Gate mit einem mit dem Ausgangsanschluß des sechsten Inverters (70) gekoppelten ersten Eingangsanschluß und einem zweiten für den Empfang eines Auto-Refresh-Signals (AR) gekoppelten Eingangsanschluß; einen siebten Inverter (72) mit einem mit dem Ausgangsanschluß des NAND-Gate (71) gekoppelten Eingangsanschluß; ein NOR-Gate (73) mit einem zum Empfang des negativen Impulssignals geschalteten Eingangsanschluß und einem zum Empfang des Auto- Refresh-Signals (AR) geschalteten zweiten Eingangsanschluß; einen achten Inverter (74) mit einem mit dem Ausgangsanschluß des NOR-Gate (73) gekoppelten Eingangsanschluß; und einen neunten Inverter (75) mit einem mit dem Ausgangsanschluß des achten Inverters (74) gekoppelten Eingangsanschluß; und ein erstes Steuersignal (ACP) wird vom Ausgangsanschluß des ersten Inverters (65) abgeleitet, ein zweites Steuersignal ( ) wird vom Ausgangsanschluß des zweiten Inverters (66) abgeleitet, ein drittes Steuersignal ( ) wird vom Ausgangsanschluß des fünften Inverters (69) abgeleitet, ein viertes Steuersignal (NAC) wird vom Ausgangsanschluß des neunten Invertes (75) abgeleitet, und ein fünftes Steuersignal (REF) wird vom Ausgangsanschluß des siebten Inverters (72) abgeleitet.

17. Speicher gemäß Anspruch 1, dadurch gekennzeichnet, daß die Moduswahleinrichtung (15) Daten in einem Zeitraum annehmen kann, während dem das Zeilenadreßtaktsignal ( ) in den aktivierten Zustand gesetzt ist, sowie in einem voreingestellten Zeitraum, nachdem das Zeilenadreßtaktsignal ( ) in den aktivierten Zustand gesetzt worden ist; und die Zwischenspeichereinrichtung (16) eines der Adreßsignale akzeptiert, wenn sich das Zeilenadreßtaktsignal ( ) im aktivierten Zustand befindet, und den Empfang des Adreßsignals nach einer vorgegebenen Zeitspanne unterbricht.