DE68922787T2

DE68922787T2 - Statische RAM-Speicheranordnung mit einer Leistungsverminderungsfunktion.

Info

Publication number: DE68922787T2
Application number: DE68922787T
Authority: DE
Inventors: Masataka C O Patent Div Matsui; Azuma C O Patent Divisi Suzuki
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-03-31
Filing date: 1989-03-23
Publication date: 1995-11-16
Anticipated expiration: 2009-03-24
Also published as: EP0347530B1; JPH01251496A; EP0347530A3; KR890015271A; EP0347530A2; DE68922787D1; US4962487A; KR930011786B1

Description

Die vorliegende Erfindung betrifft eine statische Direktzugriffsspeichereinrichtung und insbesondere eine statische Direktzugriffsspeichereinrichtung mit einer Energieabschaltfunktion, um während eines Schreibzyklusses den Verbrauchsstrom zu reduzieren.
Allgemein hält in einer statischen Direktzugriffsspeichereinrichtung (SRAM) ein DC-Stromfluß zwischen den Anschlüssen einer Energiequelle der Einrichtung während eines Schreibzyklusses an. Deshalb ist die verbrauchte Energie des SRAM groß. Wie der DC-Strom innerhalb des SRAMs fließt, wird nachstehend unter Bezugnahme auf Figur 1 beschrieben.
Eine Schaltungskonfiguration von nur einer Spalteneinheit eines gewöhnlichen SRAM, d.h. eine Konfiguration betreffend eines Paars von Bitleitungen BL1 und ist in Figur 1 dargestellt. Wie dargestellt ist eine Speicherzelle MC1 aus einem Flip-Flop mit einer Anzahl von Widerständen R1 und R2 und einer Anzahl von N-Kanal-MOSFETs Q11 und Q12 und einer Anzahl von N-Kanal-MOSFETs Q13 und Q14 zum Datentransfer gebildet. Wenn ein Datenwert "0" in diese Speicherzelle MC1 hineingeladen wird, d.h. das Potential am Knotenpunkt A wird auf ein "L"-Pegel gebracht und das Potential an Knotenpunkt B wird auf einen "H"-pegel gebracht, dann wird ein Datenwert Din in "L"-pegel von einem Puffer 101 erzeugt und ein Datenwert im "H"-Pegel von einen Puffer 102. Unter dieser Bedingung wird eine Wortleitung WL1 und eine Spaltenwählleitung CSL1 durch einen Zeilendekoder bzw. einen Spaltendekoder (beide Dekoder sind nicht dargestellt) mit Energie versorgt. Demzufolge werden wiederum N-Kanal-MOSFETs Q1, Q2, Q13 und Q14 eingeschaltet. Demzufolge wird der Knotenpunkt A durch den Datenwert Din auf einen "L"-Pegel gebracht, während der Knotenpunkt B durch den Datenwert auf einen "H"-Pegel gebracht wird. In dieser Weise wird ein Datenwert "0" in die Speicherzelle MC1 hineingeschrieben.
Bei dem so ausgeführten SRAM schaltet das Potential mit dem "L"-Pegel an dem Knotenpunkt A den FET Q12 aus und das Potential mit dem "H"-Pegel an dem Knotenpunkt B schaltet den FET Q11 ein. Demzufolge fließt ein mit einer gestrichelten Linie angezeigter Strom 11 von einem Energiequellenanschluß VDD an einen Masse-VSS-Anschluß durch die N-Kanal-MOSFETs Q9, Q13 und Q11. Ein anderer Strom 12 fließt auch von einem Energiequellenanschluß VDD an einen Masse-VSS-Anschluß über die N-Kanal-MOSFETs Q9 und Q1 und den MOSFET Q8 in dem Puffer 101. Während eines Schreibzyklusses werden die Wortleitung WL1 und die Spaltenwählleitung CSL1 in einem aktiven Zustand gehalten, so daß während dieser Periode der Fluß der Ströme 11 und 12 anhält. Dies führt zu einem großen Stromverbrauch während des Schreibzyklusses des herkömmlichen SRAMs.
Die US-A-4 707 809 beschreibt eine Halbleiterspeichereinrichtung entsprechend dem Oberbegriff des Anspruchs 1.
Der Artikel in IEEE Journal of Solid-State Circuits, Vol. 22, Nr. 5, Oktober 1987, S. 741-747, New York, USA; W.C.H. Gubbels et al.: "A 40-ns/100-pF low-power full-CMOS 256 K (32Kx8) SRAM" beschreibt ein statisches RAM. Eine Adressenübergangs-Erfassungsschaltung erzeugt einen Aktivierungsimpuls mit einer geringfügig längeren Impulsbreite als eine Zugriffszeit und steuert den Abschnitt von Wortleitungen und einen lokalen Datenpfad. Dies schaltet andere DC-Strompfade in dem RAM ab, nachdem eine Lese/Schreib-Operation geändert wird. Demzufolge wird keine DC-Energie verbraucht.
Demzufolge ist es eine Aufgabe der vorliegenden Erfindung, eine statische Direktzugriffsspeichereinrichtung vorzusehen, die den Stromverbrauch während eines Schreibzyklusses verringern kann.
Gemäß der vorliegenden Erfindung ist eine statische Direktzugriffsspeichereinrichtung mit einer Speicherzellenanordnung vorgesehen, die eine Vielzahl von statischen Speicherzellen, ein Paar von Bitleitungen zum Transferieren von Daten an und von den Speicherzellen in der Speicherzellenanordnung und eine Schreibschaltung zur Lieferung von Schreibdaten an das Bitleitungspaar aufweist, wobei die statische Direktzugriffsspeichereinrichtung umfaßt: Lasten zur Ladung der Bitleitungen; eine Speicherzellen- Ansteuereinrichtung, um über eine Ansteuer-Steuereinrichtung selektiv eine der Speicherzellen gemäß einem von außen gelieferten Zeilenadressignal anzusteuern; eine Schreibmodus- Erfassungseinrichtung zur Erfassung eines Signalzustandsübergangs eines Schreibaktivierungssignals, welches, sich auf einen aktiven Zustand ändert; eine Eingangsdatenübergangs-Erfassungseinrichtung zur Erfassung eines Übergangs der von außen gelieferten Eingangsdaten, während einer Fortdauer des aktiven Zustands des Schreibaktivierungssignals; eine Adressensignalübergangs- Erfassungseinrichtung zur Erfassung eines Übergangs eines extern angelegten Adressignals während einem aktiven Zustand des Schreibaktivierungssignals; eine Impulssignal- Erzeugungseinrichtung zur Erzeugung eines Impulssignals mit einer vorgegebenen Impulsbreite in Ansprechen auf irgendeines der von der Schreibmodus-Erfassungseinrichtung, der Eingangsdatenübergangs-Erfassungseinrichtung und der Adressensignalübergangs-Erfassungseinrichtung aus gegebenen Erfassungssignale; wobei die Ansteuer-Steuereinrichtung der Speicherzellen-Ansteuereinrichtung einen Betrieb während einer Periode ermöglicht, in der die Impulssignal- Erzeugungseinrichtung ein Impulssignal erzeugt und zum Sperren des Betriebs der Speicherzellen-Ansteuereinrichtung während einer Periode, in der die Impulssignal- Erzeugungseinrichtung ruht; und eine Schreibschaltungs- Steuereinrichtung zum Liefern von Schreibdaten auf Grundlage der Eingangsdaten an der Schreibschaltung während einer Periode, in der die Impulssignal-Erzeugungseinrichtung ein Impulssignal erzeugt, dadurch gekennzeichnet, daß die Schreibsteuereinrichtung an die Schreibschaltung Anfangsdaten liefert, um das Bitleitungspaar während der Periode, in der die Impulssignal-Erzeugungseinrichtung ruht auf die gleichen Potentiale einzustellen, und die Impulssignal- Erzeugungseinrichtung gleichzeitig ein erstes Impulssignal und ein zweites Impulssignal mit einer breiteren Impulsbreite als die des ersten Impulssignals erzeugt, wobei das erste Impulssignal an die Ansteuer-Steuereinrichtung geliefert wird und das zweite Impulssignal an die Schreibschaltungs- Steuereinrichtung geliefert wird.
Bei einer derartig aufgebauten statischen Direktzugriffsspeichereinrichtung wird die Periode zur Ausführung eines tatsächlichen Schreibbetriebs nicht durch die Periode eines Schreibzyklusses bestimmt, die durch ein externes Steuersignal erzeugt wird, sondern durch die Periode, in der die Impulssignal-Erzeugungseinrichtung ein Impulssignal erzeugt. Die Herabsetzung des verbrauchten Stroms in einem Schreibmodus des SRAM ist insbesondere bemerkbar, wenn der Schreibzyklus lang ist. Ferner kann eine Vielzahl von Speicherzellen mit unterschiedlichen Adressen aufgrund des Adressensignalübergangs-Erfassungsabschnitts zum Datenschreiben in einer sequentiellen Reihenfolge zugegriffen werden. In diesem Fall wird der verbrauchte Strom während jedes Schreibzyklusses reduziert.
Die Erfindung läßt sich vollständiger aus der folgenden eingehenden Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen verstehen. In den Zeichnungen zeigen:
Fig. 1 ein Schaltbild, welches einen Teil einer herkömmlichen statischen Direktzugriffsspeichereinrichtung zeigt;
Fig. 2 ein Blockschaltbild, welches eine Direktzugriffs-Speichereinrichtung gemäß einer
Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 3 ein Schaltbild, welches die Details eines Datenübergangsdetektors zeigt, der in der Speichereinrichtung aus Figur 2 verwendet wird;
Fig. 4 ein Schaltbild, welches die Details eines Schreibmodusdetektors zeigt, der in der Speichereinrichtung aus Figur 2 verwendet wird;
Fig. 5 ein Schaltbild, welches die Einzelheiten eines Schreibenergie-Anschaltzeitgebers zeigt, der in der Speichereinrichtung aus Figur 2 verwendet wird;
Fig. 6 bis 8 Zeitablaufdiagramme, die zur Erläuterung des Betriebs der Speichereinrichtung aus Figur 2 nützlich sind; und
Fig. 9 eine Kurvendarstellung, die einen verbrauchten Strom über der Schreibzykluscharakteristik der Speichereinrichtung aus Figur 2 zeigt.
In Figur 2 ist eine Schaltungskonfiguration einer statischen Direktzugriffsspeichereinrichtung (SRAM) gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. In Figur 2 ist der Einfachheit halber nur eine Spalteneinheit im Zusammenhang mit einem Paar von Bitleitungen BL1 und halber dargestellt. Das SRAM besteht tatsächlich aus einer Anzahl von Spalteneinheiten.
In Figur 2 sind statische Speicherzellen MC1 bis MCn mit den Überkreuzungspunkten von gepaarten Bitleitungen BL1 und und Wortleitungen WL1 bis WLn verbunden. Wie dargestellt besteht die Speicherzelle MC1 aus einem Flip-Flop mit einer Anzahl von Widerständen R11 und R12, einer Anzahl von N- Kanal-MOSFETs Q21 und Q22 und einer Anzahl von N-Kanal- MOSFETS Q23 und Q24 zum Datentransfer. Die Schaltungskonfiguration von jeder der übrigen Speicherzellen ist die gleiche wie die der Speicherzelle MC1. Die gepaarten Bitleitungen BL1 und sind an einer Seite mit einer Lastschaltung 10 verbunden. Die Lastschaltung 10 ist auch an der anderen Seite mit einer Energiequelle VDD gekoppelt. Die Schaltung 10 umfaßt als N-Kanal-MOSFETs normalerweise eingeschaltete Transistoren Q9 und Q10.
Die gepaarten Bitleitungen BL1 und sind über N-Kanal- MOSFETS Q1 und Q2 mit einer Schreibschaltung 17 gekoppelt. Die N-Kanal-MOSFETs Q1 und Q2 werden als Schalter verwendet, die auf ein Ausgangssignal eines Spaltendekoders 14 ansprechen, um gepaarte Bitleitungen BL1 und in einen Wählmodus oder einen Nichtwählmodus zu plazieren. Die Gates von diesen FETS Q1 und Q2 sind mit der Spaltenwählleitung CSL1 zusammengeschaltet. Die Schreibschaltung 17 zum Liefern von Schreibdaten an die gepaarten Bitleitungen BL1 und ist aus einem Paar von Puffern 101 und 102 und einem Paar von N-Kanal-MOSFETs Q3 und Q4, die jeweils zwischen die Puffer 101 und 102 und die Bitleitungspaare BL1 und eingefügt sind, gebildet.
Eine Adressschaltung 12 empfängt ein Adressignal über einen Adresseingangsanschluß 111von außen und legt ein in dem Adressignal enthaltenes Zeilenadressignal an einen Zeilendekoder 13 und ein Spaltenadressignal an einen Spaltendekoder 14 an. Der Zeilendekoder 13 dekodiert ein Zeilenadressignal und erzeugt ein Signal zum Wählen einer der Wortleitungen WL1 bis WLn. Das Ausgangssignal des Zeilendekoders 13 wird an die Wortleitungen WL1 bis WLn mittels eines Gatters G1 transferiert. Das Gatter G1 umfaßt NOR-Gatter 421 bis 42n und Inverter 431 bis 43n. Der Zeilendekoder 14 dekodiert ein Spaltenadressignal und erzeugt ein Signal, um eine der Spaltenwählleitungen CSL bis CSLm zu wählen.
Ein Schreibmodusdetektor 31 ist zur Erfassung eines in einen aktiven Zustand übergehenden Schreibaktivierungssignals WE, d.h. einen niedrigen Pegel "L" vorgesehen. Das Schreibaktivierungssignal WE und ein Chipaktivierungssignal CE werden an ein NOR-Gatter 41 von außen angelegt. Das NOR- Gatter 41 erzeugt nach Empfang dieser Signale ein Signal WE', welches wiederum an den Schreibmodusdetektor 31 angelegt wird. Während eines aktiven Zustands des Chipaktivierungssignals CE, wenn das Schreibaktivierungssignal WE seinen Signalzustand von einem nichtaktiven Zustand in einen aktiven Zustand ändert, erzeugt der Schreibmodusdetektor 31 als ein Schreibmodusdetektionssignal einen Einzelimpuls Φwe.
Während eines aktiven Zustands des Chipaktivierungssignals WE, wenn ein Eingangsdatenwert IN, der an eine Dateneingabeschaltung 19 von außen geliefert wird, sich von "0" auf "1" oder von "1" nach "0" ändert, erzeugt der Datenübergangsdetektor 32 als ein Datenübergangsdetektionssignal einen Einzelimpuls .
Der Adressensignalübergangsdetektor 33 erzeugt als ein Adressensignalübergangs-Detektionssignal einen Einzelimpuls , wenn entweder ein Zeilenadressignal oder ein Spaltenadressignal, die an die Adresseneingabeschaltung 12 geliefert werden, während einer aktiven Periode des Schreibaktivierungssignals WE seinen Signalzustand ändert.
Das Schreibmodusdetektionssignal Φwe von dem Schreibmodusdetektor 31, das Datenübergangs-Detektionssignal Φdt von dem Datenübergangsdetektor 32 und das Adressenübergangs-Detektionssignal von dem Adressensignal-Übergangsdetektor 31 werden an einen Schreibenergieabschaltzeitgeber 34 geliefert.
Der Schreibenergieabschaltzeitgeber 34 erzeugt beim Empfang eines dar Detektionssignale Φwe, oder gleichzeitig zwei Signale WE" und Φact, die während einer vorgegebenen Periode auf einem "0" Pegel liegen. Diese Impulse WE" und
besitzen die gleichen Impulsbreiten oder der letztere ist geringfügig länger als der erstere.
Das Impulssignal WE" ist zur Steuerung der Gatterdurchschaltoperation der Gatterschaltung G1 und der Schreibschaltung 17 vorgesehen. Das Impulssignal WE" wird an die ersten Eingangsanschlüsse von NOR-Gattern 421 bis 42n angelegt, die jeweils mit den Wortleitungen WL1 bis WLn gekoppelt sind. Die zweiten Eingangsanschlüsse dieser NOR- Gatter 421 bis 42n sind zum Empfang mit dem Ausgangssignal des Zeilendekoders 13 über Inverter 431 bis 43n gekoppelt. Wenn demzufolge der Zeilendekoder 13 ein Ansteuersignal zur Ansteuerung der Wortleitung BL1, während einer Periode, in der das Impulssignal WE" erzeugt wird, d.h. während einer "L" Pegelperiode, dann ermöglicht das Gate G1 den Ansteuersignal, an die Wortleitung WL1 zu laufen. Während einer Periode, in der kein Impulssignal WE" erzeugt wird, d.h. während einer "H" Pegelperiode verhindert das Gate G1, daß das Ansteuersignal an die Wortleitung WL1 läuft.
Das Impulssignal WE" wird ferner an den ersten Eingang eines NOR-Gatters 44 angelegt, welches mit den Gates der N-Kanal- MOSFETs Q3 und Q4 in der Schreibschaltung 17 verbunden ist. Das Ausgangssignal WE' des NOR-Gatters 41 wird über einen Inverter 45 an den zweiten Eingang des NOR-Gatters 44 angelegt. Demzufolge wird den Schreibpuffern 101 und 102 ermöglicht, mit den gepaarten Bitleitungen BL1 und gekoppelt zu sein, nur wenn sich das SRAM in einem Schreibmodus befindet und während einer Periode, in der das Impulssignal WE" gerade erzeugt wird. Während einer Periode, in der die Impulssignal-WE"-Erzeugung ruht, werden die Schreibpuffer 101 und 102 von den gepaarten Bitleitungen BL1 und getrennt.
Das Impulssignal Φwact zusammen mit den Ausgangssignal WE' des NOR-Gatters 41 wird an die Schreibsteuerschaltung 35 geliefert. Die Schreibsteuerschaltung 35 steuert eine Dateneingabeschaltung 19 in Abhängigkeit von diesen Signalen
und WE'. Während einer Periode, in der das Impulssignal
erzeugt wird, d.h. wenn es sich auf einem "L"-Pegel befindet, steuert die Schreibsteuerschaltung 35 die Dateneingabeschaltung 19 so, daß die Schaltung 19 den Schreibdatenwert entsprechend dem extern angelegten Eingangsdatenwert IN an die Schreibschaltung 17 transferiert. Wenn sich der Eingangsdatenwert IN auf einem logischen Pegel "0" befindet, dann werden die Ausgangssignale der Schreibpuffer 101 und 102 in der Schreibschaltung 17 durch die Schreibsteuerschaltung 34 bzw. die Dateneingabe-/Ausgabeschaltung 19 auf die "L"- und "H"-Pegel gesetzt. Wenn sich der Eingangsdatenwert IN auf "1" befindet, dann werden die Schreibpuffer 101 und 102 auf "H"- und "L"- Pegel gesetzt. Während einer Periode, in der kein Impulssignal
erzeugt wird, das heißt, wenn das Inpulssignal auf einem "H"-Pegel liegt, steuert die Schreibsteuerschaltung 34 die Dateneingabeschaltung 19 so, daß die Schaltung 19 einen Schreibanfangseinstelldatenwert an die Schreibschaltung 17 transferiert. Der Anfangseinstelldatenwert bringt beide Ausgangssignale der Puffer 101 und 102 in einen "H"-Pegel
Es sei darauf hingewiesen, daß in den SRAM der vorliegenden Ausführungsform eine tatsächliche Schreibbetriebsperiode durch die Impulssignale WE" und
bestimmt ist. Deshalb sind die Perioden, in denen die DC-Ströme I1 und I2 fließen (siehe Figur 1) reduziert. Mit anderen Worten ausgedrückt, der Energieverlust während des Schreibzyklusses kann reduziert werden. Wenn das Adressignal sich sequentiell ändert, werden zusätzlich die Impulssignale WE" und
jedesmal erzeugt, wenn es sich ändert. Deshalb ist es möglich, auf eine Vielzahl von Speicherzellen mit unterschiedlichen Adressen sequentiell zuzugreifen und Daten dort hineinzuschreiben. Auch in diesem Fall ist die Periode der tatsächlichen Dateneinschreibung in jedem Schreibzyklus begrenzt, so daß der Energieverlust in jedem Schreibzyklus reduziert werden kann.
Der Datenübergangdetektor 32 kann unter Verwendung von Invertern 51 bis 54, NOR-Gattern 55 und 56 und N-Kanal- MOSFETs 57 und 58 gebildet sein, wie in Figur 3 gezeigt. Wenn der Eingangsdatenwert seinen logischen Zustand von "1" auf "0" ändert, wird von den NOR-Gatter 55 ein Impulssignal erzeugt, welches auf einen "1"-Pegel während einer Periode eingestellt wird, die gleich einer Gesamtsumme von Verzögerungszeiten durch drei Inverter 51 bis 53 ist, und dieses Impulssignal wird an das Gate des FETs 57 angelegt. Wenn es von "0" nach "1" geändert wird, erzeugt das NOR- Gatter 56 ein Impulssignal, welches auf einen "1"-Pegel während einer Periode gesetzt wird, die gleich einer Gesamtsumme von Verzögerungszeiten durch drei Inverter 52 bis 54 ist, und legt an das Gate des FETs 58 an. Beim Übergang des Eingangsdatenwertes sowohl von "0" nach "1" als auch von "1" nach "0" wird das Detektionssignal während einer vorgegebenen Periode von der Übergangszeit auf einem "L"- Pegel gehalten.
Die Einzelheiten des Schreibmodusdetektors 31 sind in Figur 4 gezeigt. Der Detektor 31 ist aus Invertern 60 und 61, einer Verzögerungsschaltung 62 und einem NOR-Gatter 63 gebildet. Der erste Eingang des NOR-Gatters 63 ist zum Empfang mit dem Ausgangssignal WE' des NOR-Gatters 41 (Figur 2) über den Inverter 60 gekoppelt, während der zweite Eingang davon das Ausgangssignal WE' über die Inverter 60 und 61 und die Verzögerungsschaltung 62 empfängt. Wenn sich das Signal WE' von "L" nach "H" ändert, erzeugt das NOR-Gatter 63 demzufolge ein Detektionssignal Φwe in der Form eines Impulsesingals, das während einer Periode entsprechend der Verzögerungszeit durch die Verzögerungsschaltung 62 auf einen "H"-Pegel gebracht ist.
Der Adressensignal-Übergangsdetektor 33 kann wie der in Figur 3 gezeigte Datenübergangsdetektor aufgebaut werden. In diesem Fall wird ein Adressignal an den ersten Eingang des NOR- Gatters 55 und den Eingang des Inverters 51 in Figur 3 angelegt. Die Schaltung aus Figur 3 wird für jedes Bit des Adressignals benötigt. Wenn das Adressignal aus 8 Bit besteht, müssen deshalb acht Schaltungen nach Figur 3 für den Adressignal-Übergangsdetektor 33 verwendet werden.
Die Einzelheiten des Schreibenergieabschaltzeitgebers 34 sind in Figur 5 gezeigt. Eine Reihenschaltung umfassend einen P- Kanal-MOSFET 71 und einen N-Kanal-MOSFETs 72 und 73 ist zwischen einen Energiequellen-VDD-Anschluß und einen Masse- VSS-Anschluß eingefügt. Die FETs 71 und 72 befinden sich normalerweise in einem Ein-Zustand und ein Knotenpunkt N1 dieser Transistoren 71 und 72 ist zum Empfang mit einem von dem Datenübergangsdetektor 72 gelieferten Detektionssignal und einem Detektionssignal von dem Adressensignal- Übergangsdetektor 33 verbunden. Das Gate des FET 73 empfängt ein Detektionssignal Φwe von der Schreibmodusdetektionsschaltung 31. Das Potential an den Knotenpunkt N1 bleibt auf einem "L"-Pegel während einer vorgegebenen Periode, wenn er das Signal , oder Φwe empfängt. Der Inverter 74 erzeugt ein Impulssignal ΦD1 mit einer vorgegebenen "H"-Pegeldauer. Dieses Impulssignal ΦD1 wird direkt an die ersten Eingangsanschlüsse der NOR-Gatter 75 und 78 angelegt und über eine Impulsverlängerungsschaltung 81 an die zweiten Eingangsanschlüsse der NOR-Gatter 75 und 78 angelegt. Die Impulsverlängerungsschaltung 81, deren Funktion darin besteht, die Impulsbreite des von dem Inverter 74 ausgegebenen Impulssignals ΦD1 zu verlängern, kann durch die in Figur 4 gezeigte Impulserzeugungsschaltung aufgebaut sein. Die Ausgangssignale der NOR-Gatter 75 und 78 werden während einer Periode, die einer durch die Impulsverlängerungsschaltung 81 erhaltenen Impulsbreite entspricht, auf einen "L"-Pegel gebracht. Das Ausgangssignal des NOR-Gatters 75 wird an den zweiten Eingang eines NOR- Gatters 76 geliefert, dessen erster Eingang mit dem Masse- VSS-Anschluß verbunden ist. Das Ausgangssignal dieses NOR- Gatters 76 wird als ein Signal Φwact geliefert, nämlich über den Inverter 77. Der Ausgang des NOR-Gatters 78 ist mit dem zweiten Eingang eines NOR-Gatters 79 gekoppelt, das an dem ersten Eingang mit dem Masse-VSS-Anschluß verbunden ist. Das Ausgangssignal des NOR-Gatters 79 wird als ein Signal WE" ausgegeben, nämlich über einen Inverter 80.
Der so angeordnete Schreibenergieabschaltzeitgeber 34 erzeugt beim Empfang von einem der Detektionssignale , oder Φ we Impulssignale
und WE", die jeweils eine Inpulsbreite aufweisen, so wie sie durch die Impulsverlängerungsschaltung 81 erhalten wird.
Der Betrieb des SRAM gemäß der vorliegenden Erfindung in einem Schreibmodus wird unter Bezugnahme auf die Figuren 6 bis 8 beschrieben. Die in diesen Figuren gezeigten Zeitablaufdiagramme sind für den SRAM vorgesehen, der den Schreibmodusdetektor 31, den Datenübergangsdetektor 32 und den Schreibenergieabschaltzeitgeber 34 verwendet, die jeweils in den Figuren 3 bis 5 dargestellt sind.
Ein Zeitablaufdiagramm aus Figur 6 erhält man unter Bedingungen, daß sich ein extern angelegtes Schreibaktivierungssignal WE in einem aktiven Zustand, d.h. auf einem "0"-Pegel befindet und sich ein logischer Zustand eines Eingangsdatenwertes IN von einem "1"-Zustand in einen "0"-Zustand ändert. Wenn der Eingangsdatenwert IN seinen logischen Zustand von "1" nach "0" ändert, erfaßt der Datenübergangsdetektor 32 den Übergang und erzeugt ein Detektionssignal . Wenn dieses Detektionssignal Φdt an den Energieabschaltzeitgeber 34 angelegt wird, erzeugt der Schreibenergieabschaltzeitgeber 34 ein Impulssignal
WE", die jeweils eine vorgegebene "L"-Dauer aufweisen.
Während der Periode einer Erzeugung des Impulssignals WE", wird die Aktivierung der Wortleitung durch die Gatterschaltung G1 zugelassen. Wenn die Wortleitung WL1 gewählt ist, steigt deshalb ihr Potential wie gezeigt an und fällt an der hinteren Flanke des Impulssignals WE" ab. Während einer Periode, in der sich das Impulssignal
WE" auf "L" befindet, wird der Schreibdatenwert entsprechend dem Eingangsdatenwert IN in die Schreibschaltung 17 eingegeben und die FETs Q3 und Q4 in der Schreibschaltung 17 befinden sich in einem Ein-Zustand. Während dieser Periode werden deshalb die Datenleitungen Din und und die Bitleitungen BL1 und BL1 auf ein Potential gesetzt, welches auf dem Eingangsdatenwert beruht. Unter dieser Bedingung wird der Schreibdatenwert in die Speicherzelle MC1 eingeschrieben. Der Schreibbetrieb wird nur während der "L"-Pegelperiode des Impulssignals
WE" ausgeführt. Wenn das Impulssignal
WE" pegelmäßig auf hoch ("H") geht, dann wird die Erregung der Wortleitung BL1 gesperrt. Gleichzeitig wird die Lieferung des Schreibdatenwertes gesperrt. Keine Datenschreiboperation wird durchgeführt. Wenn die Impulsbreite des Impulssignals
WE" so kurz wie möglich gewählt wird, unter einer Bedingung, daß die für den SRAM geeignete Dateneinstellzeit (Tds) erfüllt ist, kann die Verringerung der DC-Ströme ohne fehlerhaftes Einschreiben von Daten realisiert werden.
Das in Figur 7 dargestellte Zeitablaufdiagramm ist dargestellt, wenn der Eingangsdatenwert "1" ist und sich das Schreibaktivierungssignal WE von "H" nach "L" ändert, d.h. in einen aktiven Zustand ändert. Während einer Periode, in der sich das Chipaktivierungssignal CE auf einem "L"-Pegel befindet, wenn das Schreibaktivierungssignal WE pegelmäßig "L" wird, steigt das Ausgangssignal WE' des NOR-Gatters 41 auf einen "H"-Pegel an. Der Schreibmodusdetektor 31 erfaßt das Signal WE' mit "H"-Pegel und erzeugt ein Detektionssignal Φwe. Bein Empfang des Detektionssignals Φwe erzeugt der Schreibenergieabschaltzeitgeber 34 ein Impulssignal
WE", die jeweils eine vorgegebene "L"-Dauer aufweisen. Wie vorher beschrieben wird die Wortleitung WL1 während der Periode einer Erzeugung des Impulssignals
WE" angesteuert und der Schreibdatenwert auf der Basis des Eingangsdatenwerts wird an die Schreibschaltung 17 geliefert. Wenn der Eingangsdatenwert IN "1" ist, dann werden die Datenleitungen Din und jeweils auf die "H"- und "L"-Pegel eingestellt, so daß auch die Bitleitungen BL1 und jeweils auf "H" und "L" eingestellt werden. Infolgedessen wird ein Datenwert "1" in die Speicherzelle MC1 eingeschrieben. Wenn das Impulssignal
WE" pegelmäßig hoch ("H") geht, dann wird die Aktivierung der Wortleitung WL1 gesperrt. Gleichzeitig wird die Zuführung des Schreibdatenwertes gesperrt. Keine Dateneinschreiboperation wird durchgeführt. Wenn die Impulsbreite des Impulssignals
WE" so kurz wie möglich gewählt wird, kann deshalb unter einer Bedingung, daß die für den SRAM geeignete Dateneinstellzeit (Tds) erfüllt ist, die Reduktion der DC-Ströme ohne ein fehlerhaftes Einschreiben von Daten realisiert werden.
Figur 8 ist ein Zeitablaufdiagramm, welches einen derartigen transienten Betrieb des SRAMs zeigt, bei dem der Eingangsdatenwert einen logischen Zustand "1" beibehält und das Adressignal einen gewissen Zustand fortführt und unter dieser Bedingung wird das Schreibaktivierungssignal WE in einem Signalzustand aktiv und dann ändert das Adressignal seine Inhalte. Wenn das Schreibaktivierungssignal WE seinen logischen Zustand auf niedrig "L" ändert, veranlaßt ein aus dem Schreibmodusdetektor 31 abgeleitetes Detektionssignal Φ we den Schreibenergieabschaltzeitgeber 34, ein Impulssignal
WE" zu erzeugen, welches während einer vorgegebenen Zeitperiode, wie bereits erwähnt, auf einen "L"-Pegel gebracht wird. Während der Periode einer Erzeugung des Impulssignals
WE" wird die Wortleitung entsprechend der Eingangsadresse, beispielsweise WL1 durch einen Ausgangsdatenwert des Zeilendekoders 13 angesteuert, während gleichzeitig der Schreibdatenwert entsprechend dem Eingangsdatenwert "1" an die Schreibschaltung 17 geliefert wird. Die gepaarten Datenleitungen Din und werden jeweils auf einen "H"- und einen "L"-Pegel eingestellt und demzufolge werden die gepaarten Bitleitungen BL1 und auf einen "H"- bzw. "L"-Pegel eingestellt. Diese Schreiboperation wird nur ausgeführt, wenn das Impulssignal
WE" auf einem "L"- Pegel liegt. Wenn das Impulssignal
WE" hoch ("H") geht, wird die Wortleitung von einer Aktivierung gesperrt, während gleichzeitig die Zuführung des Schreibdatenwertes gesperrt wird und der Schreibbetrieb stoppt.
In einem Zustand, bei dem das Schreibaktivierungssignal WE in einem aktiven Zustand mit einem "L"-Pegel ist, erzeugt der Adressignalübergangsdetektor 33 ein Detektionssignal , wenn sich das Adressignal ändert. Im Ansprechen auf dieses Signal erzeugt der Schreibenergieabschaltzeitgeber 34 ein Impulssignal
WE", welches während einer vorgegebenen Zeitperiode auf einen "L"-Pegel gebracht wird. Danach werden die gepaarten Datenleitungen Din und auf "H"- bzw. "L"- Pegel eingestellt und dann werden auch die gepaarten Bitleitungen BL1 und auf "H"- bzw. "L"-Pegel eingestellt. Wenn sich das Adressignal ändert, wird deshalb eine Abfolge der Operationen wie die obige wiederholt.
Wie voranstehend beschrieben ermöglicht die Bereitstellung des Adressensignalübergangsdetektors 33 eine Steuerung zum Zugriff auf eine Vielzahl von Speicherzellen mit unterschiedlichen Adressen für eine Schreiboperation. Bei jedem Schreibzugriff ist die Periode einer tatsächlichen Schreiboperation durch das Impulssignal
WE" begrenzt.
Demzufolge wird der Energieverlust zur Zeit einer Dateneinschreibeoperation reduziert.
Wie sich aus der vorangehenden Beschreibung ergibt, kann in dem SRAM gemäß der vorliegenden Erfindung die Periode zum Ausführen einer tatsächlichen Schreiboperation einzigartig innerhalb der SRAM-Schaltung bestimmt werden, wobei ein externes Steuersignal nicht verwendet wird. Wie sich aus Figur 9 ergibt, ist demzufolge der verbrauchte Strom des SRAM gemäß der vorliegenden Erfindung vergleichbar mit demjenigen des herkömmlichen mit keiner Energieabschaltfunktion, wenn sich der Schreibbetrieb auf einer hohen Geschwindigkeit von mehr als 25 MHz befindet. Bei einem Schreibbetrieb mit geringer Geschwindigkeit, kleiner als 25 MHz wird der verbrauchte Strom im Vergleich mit demjenigen des herkömmlichen SRAM beträchtlich reduziert.
Bei der voranstehend erwähnten SRAM-Schaltung wird die Steuerung durch den Energieabschaltzeitgeber 34 an die Wortleitung und ferner an die Umschaltschaltung (FETs Q3 und Q4) und an die Schreibpuffer 101, 102, die in der Schreibschaltung 17 vorgesehen sind, angewendet. Die DC- Stromeinsparung kann durch Anwendung dieser Steuerung außer auf die Umschaltschaltung (FETs Q3 und Q4) auf die Wortleitung und die Schreibpuffer realisiert werden. Der Grund hierfür besteht darin, daß, wenn die Ausgangssignale der Puffer 101 und 102 auf "H" liegen, kein DC-Strom fließt, selbst wenn sich die Umschaltschaltung (FETs Q3, Q4) in einem Ein-Zustand befindet.
Zum Verhindern einer fehlerhaften Dateneinschreibung in die Speicherzelle ist es in diesem Fall wünschenswert, eine Zeitsteuerung des Schaltungsbetriebs so durchzuführen, daß die Einstellung der Ausgangsdaten der Puffer 101 und 102 im "H"-Pegel der Sperrung der Wortleitungsansteuerung folgt.
Diesbezüglich muß der Schreibenergieabschaltzeitgeber 34 ein Impulssignal WE" einer vorgegebenen Impulsbreite und ein Impulssignal
einer Impulsbreite länger als die des ersteren erzeugen. Dies wird realisiert, indem die Impulsbreitenverlängerungsschaltung 81 in Figur 5 durch zwei Impulsbreitenverlängerungsschaltungen ersetzt wird, die Signale mit unterschiedlichen Impulsbreiten erzeugen. Von den Impulsbreitensignalen wird ein Signal mit kurzer Imulsbreite mit dem NOR-Gatter 78 (Figur 5) und ein Signal mit längeren Impulsbreite mit dem NOR-Gatter 75 gekoppelt.

Claims

1. Statische Direktzugriffsspeichereinrichtung mit einer Speicherzellenanordnung, die eine Vielzahl von statischen Speicherzellen (MC1 bis MCn), ein Paar von Bitleitungen (BL1, ) zum Transferieren von Daten nach und von den Speicherzellen in der Speicherzellenanordnung (BL1, ) und eine Schreibschaltung (17) zum Liefern von Schreibdaten an das Bitleitungspaar aufweist, wobei die statische Direktzugriffsspeichereinrichtung umfaßt:

Lasten (10) zum Laden der Bitleitungen;

eine Speicherzellen-Ansteuereinrichtung (13) zum selektiven Ansteuern einer der Speicherzellen über eine Ansteuer-Steuereinrichtung (G1) entsprechend einem Zeilenadressignal, welches von außen geliefert wird;

eine Schreibmodus-Erfassungseinrichtung (31) zum Erfassen eines Signalzustandsübergangs eines Schreibaktivierungssignals, welches sich auf einen aktiven Zustand ändert;

eine Eingangsdatenübergangserfassungseinrichtung (32) zur Erfassung eines Übergangs des von außen gelieferten Eingangsdatenwertes, während einer Fortdauer des aktiven Zustands des Schreibaktivierungssignals; eine Adressignalübergangs-Erfassungseinrichtung (33) zur Erfassung eines Übergangs eines extern angelegten Adressignals während eines aktiven Zustands des Schreibaktivierungssignals;

eine Impulssignal-Erzeugungseinrichtung (34) zur Erzeugung eines Impulssignals mit einer vorgegebenen Impulsbreite in Ansprechen auf irgendeines der von der Schreibmodus-Erfassungseinrichtung (31), der Eingangsdatenübergangs-Erfassungseinrichtung (32) und der Adressignalübergangs-Erfassungseinrichtung (33) ausgegebenen Erfassungssignale;

wobei die Ansteuer-Steuereinrichtung (G1) der Speicherzellen-Ansteuereinrichtung (13) einen Betrieb während einer Periode erlaubt, in der die Impulssignal- Erzeugungseinrichtung (34) ein Impulssignal erzeugt und einen Betrieb der Speicherzellen-Ansteuereinrichtung (13) während einer Periode sperrt, in der die Impulssignal-Erzeugungseinrichtung ruht; und

eine Schreibschaltungs-Steuereinrichtung (35, 19) zum Liefern von Schreibdaten auf Grundlage der Eingangsdaten an die Schreibschaltung (17) während einer Periode, in der die Impulssignal-Erzeugungseinrichtung (34) ein Impulssignal erzeugt,

dadurch gekennzeichnet, daß

die Schreibsteuereinrichtung (35, 19) an die Schreibschaltungs-Anfangsdaten zum Setzen des Bitleitungspaars (BL1, ) auf die gleichen Potentiale während der Periode liefert, in der die Impulssignal- Erzeugungseinrichtung (34) ruht; und die Impulssignal-Erzeugungseinrichtung (34) gleichzeitig ein erstes Impulssignal (WE") und ein zweites Impulssignal

einer breiteren Impulsbreite als die des ersten Impulssignals erzeugt, wobei das erste Impulssignal an die Ansteuer-Steuereinrichtung (G1) geliefert wird und das zweite Impulssignal an die Schreibschaltungs-Steuereinrichtung (35, 19) geliefert wird.

2. Statische Direktzugriffsspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Schreibschaltung (17) Schreibpuffer (101, 102) zum Liefern von Schreibdaten an das Bitleitungspaar (BL1, ) und eine Umschaltschaltung (Q3, Q4), die zwischen die gepaarten Bitleitungen und die Schreibpuffer (101, 102) eingefügt ist, umfaßt, und die Umschaltschaltung (Q3, Q4) nur unter den Bedingungen eingeschaltet wird, daß das Schreibaktivierungssignal sich in einem aktiven Zustand befindet und die Impulserzeugungseinrichtung (34) ein Impulssignal erzeugt.

3. Statische Direktzugriffsspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellen-Ansteuereinrichtung (13) einen Zeilendekoder umfaßt.

4. Statische Direktzugriffsspeichereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Ansteuer- Steuereinrichtung (G1) eine Gatterschaltung umfaßt, deren Gatterdurchschaltung durch das von der Impulssignal-Erzeugungseinrichtung (34) ausgegebene Impulssignal gesteuert wird, wobei die Gatterschaltung auf der Ausgangsseite des Zeilendekoders vorgesehen ist.

5. Statische Direktzugriffsspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sie ferner eine Lastschaltung (10) umfaßt, die an einem Ende mit den gepaarten Bitleitungen (BL1, ) und an dem anderen Ende mit einem Energiequellenpotentialversorgungsanschluß in einem ersten Logikpegel verbunden ist, und ferner dadurch gekennzeichnet, daß die Schreibschaltungs- Steuereinrichtung (35, 19) Schreibdaten auf Grundlage der Eingangsdaten an die Schreibschaltung (17) liefert, so daß während der Periode, in der die Impulssignal- Erzeugungseinrichtung (34) ein Impulssignal erzeugt, eine der gepaarten Bitleitungen (BL1, ) in den ersten Logikpegel eingestellt wird, während die andere in einen zweiten Logikpegel eingestellt wird, und daß die Schreibschaltungs-Steuereinrichtung (34, 19) an die Schreibschaltung (17) Schreibdaten liefert, um beide gepaarten Bitleitungen (BL1, ) in den ersten Logikpegel während der Periode einzustellen, in der die Impulssignal-Erzeugungseinrichtung (34) ruht.

6. Statische Direktzugriffsspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Schreibschaltung (17) Schreibpuffer (101, 102) zum Liefern von Schreibdaten an das Bitleitungspaar (BL1, ) und eine Umschaltschaltung (Q3, Q4) unfaßt, die zwischen die gepaarten Bitleitungen und die Schreibpuffer (101, 102) eingefügt ist; wobei die Umschaltschaltung (Q3, Q4) angeordnet ist, so daß sie nur unter den Bedingungen eingeschaltet wird, daß sich das Schreibaktivierungssignal in einem aktiven Zustand befindet und die Impulserzeugungseinrichtung (34) ein Impulssignal erzeugt; und

die Umschaltschaltung (Q3, Q4) angeordnet ist, um die Bitleitungen von den Schreibpuffern (101, 102) zu trennen, wenn die Umschaltschaltung (Q3, Q4) ausgeschaltet wird.