DE2711679C2 - Schaltungsanordnung zum Anschluss eines Feldes von Speichern mit wahlfreiem Zugriff an einen Datenbus - Google Patents

Description

F i g. 5B und 5C Impulsdiagramme, die beim Anlegen eines Speicherstartsignales (GO-Signal) erzeugt werden,

F i g. 6 ein dem Blockdiagramm gemäß F i g. 5A zugeordnetes Impulsdiagramm,

F i g. 7 ein weiteres Blockdiagramm des erfindungsgemäßen Systems,

F i g. 8 eine Schaltungsanordnung zur Erzeugung interner Zeittaktsignale gemäß der Erfindung und

F i g. 9 ein zu der Schaltungsanordnung gemäß F i g. 8 zugehöriges Impulsdiagramm.

Zwei Arten von Speicheranordnungen mit wahlfreiem Zugriff vom MOS-Typ sind heute von verschiedenen Halbleiterherstellern im Handel erhältlich. Ein Speichertyp ist der verriegelte Speichertyp mit drei Zuständen, bei dem die Daten auf einer Datenschiene über Datenausgangsleitungen in einem vollständigen Speicherzyklus verriegelt werden und wobei ein Pufferschaltkreis vorgesehen sein muß, um die verriegelten Daten unwirksam zu machen oder wöbe: ein zusätzlicher Zyklus vorgesehen sein muß, in dem die verriegelten Daten unwirksam gemacht werden. Einen solchen Speichertyp stellt der Speichertyp 2104 der Firma Intel Corporation bzw. der Speichertyp 4096 der Firma Fairchild Semieconductor Corporation dar. Ein typischer Piifferschaltkreis mit drei Zuständen zum Unwirksammachen der Verriegelung ist in Form der handelsüblich erhältlichen Bausteine SN 75 367 oder SN 75 368 gegeben.

Einen anderen Speichertyp stellt der nicht-verriegelte Speicher mit drei Zuständen dar. Ein typischer Speicher dieser Art ist durch den Speicher mit wahlfreiem Zugriff (RAM) vom MOS-Typ 2107 B der Firma Intel Corporation bzw. TI 4030, 4050 und 4060 der Firma Texas Instruments Inc. gegeben. Bei Speichern vom Verriegelungstyp werden die Daten auf der Datenausgangsleitung solange aufrechterhalten, bis der Speicher nachfolgend über ein extern erzeugtes Signal zu einem weiteren Zyklus veranlaßt worden ist. Beim nicht-verriegelten Speicher folgt der Ausgang dem Eingang und dieser wird auf der Lese-Ausgangsleitung nicht verriegelt Wenn demgemäß das Ansteuersignal am Eingang weggenommen wird, so verschwindet auch das Ausgangssignal.

Gemäß Fig. 1 ist ein 16 Kilobit-Speicher für Worte mit 6 Bit vom Verriegelungstyp dargestellt. Jeder Speicherchip 101 bis 112 ist vom verriegelten Typ (Intel 2104 oder Fairchild 4096). Für ein Wort von 6 Bit werden 6 Spalten von 4 Reihen benutzt. In gleicher Weise kann ein Wort irgendeine Anzahl von Bits aufweisen, indem einfach Spalten hinzugefügt werden und die Gesamtkapazität des Speichers kann vergrößert werden, indem in einfacher Weise Reihen hinzugefügt werden. Wird beispielsweise eine Wortlänge von 8 Bit gewünscht, so werden 8 Spalten benötigt, während eine Wortlänge von /j Bit η Spalten erfordert. In F i g. 1 ist lediglich eine Eingangsklemme pro Speicherchip dargestellt. Diese Eingangsklemme ist mit CE bezeichnet und ihr wird das Freigabesignal für den betreffenden Chip zugeführt. Es versteht sich jedoch von selbst, daß andere Eingangsund Ausgangsklemmen vorgesehen sind zum Anlegen von Steuersignalen, Andreßsignalen, Datensignalen usw., was jedoch im Zusammenhang mit der vorliegenden Erfindung nicht interessiert.

Gemäß den Fig. 1 bis 4 besteht das Speicherfeld 1 gemäß F i g. 1 aus den MOS-Chips 101, 102 ... 103, wobei dasselbe Speicherfeld in F i g. 2 mit 201 und in F i g. 3 mit 301 bezeichnet ist. In gleicher Weise verhält es sich mit dem die Speichereinheiten 104 bis 106 aufweisenden Speicherfeld 2, das in F i g. 2 mit 202 bezeichnet ist In F i g. 3 ist jedoch eine Mischung aus verriegelten und nicht-verriegelten Speicherfeldern dargestellt Unabhängig von diesem Unterschied lieg! jedoch die zuvor erwähnte Übereinstimmung auch hinsichtlich dieser Speicheranordnung vor. Pufferschaltkreis 121, 122 ... 123 des Speicherfeldes 1 gemäß F i g-1 entsprechen den Pufferschaltkreisen 205, usw, wie dies in F i g. 2 durch ίο das gestrichelte Rechteck 407 angedeutet ist In gleicher Weise werden diese Pufferschaltkreise in F i g. 3 durch ein gestricheltes Rechteck 407a und in F i g. 4 durch ein Rechteck 407b in ausgezogenen Linien angedeutet Jedes verriegelte Speicherfeld 2 bis 4 gemäß F i g. 1 besitzt entsprechende Pufferschaltkreise in den F i g. 2 und 4. Da jedoch in Fig.3 die Hälfte der Speicherfelder verriegelt und die andere Hälfte nicht verriegelt ist sind dort lediglich für die verriegelten Speicherfelder entsprechende Pufferschaltkreise erforderlich. Es sei ferner darauf verwiesen, daß die Datenausgangsleitungen A, C ... Edes Speicherfeldes 1 gemäß Fi g. 1 den Datenausgangsleitungen A4,Ci...£tdes Pufferschaltkreises4076 in Fig.4 entsprechen. In gleicher Weise entsprechen die Ausgangsleitungen B, D... Fdes Speicherfeldes 1 gemäß Fig. 1 den Ausgangsleitungen Bs,, Q₄ ... F₄ des Pufferschaltkreises 4076 gemäß F i g. 4. In F i g. 4 sind jedoch die Speicherfelder selbst nicht dargestellt, sondern lediglich die Datenausgangsleitung, der Pufferschaltkreis und die Ausgangsleitungen. Die gleiche zuvor erwähnte Analogie ergibt sich hinsichtlich des Speicherfeldes 3 gemäß Fig. 1 im Hinblick auf den Pufferschaltkreis 4096 gemäß F i g. 4.

Soll beispielsweise gemäß F i g. 1 ein 6 Bit-Wort in den Halbleiterchip-Speichereinheiten 104, 105 ... 106 der zweiten Reihe ausgewählt und verriegelt werden, so adressiert der Reihen-Decodierpuffer in jedem Chip (siehe Bezugsziffer 501 in Fig.5A) eine ausgewählte Reihe in der Speicheranordnung gemäß F i g. 1 während andere Adressen geeignete Speicherzellen innerhalb der Speicherchips 104,105 ... 106 herausgreifen. Durch die bei der nicht dargestellten Spaltendecodierung sich ergebenden Adressen werden sodann die geeigneten Zellen (eine Zelle pro Chip) innerhalb der Chips 104,105 ... 106 abgefragt. Auf diese Weise wird ein Wort von 6 Bit innerhalb des Speicherfeldes 2 ausgewählt, wobei jeweils ein Bit des Wortes auf den Datenausgangsleitungen G, I... K auftritt. Diese Information wird auf den Datenausgangsleitungen 116,117... 118 solange verriegelt, bis der nächste Speicherzyklus auftritt oder bis diese Information durch irgendeinen der Pufferschaltkreise 121 bis 123,127 bis 129 usw, unwirksam gemacht wird. Wenn andererseits nicht verriegelte Speicher mit drei Zuständen anstelle der Speicherchips 101 bis 112 benutzt werden, so sind keine Pufferschaltkreise 121 bis

5ϊ 129 erforderlich, da das Ausgangssignal eines jeden Chips dem Chip-Freigabesignal unmittelbar folgt, das mittels eines intern erzeugten Taktsignales an den Klemmen CE angelegt wird. Das Speicherfeld gemäß F i g. 1 kann mit anderen ähnlichen Speicherfeldern des Verriegelungstyps oder mit anderen Speicherfeldern des nicht-verriegelten Typs kombiniert werden um einen Speicher mit großer Kapazität zu bilden. Hierin ist einer der Vorteile gemäß der vorliegenden Erfindung zu sehen, wobei hybride Speicher benutzt werden können unJ der Anwender nicht auf Speicher von irgendeinem Hersteller oder von irgendeinem Typ zurückgreifen muß.
Wenn Speicherfelder vom Verriegelungstyp kombi-

niert werden und die Datenausgangsleitungen an eine Datenschiene angeschlossen werden, so ergibt sich ein Problem, wenn zunächst eine erste Adresse benutzt wird und sodann eine andere Adresse, um Daten auszulesen. Es ist leicht ersichtlich, daß die durch die erste Adresse ausgelesenen Daten erst von der Datenschiene abgetrennt werden müssen, indem eine hohe Impedanz eingeschaltet wird, bevor durch die zweite Adresse ausgelesene Daten auf der Datenschiene erneut verriegelt werden können. Wenn darüber hinaus Speicherfelder vom Mischtyp, wobei einige vom Verriegelungstyp und andere vom nicht-verriegelten Typ sein können, an die Datenschiene angeschlossen werden sollen, so ergibt sich ein ähnliches Problem, wenn zunächst ein verriegeltes Speicherfeld und sodann ein nicht-verriegeltes Speicherfeld abgefragt werden soll. Das verriegelte Speicherfeld muß zuerst entkoppelt werden, bevor das nicht-verriegelte Speicherfeld seine Daten an die Datenschiene abgeben kann. Wie später noch näher zu erläutern sein wird, erfordert jedoch der verriegelte Speichertyp ein intern erzeugtes Sperrsignal. Dieses Sperrsignal wird intern in Abhängigkeit von jedem Spaltenadresse-Strobosignal CAS erzeugt, welches seinerseits in Abhängigkeit von einem Reihenadreßsignal RAS erzeugt wird. Die ersten Signale RAS und CAS erzeugen die Freigabesignale für einen Speicherzyklus und im Falle des Auslesens von Daten werden diese Daten verriegelt. Die zweiten Signale RAS und CAS dürfen jedoch auf keinen Fall wirksam werden, da sie der Freigabe eines unterschiedlichen Speicherfeldes dienen können. Diese zweiten Signale dürfen somit niemals dem ersten bereits freigegebenen Speicherfeld zugeführt werden. Im bekannten Fall gibt es keine Schnittstelle, die das erste Speicherfeld sperrt, bevor das zweite Speicherfeld freigegeben wird. Im Hinblick auf dieses Problem bringt der Pufferschaltkreis mit der getasteten Spannungsversorgung gemäß der vorliegenden Erfindung eine Lösung. Herkömmliche Schaltkreise für diesen Zweck, wie sie eingangs erläutert wurden, erfüllen diese Funktion nur mit einem relativ hohen Leistungsverbrauch und damit verbundenen Kosten.

Gemäß Fig.2 sind vier verriegelte Speicherfelder 201 bis 204 dargestellt, die den verriegelten Speicherfeldern 1 bis 4 in F i g. 1 entsprechen. Im Prinzip kann eine beliebige Anzahl verriegelter Speicherfelder verwendet werden, so daß die Anzahl vier nur ein willkürliches Beispiel darstellt. Die Datenausgangsleitungen 211 bis 214 der verriegelten Speicherfelder 201 bis 204 sind an die Datenschiene mittels handelsüblich erhältlicher Pufferschaltkreise 205 bis 207, die dem Typ SN 74 H 04 bzw. SN 74 SL 04 entsprechen können, angeschlossen. Es sei darauf verwiesen, daß bei einem gespeicherten Wort mit 6 Bit 6 Datenausgangsleitungen pro Speicherfeld benutzt werden, wobei jede Datenausgangsleitung über einen Pufferschaltkreis mit der Datenschiene verbunden ist Es ergeben sich somit 6 Pufferschaltkreise pro Speicherfeld. Diese Mehrzahl von Pufferschaltkreisen wird durch die gestrichelten Rechtecke 407,409 in den F i g. 2 bis 4 angedeutet Die Speicherfelder 201 bis 204 werden durch Taktsignale 201c bis 204c entsprechend angesteuert Wenn irgendeines dieser Taktsignale an ein ausgewähltes Speicherfeld angelegt wird, so verursacht dieses die Erzeugung von ersten Signalen RAS und CAS, die das ausgewählte erste Speicherfeld freigeben, sie rufen ferner die Anwahl der entsprechenden Ausgangsleitungen hervor und sie verursachen, sofern Datensignale vorliegen, deren Verriegelung auf den Ausgangsleitungen. Die Daten werden sodann der Datenschiene 209 angeboten, die ihrerseits diese an eine Datenverriegelung 210 anlegt, um nachfolgend eine Schreiboperation hinsichtlich des Speichers oder irgendeine andere Operationsart auszuführen. Wenn irgendein Speicherfeld einmal angesteuert ist und seine Daten auf der Datenschiene verriegelt sind, so müssen diese Daten vor der Ansteuerung irgendeines anderen Speicherfeldes unwirksam gemacht werden. Zu diesem Zweck ist ein zweites Signal RAS und CAS erforderlich und da das zweite Signal CASdas die tatsächliche Sperrung in dem verriegelten Speicher bewirkt intern nicht während des laufenden Speicherzyklus erzeugt wird, muß die Sperrung durch die Pufferschaltkreise 407,409 zusammen mit einem Spannungstastimpuls durchgeführt werden. Dies sei später anhand von F i g. 4 näher beschrieben.

Gemäß F i g. 3 sind vier Speicherfelder dargestellt, die an die Datenschiene angeschlossen sind. Zwei Speicherfelder 301,302 sind vom Verriegelungstyp und dementsprechend an die Datenschiene über Pufferschaltkreise 407a angeschlossen, die durch einen Spannungstastimpuls gesteuert werden. Als Pufferschaltkreise können wiederum die handelsüblich erhältlichen Bausteine SN 74 H 04 bzw. SN 74 LS 04 Verwendung finden. Zwei Speicherfelder vom nicht-verriegelten Typ mit drei Zuständen 303 bis 304 sind ebenfalls an die Datenschiene über die Datenausgangsleitung 313 angeschlossen. Da diese Speicherfelder jedoch vom nicht-verriegelten Typ sind, sind auch keine Pufferschaltkreise erforderlich. Bei diesen unverriegelten Speicherfeldern folgt das Ausgangssignal dem Ansteuersignal und verschwindet, wenn die der Ansteuerung dienenden extern erzeugten Taktsignale 303c bzw. 304c verschwinden. Auch hinsichtlich der Anordnung gemäß F i g. 3 können im Prinzip beliebig viele Speicherfelder des verriegelten und des nicht-verriegelten Typs Verwendung finden.

Gemäß Fig.4 sind Einzelheiten der Spannungstastung und der Pufferschaltkreise dargestellt Die Pufferschaltkreise 407 und 409 stellen im Handel erhältliche Bausteine SN 74 H 04 bzw. SN 74 LS 04 dar, auf die eingangs verwiesen wurde. Jeder Pufferschaltkreis 407 b, 4096 besteht aus 6 Schaltkreisen 421a ... 423a vom Invertertyp. Der Eingang eines jeden Inverterschaltkreises ist an die Datenausgangsleitung eines MOS-Speicherchips angeschlossen. So ist beispielsweise der Inverterschaltkreis 421a an die Datenausgangsleitung A₄ angeschlossen, die der Datenausgangsleitung A des Speicherchips 101 gemäß Fi g. 1 entspricht Die anderen Inverterschaltkreise sind in gleicher Weise an entsprechende Datenausgangsleitungen angeschlossen. Die Ausgänge S₄, D₄ ... F* des Pufferschaltkreises 407 verbinden die Datenausgäiigsleitungen über der, entsprechenden Pufferschaltkreis mit der Datenschiene. Die Pufferschaltkreise 409b sind in bezug auf ihre zugeordneten Speicherfelder in der gleichen Weise angeschlossen. Die Charakteristik eines jeden Pufferschaltkreises 4076,4096 ist dergestalt, daß er immer dann eine hohe Impedanz aufweist, wenn keine Spannung auf der Spannungszuführungsleitung auftritt In diesem Fall wird praktisch die Verbindung zwischen der Datenausgangsleitung des Speicherchips und der Datenschiene unterbrochen. Liegt jedoch Spannung an, so arbeitet der Pufferschaltkreis als normaler Inverterschaltkreis und erzeugt ein Signal mit hohem oder niedrigem Pegel an den Ausgangsklemmen ß«... F₄, N₄ ... tf₄ usw. je nachdem ob das Signal auf der Datenausgangsleitung Aa ... E₄, Af₄... Qt, usw. einen niedrigen oder hohen Pegel aufweist Zur Simulation eines Schaltkreises mit drei Zu-

ständen erfordern somit die Pufferschaltkreise 407 bis 409 im wesentlichen keine Spannungszuführung.

Die Spannung wird an die Spannungszuführungsleitung wie folgt angelegt: Wenn ein Taktsignal (Takt 1 oder Takt 2) an das NOR-Gatter 40t angelegt wird, so nimmt dessen Ausgang den niedrigen Pegel ein und die über den Widerstand 405 an die Basis des npn-Transistors 404 angelegte Vorspannung geht ebenfalls nach unten, d. h. gegen Massepotential, wodurch der Transistor 404 in den nicht-leitenden Zustand gelangt. Da von der Klemme ZVPMP über die Widerstände 402 und 406 eine positive Vorspannung in diesem Fall an die Basis des Transistors 403 gelegt wird, gelangt dieser in den leitenden Zustand und legt die an der Klemme ZVPQS A anliegende Spannung an die Spannungszuführungsleitung. Hierdurch wird die erforderliche Spannung an die Pufferschaitkreise 407ö angelegt, wodurch die Datenausgangsleitungen A* ... E* mit der Datenschiene B₄... F* verbunden werden. Werden die Taktsignale 1 oder 2 nicht an das NOR-Gatter 401 angelegt, so weist die Basis des Transistors 404 eine positive Vorspannung auf und der Transistor 404 befindet sich im leitenden Zustand. In diesem Fall erhält die Basis des Transistors 403 über den Widerstand 406 eine negative Vorspannung, wodurch dieser Transistor in den nichtleitenden Zustand gelangt und die Spannung auf der Spannungszuführungsleitung abgetrennt wird. Beim Auslesen von Daten sind nunmehr die Datenausgangsleitungen A₄... E₄ von der Datenschiene B₄... F₄ abgetrennt, da bei fehlender Spannungsversorgung die Pufferschaltkreise 407b den Zustand der hohen Impedanz aufweisen.

F i g. 5A zeigt ein detailliertes Blockdiagramm, wobei die verriegelten Speicherfelder 504 und 506 den Speicherfeldern 301 und 302 in F i g. 3 entsprechen und wobei die nicht-verriegelten Speicherfelder 507 und 508 mit den Speichern 303 und 304 gemäß F i g. 3 übereinstimmen. Die Spannungstastung 511 zusammen mit ihrer Steuerung 512 entspricht der Spannungstastung 407a gemäß F i g. 3. Die mit »Anschluß« bezeichneten Rechtecke stellen Anschlußmöglichkeiten für das Anlegen von Eingangs- oder Ausgangssignalen dar. Ein codiertes Adreßsignal wird über die Eingangsleitungen 501a an einen 1 aus 4-Decodierer angelegt Ein solcher Decodierer ist beispielsweise als Baustein RI 74 S 138 von der Firma Texas Instruments Corporation erhältlich. Die anliegende Adresse wird in dem Decodierer 501 decodiert und an die Inverterschaltkreise 513, 514 angelegt. Die Ausgangssignale der Inverter 513, 514 werden Taktschaltkreisen 501, 510 zusammen mit den System-Taktimpulsen zugeführt Der Taktschaltkreis 509 erzeugt in Abhängigkeit von dem Systemtakt einen impuls nAS(Reinenadresse-Sirobosignal), welches seinerseits ein Signal CAS (Spaltenadresse-Strobosignal) über einen Verzögerungsschaltkreis 502 erzeugt. Eine weitere diesbezügliche Erläuterung erfolgt später anhand der F i g. 8 und 9. Der Taktschaltkreis 510 ist getrennt von den nicht-verriegelten Speicherfeldern 507 und 508 dargestellt; es liegt jedoch auf der Hand, daß dieser Taktschaitkreis einen Teil der Ansteuerung der unverriegelten Speicherfelder 507 und 508 bildet In F i g. 5D ist die Erzeugung eines internen Taktsignales auf Grund eines Startsignales GO für den nicht-verriegelten Speicher dargestellt. Es sei darauf verwiesen, daß das interne Taktsignal zwischen zwei benachbarten Signalen GO ausgelöst und beendigt wird, wobei zwei benachbarte Signale GO einen vollständigen Speicherzyklus eingrenzen. Auf Grund des Chip-Ansteuersignales CE werden Daten auf der Datenausgangsschiene ausgegeben, falls das Signal CE den hohen Pegel aufweist und diese Daten werden von der Datenausgangsschiene entfernt, wenn das Signal Cfden niedrigen Pegel aufweist. In Fig.5C wird jedoch in Abhängigkeit von dem an den verriegelten Speicher angelegten Systemtakt durch den Taktschaltkreis kein internes Taktsignal erzeugt, das dem Taktsignal hinsichtlich des nichtverriegelten Speichers ähnlich wäre. In Abhängigkeit

ίο von dem Systemtakt wird jedoch ein Reihenadreßsignal RAS und ein Spaltenadreßsignal CAS erzeugt. Aus F i g. 5A geht in diesem Zusammenhang hervor, daß auf Grund des Signales RAS, das in der Verzögerungsleitung 502 verzögert wird, ein Signal CAS erzeugt wird.

Beide Signale RAS und CAS werden an den ausgewählten verriegelten Speicher 504 bzw. 506 angelegt, wodurch eine Verriegelung der Daten auf der Ausgangsschiene erfolgt. Diese Daten verbleiben auf der Datenausgangsschiene bis ein zweites Signal CAS oder ein nachfolgender nicht dargestellter Speicherzyklus erzeugt wird, wodurch die Datenausgangsschiene von dem verriegelten Speicher getrennt wird. Tritt kein zweites Signal CAS oder kein nachfolgender Speicherzykius auf, so bleiben die Daten auf der Ausgangsschiene verriegelt Da das Signal CAS in Abhängigkeit von dem Signal RAS erzeugt wird und da dieses zweite Systemtaktsignal für ein anderes verriegeltes Speicherfeld oder gar für ein nicht-verriegeltes Speicherfeld vorgesehen sein kann, würden diese Daten auf der Datenschiene auch in dem zweiten Speicherzyklus verriegelt bleiben und mit den beim Lesen oder Schreiben während des zweiten Speicherzyklus in einem anderen Speicherfeld vorliegenden Daten überlappen. Aus diesem Grund ist die Spannungstastung 511 und die Signalsteuerung

512 gemäß F i g. 5A vorgesehen, um die Datenausgangsschiene innerhalb des ersten Speicherzyklus von dem verriegelten Speicher zu trennen, was in F i g. 5C näher dargestellt ist
Fig.6 zeigt ein detailliertes Taktdiagramm für die Schaltung gemäß F i g. 5A. Zunächst ist eine Reihe von Startimpulsen GO-601 dargestellt die wie zuvor erwähnt einen vollständigen Speicherzyklus auslösen Es sei angenommen, daß bei dem ersten Startimpuls GO die an den Decodierer 501 angelegte Adresse anzeigt, daß auf die verriegelte Speichereinheit 504 Zugriff genommen werden soll. Auf Grund des Systemtaktsignales 601 werden dementsprechend Signale RAS-602 und G4S-603 erzeugt, um die Ausgangsdaten des verriegelten Speichers 504 auf der Datenausgangsschiene verriegeln zu können. Die Daten des Speichers 504 nehmen den hohen Pegel ein und behalten diesen Pegel bei, wie dies durch den Impulszug 606 in F i g. 6 angedeutet ist Die einzige Maßnahme, die der Hersteiler des verriegelten Speichers getroffen hat um die Daten auf der Dass tenschiene von dem Speicher zu entkoppeln, besteht in der Erzeugung eines zweiten Signales CAS auf Grund eines zweiten Systemtaktsignales. Wie aus Fig.6 ersichtlich, zeigen bei dem zweiten Startsignal GO die codierten Adreßsignale an, daß der nicht-verriegelte

Speicher 507 auszuwählen ist und dementsprechend wird kein zweites Signal RAS bzw. CAS hinsichtlich des zuvor ausgewählten verriegelten Speichers 504 erzeugt so daß die Daten auf der Datenschiene gemäß dem Impulszug 606 den hohen Pegel beibehalten. Bei diesem zweiten, durch das Startsignal GO ausgelösten Speicherzyklus wird jedoch ein internes Taktsignal 605 durch den Taktschaltkreis 510 erzeugt Auf Grund des internen Taktsignales 605 werden die Daten des adres-

sierten nicht-verriegelten Speichers 507 ausgegeben und behalten den hohen Pegel bei, bis der zweite Speicherzyklus beendet wird. Dies ist durch den Impulszug 607 in F i g. 6 dargestellt. Es ist somit ersichtlich, daß die gemäß dem Impulszug 606 zuvor mit der Datenschiene verriegelten Daten des zuvor adressierten verriegelten Speichers 504 mit den Daten des nicht-verriegelten Speichers 507 gemäß dem Impulszug 607 auf der Datenschiene überlappen. Gemäß der vorliegenden Erfindung werden jedoch die Daten gemäß dem Impulszug 606, in der durch den Impulszug 608 angedeuteten Weise von der Datenschiene entkoppelt, indem das Spannungstaktsignal 604 an den im Handel erhältlichen Pufferschaltkreis 407, 407a bzw. 4076 angelegt wird. Durch diese Maßnahme wird somit der Zustand hoher Impedanz hinsichtlich des Pufferschaltkreises 407,407a bzw. 407i> zwischen dem verriegelten Speicher und der Datenausgangsschiene erzeugt. Es ist somit ersichtlich, daß gemäß der vorliegenden Erfindung eine Schnittstelle gebildet wird, die innerhalb der Grenzen eines vorgegebenen Speicherzyklus die Daten eines ausgewählten verriegelten Speichers von der Datenschiene abtrennt. Der Hersteller von Rechnern bzw. von Speichern für solche Rechner besitzt somit eine größere Auswahl hinsichtlich der Lieferfirmen von grundlegenden Speicherelementen und ist somit in der Lage, seine Speichersysteme mit einer Auswahl verschiedener Speicherelemente herzustellen.

Die Einrichtung gemäß F i g. 7 ist derjenigen gemäß F i g. 5A ähnlich, wobei jedoch nur der obere Teil, d. h. der verriegelte Speicherteil von F i g. 5A dargestellt ist. Die verriegelten Speicherfelder 704 und 706 gemäß Fig.7 entsprechen den verriegelten Speicherfeldern 504 und 506 gemäß F i g. 5A. Die Spannungstastung 511 gemäß Fig.5A entspricht der Spannungstastung 711 gemäß Fig.7. Es sei darauf verwiesen, daß gemäß F i g. 5A das decodierte Signal RAS hinsichtlich irgendeines ausgewählten verriegelten Speicherfeldes 504 oder 506 über die Verzögerungsleitung 502 geführt wird, um das Signal CAS hinsichtlich des ausgewählten Speicherfeldes zu erzeugen, wobei in Fig. 7 dies in entsprechender Weise durch die Verzögerungsleitung 702 geschieht.

In F i g. 8 ist ein detailliertes Blockdiagramm für die Erzeugung der Taktsignale RAS und CAS dargestellt, welches im Hinblick auf verriegelte Speicherfelder Anwendung findet. In Fig.8 ist in näheren Einzelheiten der verriegelte Speicherteil gemäß Fig.7 dargestellt Die verriegelten Speicherfelder 813 und 814 gemäß Fig.8 entsprechen den verriegelten Speicherfeldern 704 und 706 gemäß F i g. 7.

Die beiden Anschlußstifte RAS 1 und RAS 2 entsprechen den beiden Eingangsanschlüssen RAS gemäß F i g. 7. Darüber hinaus entspricht die Verzögerungsleitung 800D gemäß F i g. 8 der Verzögerungsleitung 702 gemäß F i g. 7. Zusätzliche in F i g. 8 vorhandene Schaltkreise werden weiter unten beschrieben. Zunächst sei angenommen, daß entweder das Signal RAS 1 oder das Signal RAS 2 an die Eingangs-Anschlußstifte angelegt ist Diese Signale werden sodann den Puffergattern 801 und 802 zugeführt Durch Anlegen des Signales RAS an den ausgewählten verriegelten Speicher wird ein Leseoder Schreibzyklus hinsichtlich dieses speziellen verriegelten Speicherfeldes ausgelöst Zum gleichen Zeitpunkt, in dem das Signal RAS an das entsprechende verriegelte Speicherfeld angelegt wird, wird es auch an den Inverterschaltkreis 803 angelegt Das Ausgangssignal des Inverters 803 wird der Verzögerungsleitung 800D zugeführt und ferner auf ein NAND-Gatter 812 gegeben. Die Verzögerungsleitung 800D besteht hierbei aus diskreten Spulenkomponenten 804, 806 zusammen mit Kondensatorkomponenten 805, 807 und einer Widerstandskomponente 808. Das Ausgangssignal der Verzögerungsleitung 800D wird sodann einem Inverter-Pufferschaltkreis 809 zugeführt, der seinerseits an zwei Multiplexerschaltkreise 810, 811 angeschlossen ist. Die Multiplexerschaltkreise sind im Handel erhältliche MuI-tiplexerschaltkreise vom Typ TISN 74 SI 57 und sie erzeugen die Spaltenadresse für die 4 K-Speichereinrichtungen 813 und 814. Wenn aus dem verzögerten Signal RAS das Signal CAS gebildet wird, so wird dieses an die verriegelten 4 K-Speichereinrichtungen 813 und 814 angelegt und adressiert den Speicher. Zusätzlich zu der Erzeugung von Adressen für den verriegelten Speicher erzeugen die Multiplexer 810, 81t zusammen mit der Verzögerungsleitung und den Invertern eine Kontrollmöglichkeit, um sicherzustellen, daß das Signal CAS erst auftritt, nachdem die Adressen gültig sind. Dieses Kontrollmerkmal ergibt sich durch das Anlegen von drei positiven Eingangssignalen an den Gatterschaltkreis 812.
Zwei dieser Eingangssignale sind die Ausgangssignale der Multiplexer 810 und 811 und sie werden an die Eingangsklemmen des NAND-Gatters 812 beim Auftreten des Signales RASt oder RAS 2 angelegt. Es sei hier vermerkt, daß diese beiden Signale verzögert sind und daß sie erst auftreten, nachdem die größtmögliche Verzögerung durch die Multiplexer 810 und 811 festgestellt worden ist, wobei durch die gesamte Einrichtung der Impuls CASerst erzeugt wird, wenn die größtmögliche Verzögerung abgelaufen ist. Diese Funktionsweise ist erforderlich, da das Signal CAS erst auftreten darf.

nachdem die Adressen gebildet und als gültig bestätigt worden sind, d. h. nachdem die Adreßsignale stabilisiert sind. Diesem Umstand wird dadurch Rechnung getragen, daß das Gatter 812 durch den letzten positiven Impuls betätigt wird und dadurch das Signal CAS erzeugt Das dritte Eingangssignal für das Gatter 812 wird durch den Inverter 803 vorgegeben und zur Abschaltung des Signales CASbenutzt. Das Signal des Inverters 803 ist ein positives Signal, das zu einem früheren Zeitpunkt als die beiden anderen Gatter-Eingangssignale

innerhalb des Zyklus auftritt und seine Funktion dient der Abschaltung des Signales CAS. Das Signal CAS wird abgeschaltet, wenn am Ende des vorliegenden Zyklus das Signal am Ausgang des Inverters 803 den negativen Wert einnimmt. Das am Ausgang des Gatters 812 auftretende Signal CAS wird auf die 4 K-Speichereinheiten 813 und 814 gegeben. Nähere Einzelheiten hinsichtlich der Wirkungsweise des Schaltkreises gemäß F i g. 8 ergeben sich im Zusammenhang mit dem Taktdiagramm gemäß F i g. 9.

Der Impulszug 901 verdeutlicht die zeitliche Lage des Signales RASi bzw. RAS 2. Die Signale RASl bzw. RAS 2 stellen hierbei decodierte Taktsignale für die Reihenadresse dar. Wie zuvor beschrieben, werden die Adressentaktsignale einem Decodierer 501 gemäß Fig.5A zugeführt der diese Signale decodiert Ihre Funktion liegt in der Auslösung eines Lese- oder Schreibzyklus hinsichtlich des Speichers. Der Impulszug 902 stellt den Ausgangsimpuls des Inverters 803 dar, der der Eingangsklemme der Verzögerungsleitung 800D und einem Eingang des NAND-Gatters 812 zugeführt wird. Es sei darauf verwiesen, daß eine geringe zeitliche Verschiebung zwischen dem Eingangssignal und dem Ausgangssignal des Inverters 803 auftritt was auf die

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Schaltkreise des Inverters zurückzuführen ist. Das Ausgangssignal der Verzögerungsleitung 800D wird in F i g. 9 durch den Impulszug 903 dargestellt, wobei die Verzögerungsleitung im wesentlichen die Verzögerung zwischen der Anstiegsflanke des Impulses RAS und der Anstiegsflanke des Impulses CAS bestimmt. Das am Ausgang der Verzögerungsleitung 800D auftretende Signal wird einem weiteren Inverter-Pufferschaltkreis 809 zugeführt. Das invertierte Ausgangssignal des Puffers

809 ist durch den Impulszug 904 in Fig.9 dargestellt to und wird den Tasteingangsklemmen der beiden 2 zu 1-Multiplexer 810 und 811 zugeführt. Diese Multiplexer können sodann die Reihen- und Spaltenadresse in Abhängigkeit von dem decodierten Signal auswählen. Ferner wird ein Ausgang eines jeden der Multiplexer 810 und 811 als ein entsprechender Eingang auf das NAND-Gatter 812 geschaltet. Die entsprechenden Eingänge der Multiplexer sind an Potentiale entsprechend »0« und »1« gelegt und erzeugen somit Impulse mit einer positiven Flanke. Da verschiedene Multiplexer verschiedene Verzögerungscharakteristiken aufweisen, was beispielsweise herstellungsbedingt sein kann, wird ein Ausgangssignal der beiden Multiplexer länger als das andere verzögert sein.

Zum Zwecke der Erläuterung sei angenommen, daß das Signal durch den Multiplexer 810 länger verzögert wird und nach dem Signal des Mulitplexers 811 auftritt In diesem Fall wird das Ausgangssignal des Mulitplexers

810 zur Auslösung der Anstiegsflanke des Impulses CAS benutzt, da dieses zuletzt auftretende Signal endgültig das Gatter 812 betätigt Die negative Flanke des nunmehr auftretenden Signales CAS gibt sodann die Spaltenadresse für den verriegelten 4 K-Speicher vor. Die Endflanke des Signales CAS wird von dem Ausgangssignal des Inverters 803 gesteuert, der den dritten Eingang für den Gatterschaltkreis 812 liefert. Der entsprechende Vorgang ist anhand des Impulszuges 907 in F i g. 9 erkennbar.

Hierzu 10 Blatt Zeichnungen

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Claims (5)

1 2 Die vorliegende Erfindung betrifft eine Schaltungsan- Patentansprüche: Ordnung nach dem Oberbegriff des Patentanspruches 1. Insbesondere bezieht sich die vorliegende Erfindung auf

1. Schaltungsanordnung zum Anschluß eines FeI- einen Schaltkreis zum Verbinden der Datenausgangsleides von Speichern mit wahlfreiem Zugriff an einen s Hingen eines Speichers mit wahlfreiem Zugriff mit einer Datenbus, wobei die Speicher Datenausgangsleitun- Datenschiene.

gen aufweisen und den Speichern — getaktet mit Eine derartige Schaltungsanordnung ist z. B. aus der einem Taktsignal — eine Adresse zugeführt wird, US-PS 39 42 160 bekannt. Die bekannte Schalungsanum einen Lesezyklus auszuführen und um Daten Ordnung befaßt sich mit einem Versteilerungsschaltentsprechend dem Speicherinhalt auf den Datenaus- io kreis für die Bit-Abfrageleitung bei einem Speicher mit gangsleitungen auszugeben und wobei das Feld von wahlfreiem Zugriff vom MOS-Typ. Wenn die Bit-Abfra-Speichern wenigstens einen verriegelten Speicher geleitung durch eine ausgewählte Speicherzelle teilweienthält, bei dem die Datensignale auf den Ausgangs- se entladen wird, so schaltet ein Verriegelungsschaltleitungen nach Beendigung eines Lesezyklus erhal- kreis seinen Zustand um und vervollständigt die Entlatenbleiben, gekennzeichnet durch 15 dung der Bit-Abfrageleitung sehr viel schneller als dies

durch die ausgewählte Speicherzelle alleine möglich ist.

a) erste Schaltungsmittel (Pufferschaltkreise 407, Zur Abkopplung der Speicherfelder von einer Daten-407a, 407 b) für einen gesteuerten Anschluß der schiene werden bei der bekannten Schaltungsanord-Datenausgangsleitungen (311,312; A4 ... E4) nung jedoch Ein/Ausgabe-Puffer verwendet, die von eian den Datenbus (B 4... FA); und 20 nem Steuersignal angesteuert werden und den Zustand

b) zweite auf die ersten Schaltungsmittel einwir- der hohen Impedanz bzw. ein Tristate-Verhalten aufkende Schaltungsmittel (getaktete Spannungs- weisen, wenn das Steuersignal den hohen Pegel besitzt. Versorgung 400a; 104—406), um selektiv Span- Dieser Ein/Ausgabe-Pufferschaltkreis benötigt jedoch nung an die ersten Schaltungsmittel (407,407a, ebenso wie die bekannten Tristate-Pufferschaltkreise in MSJb) anzulegen und diese dadurch in zwei Be- 25 allen drei Betriebszuständen eine nicht zu vernachlässitriebszustände zu versetzen, wobei in einem er- gende Leistungszufuhr.

sten Betriebszustand die Datenausgangsleitun- Es ist daher die Aufgabe der vorliegenden Erfindung,

gen an den Datenbus angeschlossen sind und in eine Schaltungsanordnung der eingangs genannten Art

einem zweiten Betriebszustand die Datenaus- so auszubilden, daß der verwendete Pufferschaltkreis

gangsleitungen von dem Datenbus isoliert sind. 30 mit einer niedrigen Leistungsaufnahme auskommt und

trotzdem hierbei die Charakteristik eines herkömmli-

2. Schaltungsanordnung nach Anspruch 1, da- chen Tristate-Pufferschaltkreises aufweist. Hierbei soll durch gekennzeichnet, daß beim Anlegen der Span- auf handelsübliche erhältliche Schaltkreise zurückgenung an die ersten Schaltungsmittel (407) die Daten- griffen werden. Die Lösung dieser Aufgabe gelingt geausgangsleitungen an den Datenbus angeschlossen 35 maß der im Patentanspruch 1 gekennzeichneten Erfinsind und beim Fehlen der Spannung an den ersten dung. Weitere vorteilhafte Ausgestaltungen der Erfin-Schaltungsmitteln die Datenausgangsleitungen von dung sind den Unteransprüchen entnehmbar.

dem Datenbus abgetrennt werden. Die vorliegende Speicheranordnung kann aus irgend-

3. Schaltungsanordnung nach Anspruch 2, da- einer Kombination von verriegelten oder nicht-verriedurch gekennzeichnet, daß das Anlegen der Span- 40 gelten Speichereinheiten mit drei Zuständen (Tristate) nung an die ersten Schaltungsmittel (407) innerhalb bestehen. Die verriegelten Speichereinheiten sind an eider zweiten Schaltungsmittel durch ein Steuersignal ne Datenschiene unter Verwendung konventioneller (Taktsignal 1... 4) gesteuert wird, welches von den und handelsüblich erhältlicher TTL-Schaltkreise ange-Speichern mit wahlfreiem Zugriff (302... 304) wäh- schlossen, wobei eine Spannungstreiberschaltung erfinrend des Lesezyklus erzeugt wird. 45 dungsgemäß mit diesen Schaltkreisen zusammenarbei-

4. Schaltungsanordnung nach Anspruch 3, da- tet und ein Verhalten wie bei herkömmlichen Tristatedurch gekennzeichnet, daß die zweiten Schaltungs- Pufferschaltkreisen bewirkt. Wenn die Spannungstreimittel (400a_>>erste und zweite Transistoren (404,403) berschaltung die Spannung von den TTL-Schaltkreisen aufweisen, die so zusammengeschaltet sind, daß ein wegnimmt, so wird die Tristate-Charakteristik simuliert. Transistor leitend ist, wenn der andere Transistor 50 Werden hingegen die TTL-Schaltkreise durch den gesperrt ist, und daß das Steuersignal den ersten Spannungstreiber angesteuert, so arbeiten sie in ihrem Transistor (404) in den nicht-leitenden Zustand steu- normalen Betrieb und stellen eine normale Impedanz ert, so daß der leitende zweite Transistor (403) die zwischen der Datenschiene und den Datenausgangslei-Spannung an die ersten Schaltungsmittel anlegt tungen des Speichers dar.

5. Schaltungsanordnung nach Anspruch 4, da- 55 Anhand von in den Figuren der Zeichnungen dargedurch gekennzeichnet, daß die ersten und zweiten stellten Ausführungsbeispielen sei die Erfindung im fol-Transistoren (403, 404) vom npn-Typ sind, daß der genden näher erläutert. Es zeigt

Kollektor des ersten Transistors (404) mit der Basis Fig. 1 einen 16 K-Speicher mit Speicherfeldern für

des zweiten Transistors (403) verbunden ist, die Basis Worte von 6 Bit, bei dem die vorliegende Erfindung

des ersten Transistors (404) über ein Gatter (401) 60 Anwendung findet,

von den Steuersignalen (Taktsignale 1 ... 4) ange- F i g. 2 ein Blockdiagramm eines Ausführungsbeispie-

steuert wird, der Emitter des ersten Transistors (404) les gemäß der vorliegenden Erfindung,

und der Kollektor des zweiten Transistors (403) an F i g. 3 ein Blockdiagramm eines weiteren Ausfüh-

feste Bezugspotentiale angeschlossen sind und der rungsbeispieles,

Emitter des zweiten Transistors (403) mit den ersten 65 F i g. 4 ein Schaltungsdiagramm gemäß der vorliegen-

Schaitungsmitteln (407a) verbunden ist. den Erfindung in näheren Einzelheiten,

Fig.5A ein Blockdiagramm des erfindungsgemäßen Systems,