DE2101180B2 - - Google Patents

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Description

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Die Erfindung betrifft einen Datenspeicher nach dem Oberbegriff des Patentanspruchs 1.
Es ist bereits bekannt, Feldeffekttransistoren für Speicherzwecke in matrixförmigen Schaltungsanordniingen zusammenzuschalten und zu verwenden. Hierbei erfolgt eine Verbindung mehrerer derartiger Feldeffekttransistoren in jeder Speicherzelle zu einer Verriegelungsschaltung oder zu einer bistabilen Schaltung. Bedingt dadurch benötigen diese Speicher zahlreiche aktive Speicherelemente in Form vor. Feldeffekttransistoren in jeder Speicherzelle, woraus sich ein relativ großer Flächenbedarf auf der Trägerschicht einer integrierten Schaltung ergibt. Diese Schaltungsart begrenzt deshalb die Anzahl der auf einer Flächeneinheit aufbringbaren Speicherzellen und erfordert außerdem die Verwendung längerer Treiber- und Abfrageleitungen, wodurch kapazitive Einflüsse entstehen, die die Arbeitsgeschwindigkeit des Speichers vermindern.
Außerdem wurde bereits in der DE-OS 20 33 260 vorgeschlagen, einen Speicher aufzubauen, bei dem jede Speicherzelle drei Feldeffekttransistoren enthält, von denen der erste zur Speicherung der information mit Hilfe der Kapazität zwischen dessen Steuerelektroden- und Quellenanschhiß, der zweite für die Ausgabe und der dritte für die Eingabe der Informationen vorgesehen sind. Dieser ist dadurch gekennzeichnet, daß der Steuerelektrodenanschluß des speichernden Feldeffekttransistors mit dem Quellenanschluß des die Eingabe steuernden Feldeffekttransistors und der Senkenanschluß des speichernden Feldeffekttransistors mit dem Quellenanschluß des die Ausgabe steuernden Feldeffekttransistors verbunden sind, der Quellenanschluß des speichernden Feldeffekttransistors auf einem Bezugspotential liegt, daß die Senkenanschliisse der beiden anderen Feldeffekttransistoren an eine gemeinsame Ein- und Ausgabeleitung angeschlossen sind, und daß für die Speicherzellen eines Wortes zwei mit .Steuermitteln verbundene Leitungen angeordnet sind, die zu verschiedenen Zeiten durch Signale erregt werden und mit den Toranschlüssen der die Eingabe und der die Ausgabe steuernden Feldeffekttransistoren einer Speicherzelle verbunden sind.
Dadurch wird zwar eine geringere Fläche der Speicherzelle benötigt als bisher und damit eine größere Packungsdichte pro Flächeneinheit erreicht, jedoch besteht der gravierende Nachteil, daß diese Speicherzellen einer Regenerierung bedürfen und die Regenerierungszeit derart hoch liegt, daß die gesamte Speicherzykluszeit in einem derartig aufgebauten Speicher zu lang ist.
Außerdem ist durch die DE-OS 18 16 356 ein Halbleiterspeicher mit Speicherzellen aus Feldeffekttransistoren bekannt geworden, dem zur Aufrechterhaltung des jeweiligen Informationsziistandcs einer Speicherzelle im Ruhezustand Nachladeimpulse zugeführt werden. Die dazu erforderliche Regenerierschaltung besteht aus einem Wiedereinschreibglied und einem ODER-Glied. Diese beiden, die Regenerierschaltung bildenden Schaltglieder sind als Peripherieschaltkreise des eigentlichen Speichers ausgeführt. Da diese Peripherieschaltkreise eine völlig andere Schaltungsstruktur aufweisen als die Speicherzellen, sie außerdem aus einer im Verhältnis zur Anzahl der Transistoren in der Speicherzelle großen Anzahl von Bauelementen bestehen, nimmt diese Schaltung in hochintegrierter Technik relativ viel Platz in Anspruch, der der eigentlichen Speicherkapazität pro Fläche verlorengeht.
Außerdem hat diese Schaltung den Nachteil, daß sie zwei Schaltglieder aufweist, die zusammen eine relativ große Signalverzögerung aufweisen und damit die Regenerierungszeit verlängern.
Der Erfindung liegt deshalb die Aufgabe zugrunde, einen verbesserten, hochintegrierten Speicher mit
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Feldeffekttransistoren zu schaffen, der eine homogenere Schaltungsstruktur aufweist, so daß der integrierte Aufbau und dessen Herstellung einfacher wird, bei dem die peripheren Schaltkreise reduziert werden und bei dem die Regeneralionszeit der Speicherzellen wesentlieh verkürzt ist.
Die erfindungsgemäße Lösung der Aufgabe besteht im Kennzeichendes Patentanspruchs 1.
Weiterbildungen ergeben sich aus den Kennzeichen der Patentansprüche 2 bis 6.
Der Vorteil des erfindungsgemäßen Speichers durch Anwendung eines neuen Regenerierungsschemas besteht in der Verkürzung der Regenerierungszeit und damit in der Verkürzung des gesamten Speicherzyklusses eines derartig aufgebauten Speichers mit Feldeffekttransistoren.
Die Erfindung wird nun anhand von in den Zeichnungen dargestellten Ausführungsbeispielen näher erklärt. Es zeigt
F i g. 1 ein Prinzipschaltbild eines monolithischen Speichers mit Feldeffekttransistoren und
F i g. 2 ein Impulsdiagramm, aus dem die Wirkungsweise von Speicherzellen und die Regenerierung von Daten in einer Speicherzelle, wie sie in F i g. 1 verwendet wird, zusehen sind.
Der in Fig. 1 gezeigte Speicher besteht aus Speicherzellen 10, die über Wortleitungen AO bis Xn und Bitleitungen KO bis Yn angesteuert werden. Alle Speicherzellen 10 sind identisch aufgebaut und identisch adressierbar. Wie aus Fig. 1 zu sehen ist, wird jede Speicherzelle 10, z. B. die Speicherzelle IOa, durch zwei Worlleitungen XO und Xl und eine Bitleitung KO adressiert und durch die Verwendung der Kapazität C zwischen der Steuerelektrode und der Quelle eines MOS-Feldeffekttransistors 12 als eigentliches Speicherelement in Matrixspeichern anwendbar. Wenn die Kapazität Centladen ist, dann bedeutet das, daß eine binäre Null gespeichert ist und wenn die Kapazität C einer Speicherzelle geladen ist, dann bedeutet dies, daß eine binäre Eins in der Speicherzelle gespeichert ist. Der Speicherfeldeffekttransistor, z. B. 12, wird durch zwei Adressierungsfeldeffekttransistoren 14 und 16 gesteuert. Der Feldeffekttransistor 14 verbindet die Steuerelektrode des Feldeffekttransistors 12 mit der K0-Bitleitung und der XO-Wortleitung und ist somit der Schreib-Feldeffekttransistor für die Speicherzelle, während der Feldeffekttransistor 16 die Senke des Feldeffekttransistors 12 mit der K0-Bitleitung und mit der X 1-Wortleitung verbindet und somit als Lese-Feldeffekttransistor dient.
Außerdem wird jede der Speicherzellen 10 über die Bitleitungen KO bis Yn von einer Regenerierungszelle 18 gespeist, die entsprechend dem Schaltbild nach Fig. 1 mit den Bitleitungen KO bis Yn verbunden ist. Für jede Bitleitung XO bis Yn ist eine Regenerierungszelle 18 vorhanden. Diese Regenerierungszellen benützen die Kapazität Czwischen dem der Steuerelektrode und der Quelle des Feldeffekttransistors 24 als eigentliches Speicherelement der Speicherzelle. Auch hier wird wieder eine binäre Null durch eine entladene Kapazität C und eine binäre Eins durch eine geladene Kapazität Cdargestellt. Gesteuert wird der Feldeffekttransistor 24 durch die zwei Adressierungs-Feldeffekttransistoren 20 und 22. Der Feldeffekttransistor 20 verbindet die Steuerelektrode des Feldeffekttransistors b5 12 πι it der Bitleitung KO und der Wortleitung Φ 1 und dient damit als Schreib-Feldeffekttransistor für die SDcicherzelle. währenddem der Feldeffekttransistor 22 die Senke des Feldeffekttransistors 18 mit der KOBitleitung und der Wonleitung Φ 2 verbindet und somit als Lese-Feldeffekttransistor der Zelle dient. Wenn sich die Speicherzellen IO nicht im adressierten Zustand zum Zwecke des Lesens, Schreibens oder Regenerieren befinden, sind die Feldeffekttransistoren 14 und 16 im Auszustand. Dies bedeutet, daß die Ladung der Kapazität C der Speicherzelle für eine bestimmte Zeit aufrechterhalten wird, und zwar ro lange, wie die Aus-Impedanzen der Feldeffekttransistoren 14 und 15 und die Steuerelektrode-zu-Senke-Impedanzen und die Steuerelektrode-zu-Quelle-lmpedanzen des Feldeffekttransistors 12 sehr hoch sind.
Um den Speicher für Lesen, Schreiben oder Regenerieren zu adressieren, wird ein Impuls R auf die Steuerelektrode der Feldeffekttransistoren 24, 26 und 28 in allen Bit- und Wortdecodern gegeben. Dadurch werden die Bitleitungskapazitäten CO bis Cn und auch die Knotenpunkte A und B in allen Bit- und Wort-Decodern 30 und 32 aufgeladen. Nach der Aufladung der Knotenpunkte und der Bitleitungen wird ein Impuls auf die Steuerlektroden der Feldeffekttransistoren 34 und 36 aller nicht selektierten Wort- und Bit-Decodierer 30 und 32 gegeben, wodurch die Knotenpunkte A und B in diesen Decodierern entladen werden und Impulse Φ 1, φ 2 und Φ 3 abhängig von den gespeicheiien Daten in diesen Zellen verhindert werden.
Wenn nun angenommen wird, daß die Speicherzelle 10.7 adressiert wurde, kann ein Schreibzyklus staltfinden, wenn die Decodierimpulse zu Ende sind. Während des Schreibzyklusses werden ein Impuls Φ 1 und ein Impuls Φ 3 gleichzeitig auf die ausgewählte Speicherzelle 10a und auf die Regenerations/die 18a gegeben. Hierdurch werden die Feldeffekttransistoren 16 und 20 leitend, so daß die gespeicherte Information in der ausgewählten Zelle 10a auf der Bitleitung KO ausgelesen wird und in die Wiederaufladungszelle bzw. Regenerierungszelle 18a. Wenn dabei eine Eins in der Speicherzelle 10a gespeichert ist, dann wird das Potential auf der Bitleitung KO durch den Bittreiber 44 und durch die Impulse Φ 1 und Φ 3 abgesenkt. Dies verhindert die Übertragung der Daten von der Speicherzelle 10a zur Regenerierungszelle 18a, indem die Kapazität Cin der Regenerationszelle 18a entladen wird, wodurch eine Null in dieser Regenerationszelle 18a gespeichert wird, unabhängig von der Information in der Speicherzelle 10a. Wenn eine Null in der Speicherzelle gespeichert ist, dann wird die K0-Bitleitung der Kapazität CO auf den geladenen Zustand gebracht, so daß die Daten der Speicherzelle 10a über den Feldeffekttransistor 20 in der Kapazität C der Regenerierungszelle 18a eingespeichert werden können. Nach den Impulsen Φ 1 und Φ 3 wird ein Ladeimpuls auf die Transistoren 24 gegeben, um die Ladung der Bitleitungskapazitäten CO bis CN nachzuladen. Außerdem wird ein Impuls auf die Decoder für die nicht ausgewählten Zellen gegeben, wodurch erreicht wird, daß ein Schreiben oder Lesen nicht möglich ist. Nach der Nachladung der Bitleitungskapazität CO bis Cn werden Impulse Φ 2 und Φ 3 gleichzeitig auf den Speicher gegeben. Dies wiederum verbindet die KO-Bitleitung mit den Bittreibeni durch Leitendmachen d(.r Transistors 46 und außerdem werden sowohl der Schreibtransistor 14 in der Speicherzelle und der Lesetransistor 22 in der Regenerationszelle 18a in den Ein-Zustand versetzt. Wenn eine Eins in der Speicherzelle 10a zu speichern ist und eine Null in der
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Regenerationszelie 18a gespeichert ist, wird durch das Anliegen der Impulse Φ 2 und Φ 3 zu dieser Zeit die Bitleitungskapazität CO aufgeladen. Die Ladung der Kapazität CO wird über den Feldeffekttransistor 14 auf die Kapazität C der Speicherzelle 10a übertragen, wodurch diese eine Eins speichert. Wenn hingegen eine Null in der Speicherzelle 10a zu speichern ist, wird das Potential der Bitleitung VO durch den Bittreiber 34 im Zusammenhang mit den Impulsen Φ 2 und Φ 3 abgesenkt, wodurch die Kapazität CO entladen wird und die in der Regenerationszelle 18a gespeicherte Information gesperrt wird. Wenn der Feldeffekttransistor 14 in den leitenden Zustand zu dieser Zeit übergeht, dann bedeutet das, daß die Kapazität 10 über den Feldeffekttransistor 14 entladen wird, wodurch eine Null in der Speicherzelle 10a gespeichert wird. Am Ende der Schreiboperation werden die Transistoren 14,16,20 und 22 zurück in ihren Aus-Zustand gebracht und die Speicherzelle 10a ist in der gewünschten Null- oder Eins-Bedingung. Um aus der Speicherzelle 10a Daten auslesen zu können, nachdem diese ausgewählt wurde, wird der Lesetransistor 16 durch den Impuls Φ 1 auf der X !-Leitung über den Feldeffekttransistor 42 leitend gemacht. Wenn die Kapazität C zu dieser Zeit geladen ist, legt der Transistor 12 bzw. 16 die Bitleitung kurzzeitig auf Masse. Dadurch wird die Leitungskapazität CO auf Massepotential entladen und ein Impuls auf der Bitleitung VO erzeugt. Wenn die Kapazität C nicht geladen ist, wird der Feldeffekttransistor 13 nicht leitend, so daü der Stromweg zum Massepotenlial über die Feldeffekttransistoren 16 und 12 nicht vorhanden ist, wenn ein Impuls Φ 1 und die Wortleitung X 1 geführt wird. In diesem Fall wurde die Kapazität CO nicht entladen und das Potential auf der Bitleitung VO bleibt unverändert. Gleichzeitig mit dem Anlegen des Impulses Φ 1 an die X !-Leitung wird ein Impuls Φ 3 auf die Senke des Feldeffekttransistors 38 gegeben. Ist in dem Decoder für die ausgewählte Zelle 10a der Feldeffekttransistor 38 leitend und führt den Impuls Φ 3 zu der Steuerelektrode des Feldeffekttransistors 46. welcher dann leitend wird und die V0-Bitleitung mit dem Leseverstärker und dem Bittreiber 44 verbindet. Wenn nun eine Eins in der Speicherzelle 10a gespeichert ist, dann wird auf der V0-Bitleitung ein Impuls erzeugt, der dann durch den Leseverstärker als gespeicherte Eins erkannt wird. Wenn eine Null in der Speicherzelle 10a gespeichert ist, wird die Abwesenheit des Impulses auf der V0-Bitleitung vom Leseverstärker als gespeicherte Null erkannt. Nach Beenden des Lesezyklusscs werden alle Bitleitungen durch Nachladeimpulsc nachgeladen.
Das vorliegende Beispiel eines monolithischen Speichers wurde anhand von Speicherzellen 10 erklärt, die nicht bistabil sind, sondern auf der Aufladung der Kapazität Cberuhen.Um nun die Ladung und damit die gespeicherte Information in der Kapazität C aufrechtzuerhalten, wird durch die Verwendung der Regenerationszellen 18 die Ladung in der Kapazität periodisch ständig nachgeladen. Nachdem eine Speicherzelle ausgewählt wurde, macht ein Impuls Φ 1 den Transistor 16 in der Speicherzelle 10a leitend, welche nachzuladen ist und liest die Information auf die Leitung VO. Der Impuls Φ 1 macht außerdem den Transistor 20 leitend, wodurch die auf die Leitung VO ausgelesenen Informationen in die Regenerationszelle 18a eingelesen werden. Wenn in der Speicherzelle 10a eine Eins gespeichert ist, dann werden die Feldeffekttransistoren 16 und 12 leitend, wodurch die Leitungskapazität CO entladen wird. In diesem Falle verbleibt die Kapazität C in der Regenerationszelie 18;/ im unbcladcnen Zustand, wodurch eine Null in der Regenerationszelle 18;j gespeichert wird. Wenn eine Null in der Speicherzelle 10a gespeichert ist, dann wird die Kapazität CO aufgeladen, wodurch die Kapazität C in der Regenrationszelle 18a aufgeladen wird und somit eine Eins in der Regenerationszelle 18a gespeichert wird. Damit ist dargelegt worden, daß im ersten Teil des Regencrationszyklus die in der Regeneratinnszelle 18a gespeicherte Information komplementär zu den in der Zelle 10a gespeichert ist.
Nachdem das Komplement der Information der Zelle 10a in der Regenerationszelle 18a gespeichert ist werden die Bitleilungen wieder durch Regenerationsimpulse nachgeladen. Außerdem liegen die Codicrungsimpulse an, die die richtigen Speicherzellen auswählen Dieser Vorgang bringt die Bitleitungskapazität wieder zurück in den Zustand, der vor dem Auslesen der Daten auf die Leitung bestand. Zur Komplettierung des Regenerations- bzw. Nachladezyklus müssen die in dei Regenerationszelle 18a gespeicherten Informationcr zurück in die entsprechende Speicherzelle. Dies wire erreicht durch Anlegen eines Impulses Φ 2 sowohl ar die Speicherzelle 10a als auch die Regencralionszclk 18a. Der Impuls Φ 2 macht den Feldeffekttransistor 2Ϊ leitend, wodurch die in der Regenerationszelle 18a au!
die Bitleitung VO ausgelesen werden. Außerdem macht der Impuls Φ 2 den Feldeffekttransistor 14 leitend wodurch das Potential auf der V0-Leitung angehober wird, das die Kapazität C wirksam macht. Wenn eine Null in der Regenerationszelle 18a gespeichert wurde würde dies bedeuten, daß die Ladung der Lcitungskapa zität CO aufrechterhalten würde und deshalb die Kapazität Cin der Speicherzelle 10a eine Eins speicherr würde. Wenn eine Eins in der Regenerierungszclle 18«· gespeichert wäre, dann würde dies bedeuten, daß die Leitungskapazität CO entladen würde, wenn der Impul; Φ 2 auftritt und deshalb wurde die Kapazität Cin dci Speicherzelle 10a entladen, was bedeuten würde, daß ir dieser Speicherzelle eine Null gespeichert würde.
Daraus kann gesehen werden, daß es möglich ist, eir Nachladen bzw. Regenerieren während eines Schreib oder Lesezyklus zu erreichen. Damit ist eine wesentliche Verkürzung der Regenerationszeit bzw. Nachladezei des Speichers möglich und die Zykluszeit des Gesamt Speichers verkürzt sich deshalb wesentlich.
so Es soll noch erwähnt sein, daß der hier gezeigte Speicher ein wortorganisierter Speicher ist und daß die Speicherzellen für ein Wort alle an gemeinsamen AO und X 1 -Wortleitungen angeschlossen sind, die ihrer seits mit den XO- und X 1-Decodern in Verbindung stehen. Während eines Schreib- oder Lesezyklus is jeweils eine Zelle mit dem entsprechenden Leseverstär ker und dem Bittreiber verbunden. Das Nachladen bzw das Regenerieren des Zustandes der Speicherzellei einer Wortleitung wird hingegen wie beschrieben gleichzeitig durchgeführt. Die beschriebene Wortorga nisation des Speichers ist jedoch für die Anwendung de: erfindungsgemäßen Regenerierungs-Schemas nicht er forderlich, sondern es kann auch in allen änderet Speicherorganisationen, wie z. B. einem bitorganisiert ei Speicher, verwendet werden.
Hierzu 1 Blatt Zeichnungen

Claims (6)

Patentansprüche: 21 Ol
1. Datenspeicher aus einer Vielzahl Speicherzellen mit Feldeffekttransistoren, bei denen mindestens ein Feldeffekttransistor zur Speicherung der Daten mittels der Kapazität zwischen Steuerelektrode und Quellenanschluü dient und mindestens je ein weiterer Feldeffekttransistor für die Eingabe bzw. Ausgabe der Information innerhalb der Schaltung der Speicherzellen angeordnet ist, deren Speicherzustand durch Regenerierungsschaitungen, die Gruppen von Speicherzellen zugeordnet sind, während des Ruhezustands sowie der Lese-/ und Schreiboperationen aufrecht erhalten wird, mit Wortdecodierern und Bitdecodierern, an welche die Gruppen von Speicherzellen über Wort- bzw. Bitleitungen angeschlossen sind, dadurch gekennzeichnet, daß die kegenerierungsschaltuagen als Regenerierungszellen (18a und ISb) ausgebildet sind, die in ihrem Aufbau identisch mit dem der einzelnen Speicherzellen (10a bis iOb) sind, daß die Regenerierungszellen (18a) an die Bitleitungen (YO bis Yn)angeschlossen sind und daß über die Wortdecodierer (32) Zeitimpulse (Φ 1 bis Φ 3) angelegt werden, die eine periodische temporäre Speicherung in die/aus den Regenerierungszellen (18a bis \8b)der Gruppen von Speicherzellen (z. B. 10a, lossteuern.
2. Datenspeicher nach Anspruch 1, dadurch gekennzeichnet, daß der Regenerierungszyklus in zwei Teilzyklen aufgeteilt ist, wovon der erste Teilzyklus zum Auslesen der Information aus einer adressierten Speicherzelle (1Oa^ und zum Einschreiben in die zugeordnete Regenerierungszelle (18a^ dient und der zweite Teilzyklus zum Auslesen der Information aus der genannten Regenerierungszelle (18a^ und zum Einschreiben in die genannte Speicherzelle (1OaJ.
3. Datenspeicher nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die in die Regcnerierungszelle (z. B. \Sa) temporär einzuschreibende Information invers zu der aus einer Speicherzelle
(z. B. lOa^gelesenen ist.
4. Datenspeicher nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß zur Adressierung einer Speicherzelle (\0a) und einer Regenerierungs/.elle (18a^ im Speicher zwei Wortleitungen (XO und X1) und eine Bitleitung (YO) angeordnet sind.
5. Datenspeicher nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß die Bitleitungskapzität nach dem Einspeichern bzw. Auslesen von Informationen periodisch durch Nachladeimpulse im Nachladezyklus nachgeladen wird.
6. Datenspeicher nach den Ansprüchen 1 bis 5, dadurch gekennzeichnet, daß der Regeneralionszyklus bzw. Nachladezyklus innerhalb eines Schreiboder Lesezyklusses liegt.
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