DE2101180A1 - Datenspeicher mit Feldeffekttransisto ren ' - Google Patents

Datenspeicher mit Feldeffekttransisto ren '

Info

Publication number
DE2101180A1
DE2101180A1 DE19712101180 DE2101180A DE2101180A1 DE 2101180 A1 DE2101180 A1 DE 2101180A1 DE 19712101180 DE19712101180 DE 19712101180 DE 2101180 A DE2101180 A DE 2101180A DE 2101180 A1 DE2101180 A1 DE 2101180A1
Authority
DE
Germany
Prior art keywords
cell
regeneration
field effect
memory
cycle
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19712101180
Other languages
English (en)
Other versions
DE2101180B2 (de
DE2101180C3 (de
Inventor
Richard Henry Poughkeepsie N Y Palfi Thomas Laszlo Mountainview Cahf Linton, (V St A )
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE2101180A1 publication Critical patent/DE2101180A1/de
Publication of DE2101180B2 publication Critical patent/DE2101180B2/de
Application granted granted Critical
Publication of DE2101180C3 publication Critical patent/DE2101180C3/de
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Dram (AREA)

Description

IBM Deutschland Internationale Büro-Ataschinen Gesellschaft mbH
Böblingen, 7. Januar 1971 ru-fr
Anmelderin: International Business Machines
Corporation, Armonk, N.Y. 10504
Amtl. Aktenzeichen: Neuanmeldung
Aktenzeichen der Anmelderini Docket PO 969 024
Datenspeicher mit Feldeffekttransistoren
Die Erfindung betrifft einen Datenspeicher, der aus einer Vielzahl Speicherzellen aus Feldeffekttransistoren besteht, wobei mindestens ein Feldeffekttransistor zur Speicherung der Daten mit Hilfe der Kapazität zwischen Tor- und Quellenanschluß dient und mindestens je ein weiterer Feldeffekttransistor für die Eingabe und Ausgabe der Daten innerhalb der Schaltung der Speicherzelle vorgesehen ist.
Es ist bereits bekannt, Feldeffekttransistoren für Speicherzwecke in matrixförmigen Schaltungsanordnungen zusammenzuschalten und zu verwenden. Hierbei erfolgt eine Verbindung mehrerer derartiger Feldeffekttransistoren in jeder Speicherzelle zu einer Verriegelungsschaltung oder zu einer bistabilen Schaltung. Bedingt dadurch benötigen diese Speicher zahlreiche aktive Speicherelemente in Form von Feldeffekttransistoren in jeder Speicherzelle, woraus sich ein relativ großer Flächenbedarf auf der Trägerschicht einer integrierten Schaltung ergibt. Diese Konstruktionsart begrenzt deshalb die Anzahl der auf einer Flächeneinheit aufbringbaren Speicherzellen und erfordert außerdem die Verwendung längerer Treiber- und Abfrageleitungen, wodurch kapazitive Einflüsse entstehen, die die Arbeitsgeschwindigkeit des Speichers vermindern.
109830/1769
210 ι ;80
Ein ebenfalls mit Feldeffekttransistoren aufgebauter Speicher, dessen Organisation anders ist, ist in der US-Patentschrift 3 387 286 beschrieben. Hier werden kapazitiv arbeitende Speicherzellen aus jeweils zwei Feldeffekttransistoren beschrieben. Jede Zelle vermag ein binäres Signal durch Aufrechterhalten der Ladung der Kapazität zwischen dem Toranschluß und der Trägerschicht eines der beiden Feldeffekttransistoren zu speichern. Jedoch benötigt auch eine derartig aufgebaute Speicherzelle noch eine relativ große Fläche auf der Trägerschicht. Ein weiterer Nachteil entsteht dadurch, daß die Abfrage der gespeicherten Information aus einer Speicherzelle Störungen bei den anderen an der gleichen Abfrageleitung liegenden Speicherzellen hervorruft. Dies ergibt sich dadurch, daß die Speichertransistoren direkt mit der Abfrageleitung verbunden sind. Es ist daher schwierig, bei diesem Speicher eine ausreichende Zuverlässigkeit und einen genügend großen Störabstand zu erreichen.
Außerdem wurde vorgeschlagen, einen Speicher mit Feldeffekttransistoren aufzubauen, der dadurch charakterisiert ist, daß jede Speicherzelle drei Feldeffekttransistoren enthält, von denen der erste zur Speicherung der Information mit Hilfe der Kapazität zwischen dessen Tor- und Quellenanschluß, der zweite für die Ausgabe und der dritte für die Eingabe der Informationen vorgesehen sind, wobei der Toranschluß des ersten mit dem Quellenanschluß des dritten Feldeffekttransistors und der Senkenanschluß des ersten mit dem Quellenanschluß des zweiten Feldeffekttransistors verbunden sind, der Quellenanschluß des ersten Feldeffekttransistors auf einem Bezugspotential liegt sowie die Senkenanschlüsse des zweiten und des dritten Feldeffekttransistors an eine gemeinsame Ein- und Ausgabeleitung angeschlossen sind, und daß Steuermittel vorgesehen sind, die mit den Toranschlüssen des zweiten und des dritten Feldeffekttransistors verbunden sind.
Durch diese Lösung wird zwar eine geringere Fläche der Speicherzelle bsnötigt als bisher und damit eine größere Packungsdichte
Docket PO 969 024 10 9 8 3 0/1769
pro Flächeneinheit erreicht, jedoch besteht noch nach wie vor der gravierende Nachteil, daß die Regenerierungszeit für die Speicherzellen wesentlich zu hoch liegt, so daß die gesamte Speicherzykluszeit in einem derartig aufgebauten Speicher zu lang ist.
Der Erfindung liegt deshalb die Aufgabe zugrunde, einen verbesserten Speicher mit Feldeffekttransistoren der zuletzt genannten Art zu schaffen, bei dem die Regenerationszeit der Speicherzellen wesentlich verkürzt wird.
Die erfindungsgemäße Lösung der Aufgabe besteht darin, daß je einer Gruppe von Speicherzellen eine Regenerierungszelle zugeordnet ist, die in ihrem Aufbau identisch mit dem Aufbau der einzelnen Speicherzellen ist und daß sowohl die Speicherzellen einer Gruppe als auch die zugeordnete RegenerierungsζelIe über eine gemeinsame Bitleitung an einen Bitdecodierer angeschlossen sind, und daß über die Wortdecodierer Zeitimpulse angelegt werden, die eine periodische temporäre Speicherung in die und aus der Regenerierungszelle einer Speicherzellengruppe steuern.
Der Vorteil des erfindungsgemäßen Speichers durch Anwendung eines neuen Regenerierungsschemas besteht in der Verkürzung der Regenerierungszeit und damit in der Verkürzung des gesamten Speicherzyklusses eines derartig aufgebauten Speichers mit Feldeffekttransistoren .
Die Erfindung wird nun anhand von in den Zeichnungen dargestellten Ausführungsbeispielen näher erklärt.
Es zeigen:
Fig. 1 ein Prinzipschaltbild eines monolithischen.
Speichers mit Feldeffekttransistoren und
109830/1769
Docket PO 969 024 ' w
2101
Fig. 2 ein Impulsdiagramm, aus dem die Wirkungsweise von
Speicherzellen und die Regenerierung von Daten in einer Speicherzelle, wie sie in Fig. 1 verwendet wird, zu sehen sind.
Der in Fig. 1 gezeigte Speicher besteht aus Speicherzellen 10, die über Wortleitungen XO bis Xn und Bitleitungen YO bis Yn angesteuert werden. Alle Speicherzellen IO sind identisch aufgebaut und identisch adressierbar. Wie aus Fig. 1 zu sehen ist, wird jede Speicherzelle 10, z.B. die Speicherzelle 10a, durch zwei Wortleitungen XO und Xl und eine Bitleitung YO adressiert und durch die Verwendung der Kapazität C zwischen dem Tor und der Quelle eines MOS-Feldeffekttransistors 12 als eigentliches Speicherelement in Matrixspeichern anwendbar. Wenn die Kapazität C entladen ist, dann bedeutet das, daß eine binäre Null gespeichert ist und wenn die Kapazität C einer Speicherzelle geladen ist, dann bedeutet dies, dann eine binäre Eins in der Speicherzelle gespeichert ist. Der Speicherfeldeffekttransistor, z.B. 12, wird durch zwei Adressierungsfeldeffekttransistoren 14 und 16 gesteuert. Der Feldeffekttransistor 14 verbindet das Tor bzw. die Steuerelektrode des Feldeffekttransistors 12 mit der YO-Bitleitung und der XO-Wortleitung und ist somit der Schreib-Feldeffekttransistor für die Speicherzelle, während der Feldeffekttransistor 16 die Senke des Feldeffekttransistors 12 mit der YO-Bitleitung und mit der Xl-Wortleitung verbindet und somit als Lese-Feldeffekttransistor dient.
Außerdem wird jede der Speicherzellen 10 über die Bitleitungen YO bis Yn von einer Regenerierungszelle 18 gespeist, die entsprechend dem Schaltbild nach Fig. 1 mit den Bitleitungen YO bis Yn verbunden ist. Für jede Bitleitung YO bis Yn ist eine Regenerierungszelle 18 vorhanden. Diese Regenerierungszellen benützen die Kapazität C zwischen dem Tor bzw. der Steuerelektrode und der Quelle des Feldeffekttransistors 24 als eigentliches Speicherelement der Speicherzelle. Auch hier wird wieder eine binäre Null
Docket PO 969 024 10 9 8 3 0/1769
2101 I 8
durch eine entladene Kapazität C und eine binäre Eins durch eine geladene Kapazität C dargestellt. Gesteuert wird der Feldeffekttransistor 24 durch die zwei Adressierungs-Feldeffekttransistoren 20 und 22. Der Feldeffekttransistor 20 verbindet die Steuerelektrode des Feldeffekttransistors 12 mit der Bitleitung YO und der Wortleitung φΐ und dient damit als Schreib-Feldeffekttransistor für die Speicherzelle, währenddem der Feldeffekttransistor 22 die Senke des Feldeffekttransistors 18 mit der YO-Bitleitung und der Wortleitung φ2 verbindet und somit als Lese-Feldeffekttranistor der Zelle dient. Wenn sich die Speicherzellen 10 nicht im adressierten Zustand zum Zwecke des Lesens, Schreibens oder Regenerierens befinden, sind die Feldeffekttransistoren 14 und 16 im Auszustand. Dies bedeutet, daß die Ladung der Kapazität C der Speicherzelle für eine bestimmte Zeit aufrechterhalten wird und zwar solange wie die Aus-Impedanzen der Feldeffekttransistoren 14 und 15 und die Tor-zu-Senke-Impedanzen und die Tor-zu-Quelle-Impedanzen des Feldeffekttransistors 12 sehr hoch sind.
Um den Speicher für Lesen, Schreiben oder Regenerieren zu adressieren, wird ein Impuls R auf die Steuerelektrode der Feldeffekttransistoren 24, 26 und 28 in allen Bit- und Wortdecodern gegeben. Dadurch werden die Bitleitungskapazitäten CO bis Cn und auch die Knotenpunkte A und B in allen Bit- und Wort-Decodern 30 und 32 aufgeladen. Nach der Aufladung der Knotenpunkte und der Bitleitungen wird ein Impuls auf die Steuerelektroden der Feldeffekttransistoren 34 und 36 aller nicht selektierten Wort- und Bit-Decodierer 30 und 32 gegeben, wodurch die Knotenpunkte A und B in diesen Decodierern entladen werden und Impulse φΐ, Φ2 und Φ3 abhängig von den gespeicherten Daten in diesen Zellen verhindert werden.
Wenn nun angenommen wird, daß die Speicherzelle 10a adressiert wurde, kann ein Schreibzyklus stattfinden, wenn die Decodierimpulse zu Ende sind. Während des Schreibzyklusses werden ein
Docket PO 969 024 10 9 8 3 0/1769
2 ij! 180
Impuls φΐ und ein Impuls φ 3 gleichzeitig auf die ausgewählte Speicherzelle 10a und auf die Regenerationszelle 18a gegeben. Hierdurch werden die Feldeffekttransistoren 16 und 20 leitend, so daß die gespeicherte Information in der ausgewählten Zelle 10a auf der Bitleitung YO ausgelesen wird und in die Wiederaufladungszelle bzw. Regenerierungszelle 18a. Wenn dabei eine Eins in der Speicherzelle 10a gespeichert ist, dann wird das Potential auf der Bitleitung YO durch den Bittreiber 44 und durch die Impulse φΐ und φ3 abgesenkt. Dies verhindert die übertragung der Daten von der Speicherzelle 10a zur Regenerierungszelle 18a, indem die Kapazität C in der Regenerationszelle 18a entladen wird, wodurch eine Null in dieser Regenerationszelle 18a gespeichert wird, unabhängig von der Information in der Speicherzelle 10a. Wenn eine Null in der Speicherzelle gespeichert ist, dann wird die YO-Bitleitung der Kapazität CO auf den geladenen Zustand gebracht, so daß die Daten der Speicherzelle 10a über den Feldeffekttransistor 20 in der Kapazität C der Regenerierungszelle 18a eingespeichert werden können. Nach den Impulsen φΐ und φ3 wird ein Ladeimpuls auf die Transistoren 24 gegeben, um die Ladung der Bitleitungskapazitäten CO bis CN nachzuladen. Außerdem wird ein Impuls auf die Decoder für die nicht ausgewählten Zellen gegeben, wodurch erreicht wird, daß ein Schreiben oder Lesen nicht möglich ist. Nach der Nachladung der Bitleitungskapazität CO bis CN werden Impulsen φ2 und φ3 gleichzeitig auf den Speicher gegeben. Dies wiederum verbindet die YO-Bitleitung mit den Bittreibern durch Leitendmachen des Transistors 46 und außerdem werden sowohl der Schreibtransistor 14 in der Speicherzelle und der Lesetransistor 22 in der Regenerationszelle 18a in den Ein-Zustand versetzt. Wenn eine Eins in der Speicherzelle 10a zu speichern ist und eine Null in der Regenerationszelle 18a gespeichert ist, wird durch das Anliegen der Impulse φ2 und φ3 zu dieser Zeit die Bitleitungskapazität CO aufgeladen. Die Ladung der Kapazität CO wird über den Feldeffekttransistor 14 auf die Kapazität C der Speicherzelle 10a übertragen, wodurch diese eine Eins speichert. Wenn hingegen eine Null in der Speicherzelle 10a zu speichern ist, wird das
Docket PO 969 024 109830/1769
ORIGINAL 1,NEFEOTED
Potential der Bitleitung YO durch den Bittreiber 34 im Zusammenhang mit den Impulsen φ 2 und φ3 abgesenkt, wodurch-die Kapazität CO entladen wird und die in der Regenerationszelle 18a
gespeicherte Information gesperrt wird. Wenn der Feldeffekttransistor 14 in den leitenden Zustand zu dieser Zeit übergeht, dann bedeutet das, daß die Kapazität 10 über den Feldeffekttransistor 14 entladen wird, wodurch eine Null in der Speicherzelle 10a gespeichert wird. Am Ende der Schreiboperation werden die Transistoren 14, 16, 20 und 22 zurück in ihren Aus-Zustand
gebracht und die Speicherzelle 10a ist in der gewünschten Nulloder Eins-Bedingung. Um aus der Speicherzelle 10a Daten auslesen zu können, nachdem diese ausgewählt wurde, wird der Lesetransistor 16 durch den Impuls φΐ auf der Xl-Leitung über den Feldeffekttransistor 42 leitend gemacht. Wenn die Kapazität C zu dieser Zeit geladen ist, legt der Transistor 12 bzw. 16 die Bitleitung kurzzeitig auf Masse. Dadurch wird die Leitungskapazität CO auf Massepotential entladen und ein Impuls auf der Bitleitung YO
erzeugt. Wenn die Kapazität C nicht geladen ist, wird der Feldeffekttransistor 13 nicht leitend, so daß der Stromweg zum
Massepotential über die Feldeffekttransistoren 16 und 12 nicht
vorhanden ist, wenn ein Impuls φΐ and die Wortleitung Xl geführt wird. In diesem'Fall wurde die Kapazität CO nicht entladen und das Potential auf der Bitleitung YO bleibt unverändert.
Gleichzeitig mit dem Anlegen des Impulses φΐ an die Xl-Leitung
wird ein Impuls φ3 auf die Senke des Feldeffekttransistors 38
gegeben. Ist in dem Decoder für die ausgewählte Zelle 10a der
Feldeffekttransistor 38 leitend und führt den Impuls φ3 zu der
Steuerelektrode des Feldeffekttransistors 46, welcher dann
leitend wird und die Y0-Bitleitung mit dem Abfühlverstärker und dem Bittreiber 44 verbindet. Wenn nun eine Eins in der Speicherzelle 10a gespeichert ist, dann wird auf der YO-Abfühlleitung
ein Impuls erzeugt, der dann durch den Abfühlverstärker als gespeicherte Eins erkannt wird. Wenn eine Null in der Speicherzelle 10a gespeichert ist, wird die Abwesenheit des Impulses auf der
YO-Abfühlleitung vom Abfühlverstärker als gespeicherte Null er-
Docket PO 969 024 10 9 8 3 0/1769
2 1 ü i I 8 O
kannt. Nach Beenden des Lesezyklusses werden alle Bitleitungen durch Nachladeimpulse nachgeladen.
Das vorliegende Beispiel eines monolithischen Speichers wurde anhand von Speicherzellen 10 erklärt, die nicht bistabil sind, sondern auf der Aufladung der Kapazität C beruhen. Um nun die Ladung und damit die gespeicherte Information in der Kapazität C aufrechtzuerhalten, wird durch die Verwendung der Regenerations zellen 18 die Ladung in der Kapazität periodisch ständig nachgeladen. Nachdem eine Speicherzelle ausgewählt wurde, macht ein Impuls φΐ den Transistor 16 in der Speicherzelle 10a leitend, welche nachzuladen ist und liest die Information auf die Leitung YO. Der Impuls φΐ macht außerdem den Transistor 20 leitend, wodurch die auf die Leitung YO ausgelesenen Informationen in die Regenerationszelle 18a eingelesen werden. Wenn in der Speicherzelle 10a eine Eins gespeichert ist, dann werden die Feldeffekttransistoren 16 und 12 leitend, wodurch die Leitungskapazität CO entladen wird. In diesem Falle verbleibt die Kapazität C in der RegenerationszeHe 18a im unbeladenen Zustand, wodurch eine Null in der Regenerationszelle 18a gespeichert wird. Wenn eine Null in der Speicherzelle 10a gespeichert ist, dann wird die Kapazität CO aufgeladen, wodurch die Kapazität C in der Regenerationszelle 18a aufgeladen wird und somit eine Eins in der Regenerationszelle 18a gespeichert wird. Damit ist dargelegt worden, daß im ersten Teil des Regenerationszyklus die in der Regenerationszelle 18a gespeicherte Information komplementär zu den in der Zelle 10a gespeicherten ist.
Nachdem das Komplement der Information der Zelle 10a in der Regenerationszelle 18a gespeichert ist, werden die Bitleitungen wieder durch Regenerationsimpulse nachgeladen. Außerdem liegen die Codierungsimpulse an, die die richtigen Speicherzellen auswählen. Dieser Vorgang bringt die Bitleitungskapazität wieder zurück in den Zustand, der vor dem Auslesen der Daten auf die Leitung bestand. Zur Komplettierung des Regenerations- bzw.
109830/1769 sCTES
Docket PO 969 024
210 ! 180
Nachladezyklus müssen die in der Regenerationszelle 18a gespeicherten Informationen zurück in die entsprechende· Speicherzelle. Dies wird erreicht durch Anlegen eines Impulses φ2 sowohl an die Speicherzelle 10a als auch die Regenerationszelle 18a. Der Impuls φ2 macht den Feldeffekttransistor 22 leitend, wodurch die in der Regenerationszelle 18a auf die Bitleitung YO ausgelesen v/erden. Außerdem macht der Impuls φ2 den Feldeffekttransistor 14 leitend, wodurch das Potential auf der YO-Leitung angehoben wird, das die Kapazität C wirksam macht. Wenn eine Null in der Regenerationszelle 18a gespeichert wurde, würde dies bedeuten, daß die Ladung der Leitungskapazität CO aufrechterhalten würde und deshalb die Kapazität C in der Speicherzelle 10a eine Eins speichern würde. Wenn eine Eins in der Regenerierungszelle 18a gespeichert wäre, dann würde dies bedeuten, daß die Leitungskapazität CO entladen würde, wenn der Impuls φ2 auftritt und deshalb wurde die Kapazität C in der Speicherzelle 10a entladen, was bedeuten würde, daß in dieser Speicherzelle eine Null gespeichert würde.
Daraus kann gesehen werden, daß es möglich ist, ein Nachladen bzw. Regenerieren während eines Schreib- oder Lesezyklus zu erreichen. Damit ist eine wesentliche Verkürzung der Regenerationszeit bzw. Nachladezeit des Speichers möglich und die Zykluszeit des Gesamtspeichers verkürzt sich deshalb wesentlich.
Es soll noch erwähnt sein, daß der hier gezeigte Speicher ein wortorganisierter Speicher ist und daß die Speicherzellen für ein Wort alle an gemeinsamen XO- und Xl-Wortleitungen angeschlossen sind, die ihrerseits mit den XO- und Xl-Decodern in Verbindung stehen. Während eines Schreib- oder Lesezyklus ist jeweils eine Zelle mit dem entsprechenden Abfühl- bzw. Leseverstärker und dem Bittreiber verbunden. Das Nachladen bzw. das Regenerieren des Zustandes der Speicherzellen einer Wortleitung wird hingegen wie beschrieben, gleichzeitig durchgeführt. Die beschriebene Wortorganisation des Speichers ist jedoch für die Anwendung des erfindungsgemäßen Regenerierungs-Schemas nicht
Docket po 969 024 10 9 8 3 0/1769 ^^M. imr^fm
erforderlich, sondern es kann auch in allen anderen Speicherorganisationen, wie z.B. einem bitorganisierten Speicher, ver wendet werden.
ORIGINAL Docket PO 969 024 109830/1769

Claims (6)

  1. 210
    PATENTANSPRÜCHE
    /1, Datenspeicher aus einer Vielzahl Speicherzellen mit Feldeffekttransistoren, bei denen mindestens ein Feldeffekttransistor zur Speicherung der Daten mittels der Kapazität zwischen Tor- bzw. Steuerelektrode und Quellenanschluß dient und mindestens je ein weiterer Feldeffekttransistor für die Eingabe bzw. Ausgabe der Informationen innerhalb der Schaltung der Speicherzelle vorgesehen ist, dadurch gekennzeichnet, daß je einer Gruppe von Speicherzellen (10a bis lOd) eine Regenerierungszelle (18a oder 18b) zugeordnet ist, die in ihrem Aufbau identisch mit dem Aufbau der einzelnen Speicherzellen (10a bis lOd) ist und daß sowohl die Speicherzellen (10a bis lOd) einer Gruppe als auch die zugeordnete Regenerierungszelle (z.B. 18a) über eine gemeinsame Bitleitung (YO bis Yn) an einen Bitdecodierer (30) angeschlossen sind, und daß über die Wortdecodierer (32) Zeitimpulse (φΐ bis φ3) angelegt werden, die eine periodische temporäre Speicherung in die und aus der Regenerierungszelle (18a oder 18b) einer Speichörzellengruppe (z.B. 10a bis 10b) steuern.
  2. 2. Datenspeicher nach Anspruch 1, dadurch gekennzeichnet, daß der Regenerierungszyklus in zwei Teilzyklen aufgeteilt ist, wovon der erste Teilzyklus zum Auslesen der Information aus einer adressierten Speicherzelle (10a) und zum Einschreiben in die zugeordnete Regenerierungszelle (18a) dient und der der zweite Teilzyklus zum Auslesen der Information aus der genannten Regenerierungszelle (18a) und zum Einschreiben in die genannte Speicherzelle (10a).
  3. 3. Datenspeicher nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die in die Regenerierungszelle (z.B. 18a) . temporär einzuschreibende Information invers zu der aus einer Speicherzelle (z.B. 10a) gelesenen ist.
    Docket PO 969 024 109830/1769
    ORIGINAL INSPECTED
  4. 4. Datenspeicher nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß zur Adressierung einer Speicherzelle (10a) und einer Regenerierungszelle (18a) im Speicher zwei Wortleitungen (XO und Xl) und eine Bitleitung (YO) angeordnet sind.
  5. 5. Datenspeicher nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß die Bitleitungskapazität nach dem Einspeichern bzw. Auslesen von Informationen periodisch durch Nachladeimpulse im Nachladezyklus nachgeladen wird.
  6. 6. Datenspeicher nach den Ansprüchen 1 bis 5, dadurch gekennzeichnet, daß der Regenerationszyklus bzw. Nachladezyklus innerhalb eines Schreib- oder Lesezyklusses liegt.
    Docket PO 969 024 109830/1769
DE19712101180 1970-01-12 1971-03-12 Datenspeicher mit Feldeffekttransisto ren ' Granted DE2101180A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US229270A 1970-01-12 1970-01-12

Publications (3)

Publication Number Publication Date
DE2101180A1 true DE2101180A1 (de) 1971-07-22
DE2101180B2 DE2101180B2 (de) 1979-11-29
DE2101180C3 DE2101180C3 (de) 1980-08-07

Family

ID=21700104

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19712101180 Granted DE2101180A1 (de) 1970-01-12 1971-03-12 Datenspeicher mit Feldeffekttransisto ren '

Country Status (3)

Country Link
US (1) US3646525A (de)
CA (1) CA922803A (de)
DE (1) DE2101180A1 (de)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3727196A (en) * 1971-11-29 1973-04-10 Mostek Corp Dynamic random access memory
US3737879A (en) * 1972-01-05 1973-06-05 Mos Technology Inc Self-refreshing memory
US3790961A (en) * 1972-06-09 1974-02-05 Advanced Memory Syst Inc Random access dynamic semiconductor memory system
US3806898A (en) * 1973-06-29 1974-04-23 Ibm Regeneration of dynamic monolithic memories
JPS5522640Y2 (de) * 1973-06-30 1980-05-29
US3882472A (en) * 1974-05-30 1975-05-06 Gen Instrument Corp Data flow control in memory having two device memory cells
US3986176A (en) * 1975-06-09 1976-10-12 Rca Corporation Charge transfer memories
JPH0793009B2 (ja) * 1984-12-13 1995-10-09 株式会社東芝 半導体記憶装置
TW201503156A (zh) 2013-07-15 2015-01-16 Zhi-Cheng Xiao 不需要感測放大器的半導體記憶體

Also Published As

Publication number Publication date
DE2101180B2 (de) 1979-11-29
US3646525A (en) 1972-02-29
CA922803A (en) 1973-03-13
DE2101180C3 (de) 1980-08-07

Similar Documents

Publication Publication Date Title
DE2313917C3 (de) Speicher mit redundanten Speicherstellen
DE3740361C2 (de)
DE2557359A1 (de) Gegen datenverlust bei netzausfall gesicherter dynamischer speicher
DE2525225A1 (de) Schaltungsanordnung zur anzeige der verschiebung elektrischer ladung
EP0104442A2 (de) Monolithisch integrierte digitale Halbleiterschaltung
DE2430690B2 (de) Integrierter Halbleiterspeicher
DE2432684C3 (de) Schaltungsanordnung zur Zwischenspeicherung der in einer Matrix aus Feldeffekt-Transistoren gespeicherten binären Informationen
DE2635028A1 (de) Auf einem halbleiterplaettchen integriertes speichersystem
DE2527486B2 (de) Verfahren zur Prüfung bistabiler Speicherzellen
DE1910777A1 (de) Impulsgespeister monolithischer Datenspeicher
DE2711679A1 (de) System zum wahlweisen verbinden von datenausgangsleitungen eines speichers mit wahlfreiem zugriff mit einer datenschiene
DE1499202A1 (de) Einrichtung zum Adressieren von Speicherbereichen
DE3432799A1 (de) Dynamische halbleiterspeicheranordnung mit geringerem energieverbrauch beim internen regenerationsbetrieb
DE4212841C2 (de) Halbleiterspeichervorrichtung zum Durchführen einer Refresh-Operation beim Lesen oder Schreiben
DE2101180A1 (de) Datenspeicher mit Feldeffekttransisto ren '
DE3939849A1 (de) Halbleiterspeichereinrichtung mit einem geteilten leseverstaerker und verfahren zu deren betrieb
DE3334560A1 (de) Halbleiterspeicher
DE2424858A1 (de) Integrierte treiberschaltung
DE1574502A1 (de) Assoziativspeicher
DE2058869A1 (de) Speichermatrix
DE2128792A1 (de) Schaltungsanordnung mit mindestens einem Feldeffekttransistor
DE1295656B (de) Assoziativer Speicher
DE3430145A1 (de) Halbleiter-speichereinrichtung
DE10046051A1 (de) Nichtflüchtiger ferroelektrischer Speicher und Schaltung zum Betreiben desselben
DE1918667A1 (de) Datenspeicher mit Dioden

Legal Events

Date Code Title Description
C3 Grant after two publication steps (3rd publication)
8339 Ceased/non-payment of the annual fee