DE3432799A1

DE3432799A1 - Dynamische halbleiterspeicheranordnung mit geringerem energieverbrauch beim internen regenerationsbetrieb

Info

Publication number: DE3432799A1
Application number: DE19843432799
Authority: DE
Inventors: Yasaburo Inagaki; Kazuo Tokio/Tokyo Nakaizumi
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1983-09-06
Filing date: 1984-09-06
Publication date: 1985-04-04
Also published as: DE3432799C2; JPH0311034B2; US4688196A; JPS6055593A

Description

Die Erfindung betrifft eine dynamische Halbleiterspeicheranordnung und speziell eine Eingangsstufe, die ein externes Steuersignal für eine Halbleiterspeicheranordnung empfängt/ welche einen internen Regenerationsschaltkreis enthält.

Derzeit werden häufig dynamische Halbleiterspeicheranordnungen' verwendet, die ausgerüstet sind mit sogenannten "dynamischen Eintransistorspeicherzellen". Die dynamische Eintransistorspeicherzelle besteht aus einem Feldeffekttransistor mit isoliertem Gate (IGFET) wie z.B. ein

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MOS-Transistor (Metalloxidhalbleitertransistor) und einem Speicherkondensator und ist sehr einfach in der Schaltkreiskonfiguration und dem Anordnungsaufbau. Entsprechend wird eine große Anzahl von Speicherzellen mit hohem Integrations- - grad ausgebildet und dadurch kann eine Anordnung billig erreicht werden, die eine große Speicherkapazität hat. Die in jeder Speicherzelle gespeicherte Spannung wird aber aufgrund von Leckströmen des Speicherkondensators verringert und folglich sollte jede Reihenleitung (Wortleitung) des Speicherzellenfeldes periodisch zugegriffen werden, um die Daten der Speicherzelle rückzuspeichern. D.h., eine Regenerationsbetriebsweise ist notwendig.

Der Regenerationsbetrieb kann bewirkt werden durch Steuersignale, die extern an die Speicheranordnung gelegt werden. Bei der sogenannten "Viel-Adress-Eingangsspeicheranordnung", bei welcher die Zeilen- und Spaltenadressignale synchron mit den Zeilen- und Spaltenadressstrobes (RAS und CAS) an die gleichen Adresseneingangsanschlüsse angelegt werden, wird jede Zeilenleitung nacheinander ausgewählt durch Erhöhen(oder Erniedrigen) des Inhalts des Reihenadressignals jeweils um 1 synchron mit dem RAS-Signal, so daß die Speicherzellen, die mit der ausgewählten Reihenleitung verbunden sind, regeneriert werden. Solch ein Regenerationsbetrieb wird als "nur ΈΚ5-Regeneration" bezeichnet. Da die

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Reihenadressignale aber extern an die Speicheranordnung synchron mit dem RAS-Signal angelegt werden, wird der externe Steuersignalsynchronisierschaltkreis kompliziert.

Um solch einen"Feh~ler auszumerzen, wurde eine dynamische Speicheranordnung entwickelt, die einen internen Regenerationsschaltkreis aufweist. Der interne Regenerationsschaltkreis führt die Regeneration automatisch durch zum Zeitpunkt von Unterbrechungen od. dgl.. Eine derartige Speicheranordnung wird häufig als "pseudostatische Speicheranordnung" bezeichnet und wird häufig benutzt.

Die interne Regenerationsschaltung weist eine Regenerationssynchronisierschaltung auf, einen internen Adressenzähler und eine Synchronisierschaltung und wird gesteuert durch ein Regenerationssignal, welches an einen Regenerationsanschluß (RFSH) angelegt wird. Der interne Regenerationsbetrieb wird unterschieden in einen Impulsregenerationsbetrieb und einen Selbstregenerationsbetrieb Wenn das Regenerationssignal den Regenerations-Aktivier-Pegel annimmt, wird der Inhalt des internen Adresszählers einem Zeilendekoder als Zeilenadresse zugeführt, so daß eine Zeilenleitung durch den Zeilendekoder ausgewählt wird, um die Speicherzellen zu regenerieren, die mit der ausgewählten Zeilenleitung verbunden sind. Der Inhalt des

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internen Adressenzählers wird dann um 1 erhöht (oder erniedrigt) . Zu diesem Zeitpunkt, wenn das Regeneriersignal auf einen Regenerations-Deaktivier-Pegel umgeschaltet wird, wird die darauf folgende Regeneration nicht durchgeführt. Wenn das Regenerationssignal wieder den Regenerations-Aktivier-Pegel annimmt, wird der erhöhte (oder erniedrigte) Inhalt des internen Adressenzählers dem Zeilendekoder als' neue Zeilenadresse zugeführt/ so daß die mit der nächsten Zeilenleitung verbundenen Speicherzellen regeneriert werden. Der Inhalt des internen Regenerationszählers wird dann erneut um 1 erhöht (oder erniedrigt). So wird der interne Regenerationsbetrieb durchgeführt jedesmal, wenn das Regenerationssignal den Regenerations-Aktivier-Pegel annimmt. Dies ist der Impulsregenerationsbetrieb.

Wenn andererseits das Regenerationssignal auf dem Regenerations-Aktivier-Pegel gehalten wird, arbeitet der Synchronisierschaltkreis so, daß er jeweils zu einer vorbestimmten Zykluszeit ein Regenerations-Anforderungs-Signal erzeugt. In Abhängigkeit von dem Regenerations-Anforderungs-Signal führt der Regenerationssynchronisierschaltkreis den Inhalt des internen Adressenzählers dem Zeilendekoder als Zeilenadresse zu, um die Speicherzellen zu regenerieren, und der Inhalt des internen Adressenzählers wird dann um 1 erhöht (oder erniedrigt). Solange

das Regeneratioiresignal auf dem Regenerations-Aktivier-Pegel gehalten wird, wird das Regenerationsanforderungssignal erzeugt, so daß-die Zeilenleitungen eine nach der anderen ausgewählt wird, um die Regeneration durchzuführen. Dies ist der Selbstregenerationsbetrieb.

Der Leistungsverbrauch zum Zeitpunkt der internen Regeneration hängt ab von der Leistung, die in einer Eingangsstufe verbraucht wird, die mit einem Eingangsanschluß (z.B. RAS-Anschluß) verbunden ist, dem das externe Steuersignal zugeführt wird, das sich von dem Strom unterscheidet, der für die Regeneration der Speicherzellen nötig ist. Ein komplementärer integrierter MOS-Schaltkreis mit P-Kanal- und N-Kanal-MOS-Transistoren arbeitet mit geringem Energieverbrauch, und wird deshalb in der Speicheranordnung verwendet. Eine Speicheranordnung mit komplementärer MOS-Struktur weist einen komplementären MOS-Inverter als Eingangsstufe auf für die Wellenformung des externen Steuersignals. Der komplementäre MOS-Inverter enthält P-Kanal-und N-Kanal-MOS-Transistoren, die in Reihe zwisehen Spannungsversorgungsanschlüssen geschaltet sind, und deren Gates gemeinsam mit einem Signaleingangsanschluß verbunden sind, wobei ein an den internen Schaltkreis geführtes Signal von diesem Knotenpunkt abgezogen wird.

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Wenn das Eingangssignal auf hohem Pegel liegt, wird der N-Kanal-MOS-Transistor angeschaltet und der P-Kanal-MOS-Transistor ausgeschaltet. Wenn das Eingangssignal niedrigen Pegel annimmt, wird andererseits der P-Kanal-MOS-Transistor angeschaltet und der N-Kanal-MOS-Transistor abgeschaltet. Entsprechend wird der Gleichstrom zwischen den Spannungsversorgungsanschlüssen geringfügig nur dann erzeugt, wenn der Leitungszustand der N-Kanal- und P-Kanal-MOS-Transistoren umgeschaltet wird, und folglich ist der Energieverbrauch ausreichend gering.

Speziell beim Selbstregenerationsbetrieb der Speicheranordnung wird das Zeilenadressstrobesignal, das dem RAS-Anschluß zugeführt wird, auf Deaktivierungs-Pegel gehalten, um zu verhindern, daß die externen Adressensignale an die Adresseneingangsanschlüsse zugeführt werden. Folglich wird jedes Gate der P-Kanal- und N-Kanal-MOS-Transistoren in der Eingangsstufe, die für den RAS-Anschluß vorgesehen sind, während des Selbstregenerationsbetriebes dem Deaktivierungs-Pegel des Zeilenadressstrobesignals ausgesetzt.

Wenn der Deaktivierungs-Pegel effektiv genug ist, um einen der P-Kanal- oder N-Kanal-MOS-Transistoren auszuschalten, tritt nur ein geringer Energieverbrauch in der Eingangsstufe auf. Die externen Steuersignale werden häufig durch einen TTL-(Transistor-Transistor-Logik) Schaltkreis er-

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zeugt, um eine Vielzahl von Speicheranordnungen zu treiben. In diesem Falle nimmt das externe Steuersignal im TTL-Pegel einen Deaktivierungs-Pegel an_# so daß dieser Pegel sowohl den P-Kanal- als auch "den N-Kanal-MOS-Transistor anschaltet. Als Folge fließt__ein_Gleichstrom in der Eingangsstufe während des Selbstregenerationsbetriebs, mit der Folge, daß der Energieverbrauch in der Speicheranordnung erhöht wird.

Ferner sollte das Zeilenadressstrobesignal auf dem Deaktivierungs-Pegel gehalten werden während des Selbstregenerationsbetriebs und folglich kann die Vereinfachung des externen Synchronisierschaltkreises nicht befriedigend sein.

Deshalb liegt der Erfindung die Aufgabe zugrunde, eine Halbleiterspeicheranordnung zu schaffen mit internem Regenerationsschaltkreis, welche eine verbesserte Signaleingangsstufe hat.

Eine weitere Aufgabe der Erfindung ist es, eine Halbleiterspeicheranordnung zu schaffen mit interner Regenerationsschaltung, bei welcher im internen Regenerationsbetrieb der Leistungsverbrauch reduziert ist. Eine weitere Aufgabe der Erfindung -ist es, eine Halbleiteranordnung zu schaffen, bei welcher das Zeilenadressstrobesignal beim

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Selbstregenerationsbetrieb jeden logischen Pegel annehmen kann. . ■

Die erfindungsgemäße Halbleiterspeicheranordnung enthält ein Speicherzellenfeld—mit- einer Vielzahl von in einer Matrix angeordneten Speicherzellen, einen internen Regenerationsschaltkreis zum Regenerieren mindestens einer der Speicherzellen, einem, ersten Signaleingangsanschluß, der ' ein Steuersignal empfängt zum Steuern des Daten-, Schreib- -^" und/oder Lesebetriebes einer ausgewählten Speicherzelle, eine Eingangsschaltung mit einem ersten und einem zweiten Transistor, deren Gates jeweils mit dem Signaleingangsanschluß verbunden sind und die in Reihe miteinander geschaltet sind, einen dritten¹Transistor, der in Reihe mit dem ersten und dem zweiten Transistor geschaltet ist, und eine Steuerschaltung, die während des Betriebs der internen Regenerationsschaltung den dritten Transistor deaktiviert.

Der interne Regenerationsschaltkreis arbeitet nicht während des Speicherbetriebes und deshalb ist der dritte Transistor im aktivierten Zustand. Folglich wird das Steuersignal über den Signaleingangsanschluß an den Eingangsschaltkreis zugeführt, welcher den ersten und zwei-

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ten Transistor"entKäTt7 "so daß ein Datum in die ausgewählte Speicherzelle eingeschrieben wird oder daraus ausgelesen. Wenn der interne Regenerationsschaltkreis arbeitet, um speziell eine Selbstregeneration durchzuführen, wird der dritte Transistor deaktiviert durch den Steuerschaltkreis. Da der dritte Transistor in Reihe, mit dem ersten und zweiten Transistor geschaltet ist, wird ein Gleichstrom, der sonst durch den ersten und zweiten Transistor fließen würde, durch den dritten Transistor abgeschnitten. Als Folge wird der Energieverbrauch beim Selbstregenerierbetrieb unterdrückt. Es ist vorzuziehen, daß eine Halteschaltung vorgesehen ist zum Halten des Ausgangspegels des Eingangsschaltkreises, wenn der dritte Transistor deaktiviert ist. Da der Ausgangspegel des Eingangsschaltkreises gehalten wird, kann das Steuersignal, das an den Signaleingangsanschluß angelegt wird, jeden hohen oder niedrigen Pegel annehmen und deshalb wird der Freiheitsgrad beim Entwerfen der externen Steuerschaltung vergrößert.

Im folgenden wird die Erfindung anhand von Ausführungsbeispielen unter Bezugnahme auf die Figuren genauer beschrieben. Es zeigen:

Fig. 1 ein Blockschaltbild einer Speicheranordnung gemäß einer Ausführungsform der Erfindung;

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Fig. 2 ein Schaltkreisdiagramm eines Teils von Fig. 1;

Fig. 3 den Signalverlauf an jedem Teil von Fig. 3 im Regenerationsbetrieb und

Fig. 4 ein weiteres Schaltkreisdiagramm gemäß der Erfindung. .. . -

Fig. 1 zeigt eine Speicheranordnung gemäß einer bevorzugten Ausführungsform der Erfindung. Die Speicheranordnung ist als integrierter ,Schaltkreis 1 hergestellt, welcher eine Vielzahl (in dieser Ausführungsform 8) von Adresseneingangsanschlüssen 2-1 bis 2-8 aufweist, einen Regenerationsanschluß 3 (RFSH), einen Zeilenadressstrobeanschluß 4(RAS), einen Spaltenadressstrobeanschluß 5 (CAS), einen Schreibaktivieranschluß 6 (WE^ einen Dateneingangsanschluß 7 (D_1n), einen Datenausgangsanschluß 8 (D_QUT), einen ersten Spannungsanschluß 9 (V_DD>, an welchem eine positive Spannung angelegt wird, und einen zweiten Spannungsanschluß 10 (V_co),

an welchem Massepotential liegt. Der Aufbau der Speicheranordnung wird min mit dem Datenlese- und Schreibbetrieb und dem Impuls- und Selbstregenerationsbetrieb beschrieben.

Der DatenschreÜD- ■ oder Lesebetrieb wird gestartet durch

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Änderung des Zeüenadressstrobesignals, welches an den RAS-Anschluß 4 angelegt wird, vom hohen Pegel auf niedrigen Pegel. Ein RAS-Synchronisierschaltkreis 16 erzeugt ein Adressensperrsignal AL in Form eines Einzelimpulses in Abhängigkeit vom Niedrigpegel-Zeilenadressstrobesignal. Das Signal AL wird an den Adressenmultiplexer 11 angelegt und so wird ein Adressensignal/ daß an die Adressenanschlüsse 2-1 bis 2-8 angelegt ist/ als Zeilenadresse gehalten. Ein Signal AXS, das vom RAS-Synchronisierschaltkreis 16 erzeugt wird, wird zum Halten des Adressensignals als Zeilenadresse in nicht gezeigten Flip-Flop-Schaltkreisen benutzt, welche im Adressenmultiplexer 11 vorgesehen sind, und wird auf die Aktivierungspegel geschaltet in Abhängigkeit von der Tatsache, daß die Adressensignale gehalten wurden. Die gehaltenen Zeilenadressignale werden an einen Zeilendekoder 12 zugeführt. Der RAS-Synchronisierschaltkreis 16 erzeugt dann zwei Signale XDS und RA zum Aktivieren des Zeilendekoders 12. Der Zeilendekoder 12 wird aktiviert in Abhängigkeit von den Signalen XDS und RA und wählt eine Zeilenleitung (d.h. Wortleitung) in einem Speicherzellenfeld 14 auf in Abhängigkeit vom Adressensignal. Das Speicherzellenfeld 14 enthält eine Vielzahl von Zeilenleitungen und Spaltenleitungen und weist ferner eine Vielzahl von Speicherzellen auf, die mit den Schnittpunkten der jeweiligen Zeilen- und Spaltenleitungen verbun-

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den sind. Jede Speicherzelle besteht aus einem Transistor und einem Speicherkondensator. Entsprechend werden die Daten aller Speicherzellen, die mit der ausgewählten Wortleitung verbunden sind, ausgelesen auf einer Vielzahl von Spaltenleitungen (d.h. Bitleitungen). Ein RAS-Synchronisierschaltkreis 16 erzeugt ferner ein Lese-Aktiviersignal SE zum Aktivieren des Lesesignalverstärkers 15. In Abhängigkeit vom Signal SE verstärkt der Lesesignalverstärker 15 die auf der jeweiligen Bitleitung ausgelesenen Daten und speichert dieselben Daten in die Speicherzellen zurück, die mit der ausgewählten Wortleitung verbunden sind.

Der RAS-Synchronisierschaltkreis 16 liefert ferner ein Signal RAS1 an den CAS-Synchronisierschaltkreis 17. Der CAS-Synchronisierschaltkreis 17 empfängt außerdem das Signal AXS vom RAS-Synchronisierschaltkreis 16. Wenn das Zeilenadressstrobesignal niedrigen Pegel annimmt, werden die Signale RASI und AXS auf aktiven bzw. inaktiven Pegel geändert, wodurch der CAS-Synchronisierschaltkreis 17 in Betriebszustand gebracht wird. In diesem Zustand erzeugt, wenn das Spaltenadressstrobesignal am CAS-Anschluß 5 auf niedrigem Pegel geändert wird, der CAS-Synchronisierschaltkreis 17 ein Signal AL. In Abhängigkeit vom Signal AL führt der Adressenmultiplexer 11 die Adressensignale, die den Adresseneingangsanschlüssen 2-1 bis 2-8 zugeführt

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werden, als Spaltenadresse ein und liefert sie an den Spaltendekoder 13. Zu diesem. Zeitpunkt hält das Signal AXS einen inaktiven Pegel und die Flip-Plopr-Schaltkreise im Adressenmultiplexer 11 fahren fort/ die Zeilenadressignale zu halten. Der CAS-Synchronisiersqhaltkreis 17 erzeugt dann Signale YDS und CA zum Aktivieren des Spaltendekoders 13. In Abhängigkeit von den Signalen YDS und CA wählt der Spaltendekoder 13 eine Spaltenleitung (Bitleitung) aus, entsprechend den zugeführten Spaltenadressignalen. Folglich! wird eine Speicherzelle aus-. gewählt, welche am Schnittpunkt der durch den Zeilendekoder ausgewählten Wortleitung und der durch den Spaltendekoder 13 ausgewählten Bitleitung liegt. Der CAS-Synchronisierschaltkreis 17 erzeugt ferner ein Signal CASA zum Aktivieren eines Schreibsynchronisierschaltkreises 18.

Das dem WE-Anschluß 6 zugeführte Schreibaktiviersignal steuert, ob das Datum aus der ausgewählten Speicherzelle ausgelesen wird oder in diese Zelle eingeschrieben. Wenn der Schreibsynchronisierschaltkreis 18 in Betriebszustand ist und wenn das Schreibaktiviersignal einen hohen Pegel annimmt, bringt der Schaltkreis 18 ein Leseaktiviersignal RE auf aktiven Pegel und das Schreibaktiviersignal WE auf inaktiven Pegel. Ein Datenausgangspuffer 19 wird aktiviert und ein Dateneingangspuffer 20 deaktiviert. Als Folge wird das in der ausgewählten Speicherzelle gespeicherte Datum am D_QUT-Ausgang 8 ausgegeben. Andererseits, wenn der WE-Anschluß 6 auf niedrigem Pegel gehalten wird, wird ein Datum, das dem D_IN~Anschluß 7 zugeführt wird, über den Dateneingangspuffer 20 in

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die ausgewählte Speicherzelle eipqescj-irieberK -

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Der interne Regenerationsschaltkreis wird aktiviert

durch Änderung des RFSH-Anschlusses 3 auf niedrigen Pegel, wenn der RAS 4 auf hohem Pegel gehalten wird.

Genauer gesagt, wenn das an den RFSH-Anschluß 3 angelegte Regenerationssignal niedrigen Pegel einnimmt, erzeugt der Regenerationssynchronisierschaltkreis 21 ein internes Regenerationssignal RF. Das Signal RF wird an den Adressenmultiplexer 11 und den RAS-Synchronisierschaltkreis 16 angelegt. In Abhängigkeit vom Signal RF überträgt der Adressenmultiplexer Ϊ1 seine Eingänge von den Adresseneingangsanschlüssen 2-1 bis 2-8 an einen internen Regenerationszähler 22. Ferner wird das Signal AXS auf aktivem Pegel gehalten.

Als Folge wird der Inhalt des internen Regenerationszählers 22 in den Flip-Flop-Schaltkreisen im Adressenmultiplexer 11 gehalten und als Zeilenadresse an den Zeilendekoder 12 angelegt, und wird ebenso an den Spaltendekoder 13 als Spaltenadresse angelegt. In Abhängigkeit vom Signal RF erzeugt der RAS-Synchronisierschaltkreis 16 die Signale XDS und RA zum Aktivieren des Zeilendekoders 12 und hält außerdem das Signal RASl₅.das dem CAS-Synchronisierschaltkreis 17 zugeführt wird, auf aktivem Pegel. Es soll festgestellt werden, daß der CAS-Synchronisierschaltkreis 17 betriebsbereit ist, wenn die Signale RASl und AXS auf aktivem bzw. inaktivem Pegel gehalten sind. Das Signal

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AXS wird durch das Signal RF auf aktivem Pegel gehalten. Folglich wird der CAS-Synchronisierschaltkreis 17

deaktiviert und die Signale YDS, CA und CASA werden nicht erzeugt. Als Folg~e ist der Spaltendekoder 13 de- ~~ 5 aktiviert. Auch der Schreibsynchrönisierschaltkreis 18 ist deaktiviert. Da der Zeilendekoder durch die Signale XDS und RA aktiviert ist, ist eine Wortleitung (•Zeilenleitung) in Übereinstimmung mit dem Inhalt des internen Adressenzählers 22 ausgewählt. Der RAS-Synchronisierschaltkreis 16 erzeugt dann ein Lese aktiviersignal SE, so daß die Daten der mit der ausgewählten Wortleitung verbundenen . Speicherzellen gelesen werden. Das Auslesedatum wird verstärkt durch den Lesesignalverstärker 15 und die gleichen Daten werden rückgespeichert. D.h. die Regeneration wird durchgeführt. Bei Beendigung der Regeneration erzeugt der Regenerationssynchronisierschaltkreis 21 ein Regenerationsendesignal RFEND und deaktiviert das inter- ' ne Regenerationssignal RF. Das Regenerationsendsignal RFEND wird dem internen Adressenzähler 22 zugeführt, ... um dessen Inhalt um eins zu erhöhen. Wenn gewünscht, kann er auch um eins erniedrigt werden. Das Signal RFEND wird einem Synchronisierschaltkreis 23 als Synchronisierstrobesignal zugeführt. Ein Signal INTRF vom Regenerationssynchronisierschaltkreis 21 wird einem Synchronisierschaltkreis 23 zugeführt, um dessen Be-

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trieb zu steuern. Das Signal INTRF wird erzeugt, während der RFSH-Anschluß 3 auf niedrigem Pegel gehalten wird. Wenn der Anschluß 3 auf hohen Pegel geändert wird, wird das Signal INTRF deaktiviert. Deshalb wird, wenn der RFSH -Anschluß 3 von niedrig auf hoch geändert wird, das Signal INTRF nicht erzeugt, so daß der Synchronisierschaltkreis 23 nicht arbeitet. Folg-, lieh wird kein Regenerationsanforderungssignal RSQ erzeugt und der interne Regenerationsschaltkreis stoppt seinen Betrieb nach Regeneration der Speicherzellen, die mit einer Wortleitung verbunden sind. Wenn der RFSH-Anschluß 21 wieder auf niedrigen Pegel umgekehrt wird, wird der erhöhte (oder erniedrigte) Inhalt des " internen Adressenzählers 22 wieder an den Zeilendeköder als Zeilenadresse zugeführt. Folglich wird die der vorher ausgewählten Wortleitung vorangehende oder nachgehende Wortleitung ausgewählt, um die Speicherzellen zu regenerieren, die mit der ausgewählten Wortleitung verbunden sind. Wie oben beschrieben, wird die ausgewählte Wortleitung der Reihe nach geschoben jedes mal wenn der Anschluß-3 auf niedrigen Pegel geändert wird, wodurch der Impulsregenerationsbetrieb durchgeführt wird.

Wenn der RFSH-Anschluß 3 auf niedrigem Pegel gehal-

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ten wird, fährt der Schaltkreis 21 fort, das Signal INTRF an den Synchronisierschaltkreis 23 zu liefern. Folglich startet der Synchronisierschaltkreis 23 den Synchronisierbetrieb in Abhängigkeit vom Signal RFEND unter Benutzung des Ausgangs eines Oszillators 24 wird dastRegenerairiohsanforderungssignal RFQ nach einer vorbestimmten Zeit erzeugt. Der Oszillator 24 erzeugt ein Oszillationssignal, um eine vorbestimmte Vorspannung zu erzeugen, die an ein Substrat (nicht gezeigt) des integrierten Schaltkreises 1 angelegt wird. In Abhängigkeit vom Signal RFQ erzeugt der Regenerationssynchronisierschaltkreis 21 wieder das Signal RF, so daß der Inhalt des Zählers 22 an den Zeilendekoder 12 angelegt wird. Nachdem die mit der ausgewählten Wortleitung verbundenen Speicherzellen wie oben beschrieben regeneriert wurden, wird das Signal RFEND erzeugt. Als Folge wird der Inhalt des Zählers 22 weiter um eins erhöht (oder erniedrigt) und der Synchronisierschaltkreis 23 startet den Synchronisierbetrieb. In Abhängigkeit vom Regenerationsanforderungssignal RFQ wird der weiterhin erhöhte Inhalt des internen Adressenzählers 22 an den Zeilendekoder 12 gelegt, um die Regeneration durchzu führen. Solange der RFSH-Anschluß 3 auf niedrigem. Pegel gehalten ist, wird die Regeneration durchgeführt. D.h. die Speicheranordnung ist in einen Selbst

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regenerationsbetrieb gebracht.

In Abhängigkeit vom Regenerationsanforderungssignal RFQ vom Synchronisierschaltkreis 23 erzeugt der Regenerationssynchronisierschaltkreis 21 ferner ein Spannungs-Steuersignal PC. Das Spannungssteuersignal PC wird an eine Signaleingangsstufe des RAS-Synchronisierschaltkreises 16 angelegt. Als Folge "wird verhindert, daß ein Gleichstrom durch die Signaleingangsstufe des RAS-Synchronisierschaltkreises 16 fließt, so daß der Energieverbrauch nahezu null ist. Ferner wird es überflüssig, den RAS-Anschluß 4 auf hohem Pegel zu halten.

Eine genauere Beschreibung soll durchgeführt werden, unter Bezugnahme auf Fig. 2, welche, ein Schaltkreisdiagramm eines Teils des Regenerationssynchronisier-Schaltkreises 21 und der Eingangsstufe der RAS-Synchronisierschaltung 16 zeigt. Wie aus Fig. 2 zu sehen ist, besteht jeder in Fig. 1 gezeigte Schaltkreisblock aus komplementären MOS-Transistoren mit P- und N-Kanal-MOS-Transistoren.

Der RAS-Anschluß 4 ist verbunden mit den Gates eines P-Kanal-MOS-Transistors Q₁₀ und eines N-Kanal-MOS-Transistors Q_1?. Die Transistoren Q_1n und Q-_? sind in Reihe geschaltet zwischen Versorgungsanschlüssen (V_DD und Masse).

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_.,--"' aber ein P-Kanal-MOS-Transistor Q₁₁ ist zwischen den Transistoren Q _ und Q₁₂ eingefügt. Ein N-Kanal-MOS-Transistor Q₁„ ist parallel mit dem Transistor Q_{1 ?} . geschaltet. Das vom Regenerationssynchronisationsschaltkreis 21 erzeugte Signal PC wird an die Gates der Transistoren Q₁₁ \und_ Q₁₃ angelegt. Folglich bilden die Transistoren Q₁₀ und Q₁₃ einen Zwei-Eingangs-NOR-Schaltkreis 35, dessen zwei Eingangsenden mit dem Signal PC und dem Zeilenadress-Strobe-Signal beaufschlagt werden und dessen Ausgangssignal am Knotenpunkt N₃ auftaucht. Der Ausgang am Knotenpunkt N„ wird an die Gates der P- und N-Kanal-MOS-Transistoren Q₁₆ und Q_{1 q} über einen komplementären Inverter angelegt, der aus den P- und N-Kanal-MOS-Transistoren Q₁₄ und Q₁₅ besteht. Ein N-

15. Kanal-MOS-Transistor Q₁₀ ist zwischen die Transistoren

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Q₁₆ und Q₁₉ geschaltet. Ein P-Kanal-MOS-Transistor Q₁₇ ist parallel zum Transistor Q₁₆ geschaltet. Das Signal RF vom Regenerationssynchronisierschaltkreis 21 wird an die Gates Q₁₇ und Q₁₈ angelegt. Das Signal RASl zum aktivieren des CAS-Synchronisierschaltkreises wird vom Verbindungspunkt der Transistoren Q₁₆ und Q_lfi abgezogen. Das Signal RASl wird an den RAS-Reihen-Signalgenerator 30 angelegt und so werden die in Fig. 1 beschriebenen Signale AL, AXS, XDS, PA und SE erzeugt.

Der Generator 30 empfängt auch das Signal RF.

Die Signale RF und PC werden während des Speicher-

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betriebes (d.h. während des Datenschreib- oder Datenlesebetriebes) wie im folgenden beschrieben auf hohem bzw. niedrigem Pegel gehalten. Entsprechend werden die Transistoren Q₁ und Q₁₈ leitend gemacht und die Transistoren Q₁₃ und Q₁₇ nicht-leitend. Wenn der RAS-Anschluß 4 vom hohen Pegel auf niedrigen Pegel umgekehrt

₇Um externe Adressensignale einzuführen, werden die Transistoren Q₁₀ und Q₁₂ an-bzw. ausgeschaltet und der Knotenpunkt N₃ liegt auf hohem Pegel. Entsprechend werden die Transistoren Q₁₁- und Q-_fi angeschaltet und die Transistoren Q₁₄ und Q₁₉ ausgeschaltet. Das Signal FLASl hält einen hohen Pegel. Der CAS-Synchronisierschaltkreis 17 wird aktiviert durch das Hochpegelsignal RASl, um auf das an den CAS-Anschluß 5 zugeführte Spaltenadress-Strobe-Signal zu reagieren und ferner ändert der RAS-Reihen— Signalgenerator 30 die Signale AL, AXS, XDS, RA und SE auf einen Pegel, der für den Speicherbetrieb nötig ist, und zwar in vorbestimmter zeitlicher Relation.

Der RFSH-Anschluß 3 ist mit den Gates der P- und N-Kanal-MOS-Transistoren Q₁ und Q₂ verbunden. Das Signal INTRF wird vom Knotenpunkt N₁ zwischen den Transistoren Q₁ und Q₂ abgezogen und an den Synchronisierschaltkreis 23 angelegt. Das Signal INTRF wird ferner an die Gates der P- und N-Kanal-MOS-Transistoren Q₀

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und Q₅ angelegt. Ein N-Kanal-MOS-Transistor Q₄ ist zwischen die Transistoren Q₃ und Q₅ geschaltet. Der Transistor Q. empfängt an seinem Gate das Regenerationsanforderungssignal RFQ vom Synchronisierschaltkreis 23. Der RFSH-Anschluß 3 ist ferner verbunden mit einem RFSH-Reihen-Signalgenerator 31. In Abhängigkeit vom niedrigen Pegel des RFSH-Anschlusses 3 erzeugt der Generator 31 das Signal RFEND, das an den Synchronisierschaltkreis 23 angelegt wird und das. Signal RF, das an den RAS-Synchronisierschaltkreis angelegt wird. Der Generator 31 empfängt außerdem das Signal RFQ vom Synchronisierschaltkreis 23.

Ein Knotenpunkt N„ zwischen den Transistoren Q₂ und Q. ist mit den Gates der P- und N-Kanal-MOS-Transistoren Q_ft und Q„ verbunden, welche in Reihe geschaltet sind zwischen Spannungsversorgungsanschlüssen, und das Signal PC wird an deren Knotenpunkt erzeugt und an die Eingangsstufe des RAS-Synchronisierschaltkreises 16 zugeführt. Das Signal PC wird ferner an die Gates der P- und N-Kanal-MOS-Transistoren Q_c und

Q₇ angelegt. Der Transistor Q₆ ist zwischen den Knotenpunkt Np und den Anschluß V_DD geschaltet,- und der Transistor Q„ ist zwischen den Knotenpunkt N₂ und den Verbindungspunkt zwischen den Transistoren Q₄ und Q₅ geschaltet.

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Während des Speicherbetriebes ist der RFSH-Anschluß auf hohem Pegel gehalten. Deshalb ist der Transistor Q_? leitfähig gemacht, so daß das Signal INTRF vom Knotenpunkt N₁ auf niedrigem Pegel liegt. Der Synchronisierschaltkreis 23 ist deaktiviert. Der Transistor Q₃ ist in Abhängigkeit vom Niedrigpegelsignal INTRF angeschaltet, so daß der Transistor Q_g auch angeschaltet ist, Als Folge hält das Signal PC einen niedrigen Pegel.

Der hohe Pegel des RFSH-Anschlusses 3 wirkt auf den RFSH-Reihen-Signalgenerator 31 ein, um ein Hochpegelsignal RF zu erzeugen.

Der Schaltkreisbetrieb im internen Regenerationsmode wird unter Bezugnahme auf Fig. 3 beschrieben. In dieser Betriebsart wird das Zeilenadress-Strobe-Signal, das an den RAS-Anschluß 4 angelegt wird,auf hohen Pegel geändert. Als Folge werden die Transistoren Q₁₂» Q^ und Q₁₉ angeschaltet und das Signal RASl hält einen niedrigen Pegel. Da das Regenerationssignal am RFSH-Anschluß 3 auf niedrigen Pegel geändert wird zum Zeitpunkt T₁ _t kehrt der RFSH-Reihen-Signalgenerator 31 zum Zeitpunkt Tp das Signal RF von hohem auf niedrigen Pegel um. Als Folge wird der Transistor Q₁₇ angeschaltet, während der Transistor Q₁₈ abgeschaltet wird, so daß das Signal RASl auf hohen Pegel umgekehrt wird.

Das Signal RF mit niedrigem Pegel wird ferner an den RAS-Reihen-Signalgenerator 30 angelegt. In Abhängigkeit

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von den Signalen RASl und RF, welche auf hohen bzw. niedrigen PegeT~urngekehrt sind, kehrt der RAS-Reihen-Signalgenerator 30 die Signale XDS, RA und SE auf aktiven Pegel um, wie in- Fig. 1 beschrieben und zwar zu einem vorbestimmten Zeitpunkt. Als Folge wird eine Zeilenleitung in Übereinstimmung mit dem Inhalt des internen Adressenzählers 22 ausgewählt und die Speicherzelle, die mit de.r ausgewählten Zeilenleitung verbunden ist, wird regeneriert.

Wenn der RFSH-Anschluß 3 von hohem auf niedrigen Pegel umgekehrt wird, wird der Transistor Q- angeschaltet und der Transistor Qp ausgeschaltet. Folglich werden die Transistoren Q₃ und Q₁- nichtleitend bzw. leitend gemacht. Zu diesem Zeitpunkt wird der Transistor Q. in nicht-leitendem Zustand gehalten, da der Synchronisierschaltkreis 23 kein Regenerationsanforderungssignal RFQ erzeugt. Ferner wird der Transistor Q₆ leitfähig gemacht. Deshalb wird das Potential am Knotenpunkt N» auf hohem Pegel gehalten und das Signal PC auf niedrigem Pegel.

Da das Signal INTRF auf hohen Pegel geändert ist, wird der Synchronisierschaltkreis 23 aktiviert und startet den Synchronisierbetrieb in Abhängigkeit vom Regenerationsendsignal RFEND. Beim Impulsregenerations-

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_- betrieb wird aber das Signal INTRF auf niedrigen Pe- _gel umgekehrt und folglich ist der Synchronisierschaltkreis 23 deaktiviert.

Wenn der RFSH-Anschluß 3 auf nied-

rigem Pegel gehalten wird, um den Selbstregenerationsbetrieb durchzuführen, startet der Synchronisierschaltkreis 23 den Synchronisationsbetrieb in Abhängigkeit vom Regenerationsendsignal RFEND, welches zum Zeitpunkt T„ erzeugt wird und erzeugt ein Regenerationsanforderungssignal RFQ zum Zeitpunkt T.. Als Folge wird der Transistor Q₄ angeschaltet. Da der Transistor Q₅ eingeschaltet gehalten wird, wird das Potential am Knotenpunkt N_? auf niedrigen Pegel umgekehrt. Als Ergebnis werden die Transistoren Q„ und Qq leitfähig bzw. nichtleitfähig gemacht und das Spannungssteuersignal PC wird zum Zeitpunkt T₅ auf hohen Pegel umgekehrt.

In Abhängigkeit vom hohen-Pegelslgnal PC wird der Transistor Q₁₁ nichtleitfähig gemacht. Folglich wird der Gleichstromdurchgang durch die Transistoren Q₁₀ und Q₁₂ abgeschnitten und so wird der Leistungsverbrauch zu null gemacht. Der Transistor Q₁₃ wird in Abhängigkeit von Signal PC angeschaltet und deshalb wird das Potential am Knotenpunkt N₃ auf niedrigen

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Pegel geändert. In diesem Falle werden die Transistoren Q₁₁ und Q₁₃ durch das Signal PC von den Transistoren Qq und Qq getrieben, welche den komplementären MOS-Inverter bilden. D.h., das Signal PC nimmt den hohen Pegel des CMOS-Pegels an. Als Folge werden die Transistoren Q₁₁ und Q₁₃ sauber aus-bzw. angeschaltet. Das Niederpegelpotential am Knotenpunkt N„ ist ebenso ein CMOS-Pegel und deshalb werden die Transistoren Q₁₄ und Q₁^ ebenso sauber an-und ausgeschaltet. Da der Transistor Q₁₃ angeschaltet ist, kann das Zeilenadress-Strobe-Signal, welches dem RAS-Anschluß 4 zugeführt wird, jeden hohen oder niedrigen Pegel annehmen. Deshalb kann das externe Synchronisiersteuersystem einfach entworfen werden.

. Das Regenerationsanforderungssignal RFQ wird in Impulsform erzeugt und deshalb wird der Transistor Q₄ von an auf aus geändert. Da der Transistor Q„ in leitfähigem Zustand ist, wird aber der Transistor Q₇ angeschaltet, während der Transistor Q₆ ausgeschaltet wird. Deshalb wird der Knotenpunkt Np auf niedrigem Pegel gehalten und das Signal PC auf hohem Pegel gehalten.

Das Regenerationsanforderungssignal RFQ vom Synchronisierschaltkreis 23 wird auch an den RFSH-Reihen-Signalgenerator 31 angelegt, so daß das Signal RF

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zum Zeitpunkt T_g auf niedrigem Pegel umgekehrt wird. · Das Signal RASl wird wiederum auf hohen Pegel umgekehrt, so daß-d-ie-nächste Zeilenleitung ausgewählt wird in Übereinstimmung mit dem erhöhten Inhalt des Adressenzählers 22, um die Speicherzellen zu regenerieren, die mit der ausgewählten Reihenleitung verbunden sind.

So lange der RFSH-Anschluß 3 auf niedrigem Pegel gehalten ist, nimmt das Signal PC einen hohen Pegel an. Deshalb ist der Spannungsverbrauch in der Eingangsstufe des RAS-Synchronisierschaltkreises 16 im wesentlichen null.

Wenn der RFSH-Anschluß 3 von niedrigem auf hohen Pegel umgekehrt wird, um zum Zeitpunkt T₇ den Selbstregenerationsbetrieb zu entfernen, wird das Potential am Knotenpunkt N₁ auf niedrigen Pegel geändert. Entsprechend wird das Potential am Knotenpunkt N_? auf hohen Pegel geändert, so daß die Transistoren Q_g und Q_fi angeschaltet und die Transistoren Q_ß und Q₇ ausgeschaltet werden. Als Folge wird das Signal PC zum Zeitpunkt T„ vom hohen auf niedrigen Pegel umgekehrt. Der Transistor Q₁₁ wird dann angeschaltet und Q₁₃ ausgeschaltet. Der RAS-Synchronisierschaltkreis 16 ist dann bereit für das Einführen des Zeilenadress-Strobesignals. D.h. der Speicher ist in Speicherbetrieb ge-

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bracht. Wenn gewünscht, kann der interne Regenerationsbetrieb wiederholt durchgeführt werden.

Wie beschrieben, verringert die erfindungsgemäße Speicheranordnung den Leistungsverbrauch im Selbstregenerationsbetrieb, um während des standby Leistung zu sparen. Ferner kann das externe Steuersignal (d.h. das Zeilenadress-Strobe-Signal) hohen oder niedrigen Pegel annehmen oder der Anschluß kann in hochimpedanten Zustand sein. Deshalb wird der Freiheitsgrad für das Entwerfen des Synchronisierschaltkreises für externe Steuersignale erhöht.

Fig. 4 zeigt eine weitere Ausführungsform der Erfindung, wobei gleiche Bezugszeichen gleiche Teile in Fig. 3 bedeuten, um eine weitere Beschreibung unnötig zu machen. Der parallel zum Transistor Q₁₂ geschaltete Transistor Q₁₃ ist hier fortgelassen. Es ist aber ein N-Kanal-MOS-Transistor Q₂₀ zwischen den Transistoren Q₁₄ und Q₁₅ geschaltet und der Verbindungspunkt zwischen den Transistoren Q.. und Q₂₀ ist mit den Gates der Transistoren Q₁₆ und Q₁₉ verbunden. Ein P-Kanal-MOS-Transistor Q₂₁ ist parallel zum Transistor Q₁₄ geschaltet. Die Transistoren Q₂₀ und Q₂₁ empfangen an ihrem Gate ein Signal PÜ, das durch Inversion des Signals PC durch einen komplementären Inverter erhalten wird, welcher aus den P- und

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N-Kanal-MOS-Transistoren Q₂₂ und Q_?3 besteht.

Wenn das Signal PC niedrigen Pegel annimmt, werden die Transistoren Q₁₁ und Q₂₀ angeschaltet und Q₂₁ ausgeschaltet. Entsprechend werden die Transistoren Q₁₀» Qi?' ^14 ^und 9i5^{durch den} Pegel am RAS-Anschluß 4 gesteuert. Wenn das Signal PC auf hohen Pegel umgekehrt wird, wird der Transistor Q₁₁ ausgeschaltet und so wird der Gleichstrom durch die Transistoren Q_1n und Q₁₂ abgeschnitten. Da der Transistor Q₂₀ abgeschaltet ist und Q₂₁ angeschaltet, nimmt das Potential am Verbindungspunkt der Transistoren Q₂₁ und Q₂₀ hohen Pegel an, und ferner wird ein Gleichstromfluß durch die Transistoren Q₁₄ oder Q₂₁ und Q₁₅ ebenso abgeschnitten.

Es soll verstanden werden, daß die vorliegende Erfindung nicht auf die oben beschriebenen Ausführungsformen beschränkt ist, sondern daß zahlreiche Änderungen und Modifikationen vorgenommen werden können, ohne den Rahmen der Erfindung zu verlassen. Z.B. kann die Erfindung angewendet werden auf komplementäre Inverter, die verbunden sind mit den Anschlüssen 5 oder 6 im CAS-Synchronisierschaltkreis 17 und Schreibsynchronisierschaltkreis 18. Die Schaltkreise von Fig. 2 und 4 können ersetzt werden durch andere Transistorschalt-

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kreise, die die gleiche Funktion haben. Die vorliegende Erfiridüng~Tcann außerdem angewendet werden auf eine Speicheranordnung, in welcher Zeilen- und Spaltenadressensignale-über unabhängige Anschlüsse zugeführt werden.

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Claims

Patentansprüche

1. Speicheranordnung mit einem Speicherzellenfeld mit einer Vielzahl von in einer Matrix angeordneten Speicherzellen, gekennzeichnet durch eine interne Regenerationsschaltung, die mindestens eine der Speicherzellen auffrischt, einen ersten Anschluß, der ein Steuersignal empfängt zum Steuern des Datenschreibbetriebes und/oder des Datenlesebetriebes für eine ausgewählte Speicherzelle, eine· Eingangsschaltung, der über den ersten Anschluß das Steuersignal zugeführt wird und die einen ersten und einen zweiten Transistor enthält, deren Steuerelektrode jeweils mit dem Signaleingangsanschluß verbunden ist, und die in Reihe miteinander geschaltet sind, einen dritten Transistor, der in Reihe mit dem ersten und zweiten Transistor geschaltet ist, und eine Vorrichtung

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-zum Deaktivieren des dritten Transistors in Abhängigkeit vom Betrieb der internen Regenerationsschaltung.

2. " Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet', daß der erste und der dritte Transistor einen Leitfähigkeitstyp aufweisen und der zweite Transistor den entgegengesetzten Leitfähigkeitstyp, wobei der dritte Transistor 'zwischen dem ersten und zweiten Transistor geschaltet ist.

3. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet , daß sie ferner einen zweiten Anschluß aufweist, der ein Regenerationssteuersignal empfängt, wobei die interne Regenerationsschaltung in Abhängigkeit vom Regenerationssteuersignal arbeitet, und daß sie eine Synchronisierschaltung enthält, die ein Regenerationsanforderungssignal erzeugt, zum Bestimmen eines Regenerationszyklus, wobei die Vorrichtung zum Deaktivieren eine Vorrichtung enthält, die in Abhängigkeit vom Regenerationssteuersignal und dem Regenerationsanforderungssignal ein Spannungssteuersignal erzeugt, und eine Vorrichtung zum Zufuhren des Spannungssteuersignals an eine Steuerelektrode des dritten Transistors, um den dritten Transistor nicht-leitfähig zu machen.

4. Speicheranordnung mit einem Speicherzellenfeld mit einer Vielzahl von Zeilen- und Spaltenleitungen und einer Vielzahl von Speicherzellen, die an den jeweiligen Schnittpunkten der Zeilen- und Spaltenleitungen angeordnet sind, ge'kennz e i c hne t durch mindestens einen_Adresseneingangsanschluß, der mit einem Adressensignal beaufschlagt wird, eine Adresseneingangsvorrichtung, die in Abhängigkeit von einem Adressenaktiviersignal die an den Adresseneingangsanschluß gelieferten Adressendaten einführt, einen Zeilendekoder, der in Abhängigkeit vom Ausgangssignal der Adresseneingangsvorrichtung eine der Zeilenleitungen auswählt, eine Vorrichtung, die in Abhängigkeit von einem externen Steuersignal das Adressenaktiviersignal erzeugt, einen internen Regenerationsschaltkreis, der in einem Selbstregenerationsmodus betrieben werden kann, um ein internes Adressensignal an den Zeilendekoder zu liefern, wobei der Zeilendekoder vom internen Adressensignal abhängt und eine oder eine andere Zeilenleitung auswählt, um die mit der ausgewählten Zeilenleitung verbundene Speicherzelle zu regenerieren, und eine Vorrichtung, die in Abhängigkeit vom Betrieb im Selbstregenerationsmodus der internen Regenerationsschaltung einen Gleichstromweg abschneidet, der in der Eingangsstufe der Erzeugungsvorrichtung ausgebildet ist, um den Leistungsverbrauch in der Erzeugungsvorrichtung zu reduzieren.

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-5. Speicheranordnung nach Anspruch 4, dadurch gekennzeichnet , daß die Eingangsstufe der Er zeugungsvorrichtung einen ersten und einen zweiten Feldeffekttransistor von unterschiedlichem Leitfähigkeitstyp aufweist, deren Gates'jeweils mit dem externen Steuersignal beaufschlagt wird,und die in Reihe zwischen Spannungsversorgungsanschlüssen geschaltet sind, und daß die Abschneidevorrichtung einen dritten Feldeffekttransistor aufweist,der zwischen dem ersten und dem zweiten Feldeffekttransistor geschaltet ist und dessen Gate mit einem Spannungssteuersignal versorgt wird, das einen logischen Pegel hat, der den dritten Feldeffekttransistor im Selbstregenerationsmodus nicht-leitend macht.

6. Speicheranordnung nach Anspruch 5, dadurch gekennzeichnet , daß das Spannungssteuersignal von der internen Regenerationsschaltung erzeugt wird und der logische Pegel während des Selbstregenerationsmodus gehalten wird, und daß die interne Regenerationsschaltung beim Ende des Selbstregenerationsmodus das Spannungssteuersignal von dem einen logischen Pegel auf den anderen logischen Pegel ändert, der den dritten Feldeffekttransistor leitfähig macht.

7. Speicheranordnung, gekennzeichnet durch einen Zeilenadressen-Strobeeingang, der mit einem

Zeilenadressen-Strobesignal versorgt wird, eine Zeilenadressen-Strobe-Synchronisierschaltung, die mit dem Zeilenadressen-Strobeanschluß verbunden ist und in Abhängigkeit vom Zeilenadressen-Strobesignal eine Anzahl von internen Steuersignalen erzeugt, eine Anzahl von Adresseneingangsanschlüssen, denen Adressensignale .zugeführt werden, einen Regenerationsanschluß, dem ein Regenerationssteuersignal zugeführt wird, eine Regenerationssynchronisationsschaltung, die durch das Regenerationssteuersignal aktiviert wird, um eine interne Regeneration durchzuführen, eine Synchronisationsschaltung, die durch die Regenerations-Synchronisationsschaltung gesteuert wird, um ein Regenerationsanforderungssignal in einem vorbestimmten Zyklus zu erzeugen, einen internen Adressenzähler, der durch die Regenerations-Synchronisationsschaltung gesteuert wird, um dessen Inhalt zu ändern, wobei die Regenerations-Synchronisationsschaltung ein internes Regenerationssteuersignal in Abhängigkeit vom Regenerationsanforderungssignal erzeugt, einen Adressenmultiplexer, der mit den Adresseneingangsanschlüssen und dem internen Adressenzähler verbunden ist, und der die Adressensignale, die an die Adresseneingangsanschlüsse angelegt sind, als Zeilenadresse ausgibt, wenn die Zeilenstrobe-Adressensynchronisationsschaltung die internen-Steuersignale erzeugt, und den Inhalt des internen Adressenzählers als Zeilenadresse ausgibt, wenn die Regenerationssynchronisationsschaltung das interne Regenerationssteuersignal erzeugt, wobei die

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Regenerationssynchronisationsschaltung ferner ein Spannungssteuersignal in Abhängigkeit vom Regenerationsanforderungssignal erzeugt, und eine Leistungssparschaltung, die in Abhängigkeit vom Spannungssteuersignal den Leistungsverbrauch in der Zeilenadress-Strobe-Synchronisationsschaltung verringert.

8. Speicheranordnung gekennzeichnet durch einen ersten Anschluß, dem ein externes Steuersignal zugeführt wird, eine Eingangschaltung, die mit dem ersten Anschluß verbunden ist, um ein invertiertes Signal des externen Steuersignals auszugeben, welche einen ersten Feldeffekttransistor von einem Leitfähigkeitstyp, einen zweiten Feldeffekttransistor des einen Leitfähigkeitstyps und einen dritten Feldeffekttransistor von entgegengesetztem Leitfähigkeitstyp aufweist, die in Reihe zwischen einem ersten und einem zweiten Spannungsversorgungsanschluß geschaltet sind, wobei die Gates des ersten und zweiten Transistors gemeinsam mit dem ersten Anschluß verbunden sind, einen ersten Signalgenerator, der mindestens ein internes Steuersignal erzeugt,^_x- in Abhängigkeit vom Ausgang des Eingangsschaltkreises einen Datenschreibbetrieb und/oder einen Datenlesebetrieb erzielt, einen zweiten Anschluß, an den ein Regenerationssteuersignal angelegt wird, einen zweiten Signalgenerator, der mindestens ein internes Regenerationssteuersignal erzeugt zum

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Durchführen eines internen Regenerationsbetriebes in Abhängigkeit vr Regenerationssteuersignal·, und durch eine Vorrichtung zum Versorgen des Gates des zweiten Transistors mit einem Spannungssteuersignal·, welches bedeutet, daß der interne Regenerationsbetrieb durchgeführt wird, wodurch der zweite Transistor durch das Spannungssteuersignal· nicht-le;Ltend gemacht wird, um einen Gleichstromfiuß durch den ersten und dritten Transistor zu "verhindern.

9. Speicheranordnung nach Anspruch 8, dadurch .gekennzeichnet, daß die Eingangsschal·tungs ferner einen vierten Feideffekttransistor vom entgegengesetzten Leitfähigkeitstyp aufweist, der parallel zum dritten Transistor geschaitet ist und dessen Gate mit dem Spannungssteuersignal· beaufschlagt wird, wobei der vierte Transistor l·eitfähig gemacht wird, wenn der zweite Transistor nicht-ieitfähig gemacht wird.

10. Speicheranordnung nach Anspruch 8, dadurch gekennzeichnet , daß der erste Signaigenerator einen vierten Transistor vom ersten Leitfähigkeitstyp aufweist, einen fünften Transistor des ersten Leitfähigkeitstyps, einen sechsten Transistor des entgegengesetzten Leitfähigkeitstyps und einen siebten Transistor des ent-

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gejgengesetzten Leitfähigkeitstyps, wobei der vierte, sechste und siebte—Transistor in Reihe zwischen den ersten und den zweiten Spannungsversorgungsanschluß geschaltet sind, wobei der fünfte Transistor parallel zum vierten Transistor geschaltet ist, die Gates des vierten und siebten Transistors mit dem Ausgangssignal der Eingangsschaltung beaufschlagt werden und die Gates des fünften und sechsten Transistors mit dem invertierten Signal des Spannungssteuersignals beaufschlagt werden.

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