JP2870312B2 - 半導体メモリ回路の調整方法 - Google Patents

半導体メモリ回路の調整方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ、特に自動
リフレッシュ機能を内蔵したメモリに関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（以下、ＤＲＡＭ）は、メモリセルの記憶情報を自動的
にリフレッシュする機能を有するものもある。この型の
ＤＲＡＭの従来例を図５に示す。このＤＲＡＭは、セル
アレイ１３、ロウカラムデコーダ１１，１２、本体制御
信号発生回路７、アドレスバッファ８という通常ＤＲＡ
Ｍに備えられている周辺回路５００に加え、自動リフレ
ッシュ回路６を構成する発振回路３、基準クロック発生
回路４、ならびにアドレスカウンタ５が内蔵されてい
る。
【０００３】その動作は、発振回路３から出される周期
信号ＯＳＣから基準クロック信号ＳＲＣＬＫを形成し、
ＳＲＣＬＫをもとに、アドレスカウンタ５で順次内部ロ
ウアドレスＸｉを指定しつつ、自動的にメモリセルの記
憶情報をリフレッシュする。なお、自動リフレッシュ時
には、スイッチ９により、通常のアドレス線ＸＰｉから
自動リフレッシュ用アドレス線ＸＳＲｉに切り換えてロ
ウアドレスＸｉを伝達する。
【０００４】このような自動リフレッシュ機能付ＤＲＡ
Ｍでは、リフレッシュ動作時の電流をできるだけ小さく
するために、発振回路の発振周期をメモリセルの記憶情
報保持時間（ホールド時間）の許す範囲で、最大限長く
することが要求される。
【０００５】しかしながら、製造時のプロセスパラメー
タのばらつきなどによって、この発振周期は設計値から
ずれるため、従来は製造後に発振周期を測定し、レーザ
ートリミングによってこれを調整する方法がとられてい
た。
【０００６】一方、最近、外部より供給される電源電圧
を、オンチップの電源電圧変換回路で降圧し、内部に供
給する方式をとるＤＲＡＭが現れてきた。このようなＤ
ＲＡＭに自動リフレッシュ機能を搭載する場合、上記発
振回路の電源として、その降圧された電圧を用いること
が考えられる。こうすることにより、外部電源電圧の変
動に対する発振周期の依存性が小さくでき、かつ、発振
回路自体の消費電流も小さくできるという利点がある。
【０００７】
【発明が解決しようとする課題】しかしながら、前記降
圧電圧レベルそのものが製造時のプロセスパラメータの
ばらつきによって変動してしまうため、通常、降圧電圧
レベルも製造後にレーザートリミング等で調整する。し
たがって、上に述べたようにオンチップで降圧された電
圧を発振回路に用いる場合、発振周期を製造後に測定し
て調整しようとすると、まず、降圧電圧レベルを測定し
て調整し、しかる後に発振周期を測定して調整するとい
うように、レーザートリミングの工程を２回に分けて実
施しなければならないという問題点があった。
【０００８】本発明の目的は、上記の問題点を解決し、
降圧電圧レベルの調整と、発振周期の調整を同時に行う
ことを可能とすることにある。
【０００９】
【課題を解決するための手段】本発明の要旨は、外部電
源電圧から内部電源電圧を発生する電源電圧変換回路
と、前記内部電圧で動作する発振回路とを有する半導体
メモリ回路の調整方法において、前記発振回路の電源電
圧に対する発振周期を測定する工程と、前記内部電源電
圧と前記発振周期の調整を同時に行うトリミング工程と
を有することである。
【００１０】
【発明の作用】上記半導体メモリの調整方法は、まず、
発振回路の電源電圧に対する発振周期を測定し、その
後、内部電源電圧と前記発振周期の調整を同時に行うト
リミングする。
【００１１】
【実施例】本発明の実施例を図面を用いて説明する。図
１は本発明の第１実施例にかかる自動リフレッシュ機能
内蔵ＤＲＡＭのブロック図である。従来例と同一構成に
は同一符号を付して説明は省略する。本実施例では、オ
ンチップの電源電圧変換回路１００でつくられる電圧Ｖ
ＩＮＴをメモリ本体回路の電源（必ずしもメモリ本体の
全回路がＶＩＮＴで動作するとは限らない）ならびに発
振回路３の電源として用いている。さらに、この電圧Ｖ
ＩＮＴは切換手段２によって、あらかじめわかっている
電圧値に設定した電源ＶＯＳＣＡに変更できるようにし
ていることが特徴である。信号ＯＳＣ（またはＯＳＣを
もとにしてつくられる信号ＳＲＣＬＫでもよい）は、発
振回路３の発振周期が測定できるように、周期信号用出
力回路１７を介して、ＤＲＡＭチップのいずれかの外部
端子に出力されている。こうして、製造後にＶＩＮＴの
調整をするのと同時に、ＶＩＮＴの目標値に設定された
ＶＯＳＣＡを用いて信号ＯＳＣの周期を測定し、それを
もとにＯＳＣの周期を目標値に調整する。
【００１２】図２〜図４は外部からＶＯＳＣＡを発振回
路３の電源として与える具体的手段の例を示す。図２は
電源電圧変換回路１００の基準電圧を、オンチップの基
準電圧発生回路１４の出力ＶＲＥＦと、外部から与える
ＶＯＳＣＥＸＴ（図１のＶＯＳＣＡに相当する）とを切
り換える方法である。ここで、信号ＭＤＳＷによって、
発振周期モニター時と通常動作時とを分けている。通常
の電源電圧変換回路は、図２のように、基準電圧発生回
路１４と、バッファ１６とにわけられる。ＶＩＮＴの電
圧レベルは、ＶＲＥＦの電圧レベルと等しくなるように
差動増幅器１５で制御するため、差動増幅器１５の参照
電圧接点ＶＲ（ＶＲＥＦが入力する接点）をＶＯＳＣＥ
ＸＴに切り換えることで、ＶＩＮＴがＶＯＳＣＥＸＴに
等しくできる。
【００１３】図３は切換手段２を除去し、ＶＩＮＴ接点
をそのまま外部端子に引き出し、直接ＶＩＮＴに外部か
ら所望の電圧を与えてしまう方法である。
【００１４】以上の図２と図３の例は、外部からＶＩＮ
Ｔ電圧を与える方法であり、請求項１に対応する実施例
である。
【００１５】図４の例は図２のようにＶＯＳＣＥＸＴを
外部から与えるかわりに、チップ内で抵抗Ｒ１，Ｒ２の
抵抗分割によって、外部電源電圧ＶＥＸＴからＶＯＳＣ
ＥＸＴに相当する電圧を発生して、ＶＲに入力する方法
である。図４の例は外部から印加されるＶＥＸＴをもと
に、内部の回路（図４の例の場合は抵抗Ｒ１，Ｒ２）に
よって、ＶＩＮＴ電圧レベルをつくって発振回路に供給
するというもので、請求項２に対応する実施例である。
【００１６】
【発明の効果】以上述べたように、切換手段を備えたの
で、ＶＩＮＴの電圧レベルが未調整であっても、ＶＩＮ
Ｔ調整後の電圧に対する自動リフレッシュ回路内の発振
回路の周期を測定することができる。これによって、Ｖ
ＩＮＴの調整と、発振回路の周期の調整とが、同時のレ
ーザートリミング工程で行え、工程を減少させることが
できる。
【図面の簡単な説明】
【図１】本発明の第１実施例にかかる自動リフレッシュ
機能付ＤＲＡＭのブロックダイア図である。
【図２】電源電圧変換回路内の差動増幅器の参照電圧接
点に、外部端子から電圧を印加できるようにして内部電
源電圧を外部から設定できるようにした回路を示す回路
図である。
【図３】内部電源電圧を直接外部から与える回路例を示
す回路図である。
【図４】差動増幅器の参照電圧接点に、チップ内部で外
部電源の抵抗分割でつくった電圧を与える回路例を示す
回路図である。
【図５】従来の自動リフレッシュ機能付ＤＲＡＭのブロ
ック図である。
【符号の説明】
１００ オンチップ電源電圧変換回路 １ 電圧発生回路 ２ 内部電源電圧と外部から与える電源電圧とを切り換
える手段 ３ 発振回路 ４ 基準クロック発生回路 ５ アドレスカウンタ ６ 自動リフレッシュ回路のブロック ７ 本体制御信号発生回路 ８ アドレスバッファ ９ 自動リフレッシュ用アドレスと通常アドレスとを切
り換えるスイッチ １０ メモリ本体の周辺回路 １１ ロウデコーダ １２ カラムデコーダ １３ メモリセルアレイ １４ 基準電圧発生回路 １５ 差動増幅器 １６ バッファ １７ 発振回路でつくる周期信号を外部端子に出力する
ための回路 Ｒ１，Ｒ２ 抵抗素子 ＶＯＳＣＡ 発振回路の発振周期を測定するときの発振
回路用電源電圧 ＶＩＮＴ オンチップ電源電圧変換回路で発生される電
圧 ＯＳＣ 発振回路で出力される周期信号 ＳＲＣＬＫ 自動リフレッシュ用基準クロック ＡＥ アドレスバッファ制御信号 ＸＳＲｉ 自動リフレッシュ用アドレス線 ＸＰｉ 通常のアドレス線 Ｘｉ 内部ロウアドレス線 ＸＳｊ Ｘ選択線 ＹＳｋ Ｙ選択線 ＶＥＸＴ 外部電源 ＶＲＥＦ 基準電圧 ＶＯＳＣＥＸＴ 発振回路の発振周期を測定するとき、
外部より与える発振回路用電源電圧 ＭＤＳＷ 通常動作か、発振回路の発振周期を測定する
かのいずれかによって切り換わるスイッチ信号 ＶＲ 差動増幅器の参照電圧接点

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 外部電源電圧から内部電源電圧を発生す
    る電源電圧変換回路と、前記内部電圧で動作する発振回
    路とを有する半導体メモリ回路の調整方法において、前
    記発振回路の電源電圧に対する発振周期を測定する工程
    と、前記内部電源電圧と前記発振周期の調整を同時に行
    うトリミング工程とを有することを特徴とする半導体メ
    モリ回路の調整方法。
  2. 【請求項２】 前記発振回路はメモリセルのリフレッシ
    ュ手段にクロック信号を供給するものであることを特徴
    とする請求項１記載の半導体メモリの調整方法。
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