JPH0652682A - 半導体メモリ回路 - Google Patents

半導体メモリ回路

Info

Publication number
JPH0652682A
JPH0652682A JP4222034A JP22203492A JPH0652682A JP H0652682 A JPH0652682 A JP H0652682A JP 4222034 A JP4222034 A JP 4222034A JP 22203492 A JP22203492 A JP 22203492A JP H0652682 A JPH0652682 A JP H0652682A
Authority
JP
Japan
Prior art keywords
circuit
power supply
supply voltage
voltage
power source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP4222034A
Other languages
English (en)
Other versions
JP2870312B2 (ja
Inventor
Hironori Koike
洋紀 小池
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP4222034A priority Critical patent/JP2870312B2/ja
Priority to US08/095,200 priority patent/US5337282A/en
Publication of JPH0652682A publication Critical patent/JPH0652682A/ja
Application granted granted Critical
Publication of JP2870312B2 publication Critical patent/JP2870312B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 本発明は自動リフレッシュ機能付ＤＲＡＭの
リフレッシュ周期の調整と、オンチップ電源降圧回路で
発生する電圧の調整を、同一トリミング工程で行うこと
を可能とすることを目的としている。 【構成】 半導体メモリ回路は外部より印加される電源
電圧レベルを変換して内部に供給する電源電圧変換回路
１００を内蔵し、そこで発生した内部電源電圧を供給し
て動作する自動リフレッシュ回路６を持つ。半導体メモ
リ回路は自動リフレッシュ回路６の電源を外部からも印
加できる切り換え回路２を有しており、外部印加電源で
のリフレッシュ周期の測定を可能とする。こうすること
により内部電源電圧のレベルが未調整であっても、調整
後の電圧に対するリフレッシュ周期が測定できる。した
がって、内部電源電圧の調整と、リフレッシュ周期の調
整が同一トリミング工程できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ、特に自動
リフレッシュ機能を内蔵したメモリに関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（以下、ＤＲＡＭ）は、メモリセルの記憶情報を自動的
にリフレッシュする機能を有するものもある。この型の
ＤＲＡＭの従来例を図５に示す。このＤＲＡＭは、セル
アレイ１３、ロウカラムデコーダ１１，１２、本体制御
信号発生回路７、アドレスバッファ８という通常ＤＲＡ
Ｍに備えられている周辺回路５００に加え、自動リフレ
ッシュ回路６を構成する発振回路３、基準クロック発生
回路４、ならびにアドレスカウンタ５が内蔵されてい
る。
【０００３】その動作は、発振回路３から出される周期
信号ＯＳＣから基準クロック信号ＳＲＣＬＫを形成し、
ＳＲＣＬＫをもとに、アドレスカウンタ５で順次内部ロ
ウアドレスＸｉを指定しつつ、自動的にメモリセルの記
憶情報をリフレッシュする。なお、自動リフレッシュ時
には、スイッチ９により、通常のアドレス線ＸＰｉから
自動リフレッシュ用アドレス線ＸＳＲｉに切り換えてロ
ウアドレスＸｉを伝達する。
【０００４】このような自動リフレッシュ機能付ＤＲＡ
Ｍでは、リフレッシュ動作時の電流をできるだけ小さく
するために、発振回路の発振周期をメモリセルの記憶情
報保持時間（ホールド時間）の許す範囲で、最大限長く
することが要求される。
【０００５】しかしながら、製造時のプロセスパラメー
タのばらつきなどによって、この発振周期は設計値から
ずれるため、従来は製造後に発振周期を測定し、レーザ
ートリミングによってこれを調整する方法がとられてい
た。
【０００６】一方、最近、外部より供給される電源電圧
を、オンチップの電源電圧変換回路で降圧し、内部に供
給する方式をとるＤＲＡＭが現れてきた。このようなＤ
ＲＡＭに自動リフレッシュ機能を搭載する場合、上記発
振回路の電源として、その降圧された電圧を用いること
が考えられる。こうすることにより、外部電源電圧の変
動に対する発振周期の依存性が小さくでき、かつ、発振
回路自体の消費電流も小さくできるという利点がある。
【０００７】
【発明が解決しようとする課題】しかしながら、前記降
圧電圧レベルそのものが製造時のプロセスパラメータの
ばらつきによって変動してしまうため、通常、降圧電圧
レベルも製造後にレーザートリミング等で調整する。し
たがって、上に述べたようにオンチップで降圧された電
圧を発振回路に用いる場合、発振周期を製造後に測定し
て調整しようとすると、まず、降圧電圧レベルを測定し
て調整し、しかる後に発振周期を測定して調整するとい
うように、レーザートリミングの工程を２回に分けて実
施しなければならないという問題点があった。
【０００８】本発明の目的は、上記の問題点を解決し、
降圧電圧レベルの調整と、発振周期の調整を同時に行う
ことを可能とすることにある。
【０００９】
【課題を解決するための手段】本発明の要旨は、外部よ
り印加される電源電圧を変換する電源電圧変換回路と、
前記電源電圧変換回路でつくられた電圧で動作する発振
回路とを内蔵し、該発振回路から出力される周期信号を
もとに内部基準クロック信号を発生し、この内部基準ク
ロック信号で自動的にメモリセルの記憶情報をリフレッ
シュするリフレッシュ手段を有する半導体メモリ回路に
おいて、上記電源電圧変換回路でつくられる電圧に代え
て前記発振回路へ外部より電源電圧を印加する切換手段
を備えることにより、該外部より印加された電源電圧で
の前記発振回路の動作周波数の測定を可能としたことで
ある。
【００１０】
【発明の作用】上記構成の半導体メモリ回路は、発振回
路に電源電圧を外部から印加する切換手段を備える。こ
の切換手段を用い、内蔵電源電圧変換回路の設定値に相
当する電源電圧を発振回路に印加して、そのときの発振
周期を測定して調整する。こうして、内蔵電源電圧変換
回路で発生される電圧レベルが未調整であるうちに、発
振周期を目標とする値に設定する。
【００１１】
【実施例】本発明の実施例を図面を用いて説明する。図
１は本発明の第１実施例にかかる自動リフレッシュ機能
内蔵ＤＲＡＭのブロック図である。従来例と同一構成に
は同一符号を付して説明は省略する。本実施例では、オ
ンチップの電源電圧変換回路１００でつくられる電圧Ｖ
ＩＮＴをメモリ本体回路の電源（必ずしもメモリ本体の
全回路がＶＩＮＴで動作するとは限らない）ならびに発
振回路３の電源として用いている。さらに、この電圧Ｖ
ＩＮＴは切換手段２によって、あらかじめわかっている
電圧値に設定した電源ＶＯＳＣＡに変更できるようにし
ていることが特徴である。信号ＯＳＣ（またはＯＳＣを
もとにしてつくられる信号ＳＲＣＬＫでもよい）は、発
振回路３の発振周期が測定できるように、周期信号用出
力回路１７を介して、ＤＲＡＭチップのいずれかの外部
端子に出力されている。こうして、製造後にＶＩＮＴの
調整をするのと同時に、ＶＩＮＴの目標値に設定された
ＶＯＳＣＡを用いて信号ＯＳＣの周期を測定し、それを
もとにＯＳＣの周期を目標値に調整する。
【００１２】図２〜図４は外部からＶＯＳＣＡを発振回
路３の電源として与える具体的手段の例を示す。図２は
電源電圧変換回路１００の基準電圧を、オンチップの基
準電圧発生回路１４の出力ＶＲＥＦと、外部から与える
ＶＯＳＣＥＸＴ（図１のＶＯＳＣＡに相当する）とを切
り換える方法である。ここで、信号ＭＤＳＷによって、
発振周期モニター時と通常動作時とを分けている。通常
の電源電圧変換回路は、図２のように、基準電圧発生回
路１４と、バッファ１６とにわけられる。ＶＩＮＴの電
圧レベルは、ＶＲＥＦの電圧レベルと等しくなるように
差動増幅器１５で制御するため、差動増幅器１５の参照
電圧接点ＶＲ（ＶＲＥＦが入力する接点）をＶＯＳＣＥ
ＸＴに切り換えることで、ＶＩＮＴがＶＯＳＣＥＸＴに
等しくできる。
【００１３】図３は切換手段２を除去し、ＶＩＮＴ接点
をそのまま外部端子に引き出し、直接ＶＩＮＴに外部か
ら所望の電圧を与えてしまう方法である。
【００１４】以上の図２と図３の例は、外部からＶＩＮ
Ｔ電圧を与える方法であり、請求項１に対応する実施例
である。
【００１５】図４の例は図２のようにＶＯＳＣＥＸＴを
外部から与えるかわりに、チップ内で抵抗Ｒ１，Ｒ２の
抵抗分割によって、外部電源電圧ＶＥＸＴからＶＯＳＣ
ＥＸＴに相当する電圧を発生して、ＶＲに入力する方法
である。図４の例は外部から印加されるＶＥＸＴをもと
に、内部の回路（図４の例の場合は抵抗Ｒ１，Ｒ２）に
よって、ＶＩＮＴ電圧レベルをつくって発振回路に供給
するというもので、請求項２に対応する実施例である。
【００１６】
【発明の効果】以上述べたように、切換手段を備えたの
で、ＶＩＮＴの電圧レベルが未調整であっても、ＶＩＮ
Ｔ調整後の電圧に対する自動リフレッシュ回路内の発振
回路の周期を測定することができる。これによって、Ｖ
ＩＮＴの調整と、発振回路の周期の調整とが、同時のレ
ーザートリミング工程で行え、工程を減少させることが
できる。
【図面の簡単な説明】
【図１】本発明の第１実施例にかかる自動リフレッシュ
機能付ＤＲＡＭのブロックダイア図である。
【図２】電源電圧変換回路内の差動増幅器の参照電圧接
点に、外部端子から電圧を印加できるようにして内部電
源電圧を外部から設定できるようにした回路を示す回路
図である。
【図３】内部電源電圧を直接外部から与える回路例を示
す回路図である。
【図４】差動増幅器の参照電圧接点に、チップ内部で外
部電源の抵抗分割でつくった電圧を与える回路例を示す
回路図である。
【図５】従来の自動リフレッシュ機能付ＤＲＡＭのブロ
ック図である。
【符号の説明】
１００ オンチップ電源電圧変換回路 １ 電圧発生回路 ２ 内部電源電圧と外部から与える電源電圧とを切り換
える手段 ３ 発振回路 ４ 基準クロック発生回路 ５ アドレスカウンタ ６ 自動リフレッシュ回路のブロック ７ 本体制御信号発生回路 ８ アドレスバッファ ９ 自動リフレッシュ用アドレスと通常アドレスとを切
り換えるスイッチ １０ メモリ本体の周辺回路 １１ ロウデコーダ １２ カラムデコーダ １３ メモリセルアレイ １４ 基準電圧発生回路 １５ 差動増幅器 １６ バッファ １７ 発振回路でつくる周期信号を外部端子に出力する
ための回路 Ｒ１，Ｒ２ 抵抗素子 ＶＯＳＣＡ 発振回路の発振周期を測定するときの発振
回路用電源電圧 ＶＩＮＴ オンチップ電源電圧変換回路で発生される電
圧 ＯＳＣ 発振回路で出力される周期信号 ＳＲＣＬＫ 自動リフレッシュ用基準クロック ＡＥ アドレスバッファ制御信号 ＸＳＲｉ 自動リフレッシュ用アドレス線 ＸＰｉ 通常のアドレス線 Ｘｉ 内部ロウアドレス線 ＸＳｊ Ｘ選択線 ＹＳｋ Ｙ選択線 ＶＥＸＴ 外部電源 ＶＲＥＦ 基準電圧 ＶＯＳＣＥＸＴ 発振回路の発振周期を測定するとき、
外部より与える発振回路用電源電圧 ＭＤＳＷ 通常動作か、発振回路の発振周期を測定する
かのいずれかによって切り換わるスイッチ信号 ＶＲ 差動増幅器の参照電圧接点

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 外部より印加される電源電圧を変換する
    電源電圧変換回路と、前記電源電圧変換回路でつくられ
    た電圧で動作する発振回路とを内蔵し、該発振回路から
    出力される周期信号をもとに内部基準クロック信号を発
    生し、この内部基準クロック信号で自動的にメモリセル
    の記憶情報をリフレッシュするリフレッシュ手段を有す
    る半導体メモリ回路において、上記電源電圧変換回路で
    つくられる電圧に代えて前記発振回路へ外部より電源電
    圧を印加する切換手段を備えることにより、該外部より
    印加された電源電圧での前記発振回路の動作周波数の測
    定を可能としたことを特徴とする半導体メモリ回路。
  2. 【請求項２】 請求項１記載の半導体メモリ回路におい
    て、前記発振回路へ供給される電源電圧を同一メモリチ
    ップ上の回路で外部より供給される電源電圧に応じて制
    御できる手段を有することを特徴とする半導体メモリ回
    路。
JP4222034A 1992-07-28 1992-07-28 半導体メモリ回路の調整方法 Expired - Lifetime JP2870312B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP4222034A JP2870312B2 (ja) 1992-07-28 1992-07-28 半導体メモリ回路の調整方法
US08/095,200 US5337282A (en) 1992-07-28 1993-07-23 Dynamic random access memory device with refreshing system powered with external power source in trimming stage instead of built-in step-down circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4222034A JP2870312B2 (ja) 1992-07-28 1992-07-28 半導体メモリ回路の調整方法

Publications (2)

Publication Number Publication Date
JPH0652682A true JPH0652682A (ja) 1994-02-25
JP2870312B2 JP2870312B2 (ja) 1999-03-17

Family

ID=16776053

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4222034A Expired - Lifetime JP2870312B2 (ja) 1992-07-28 1992-07-28 半導体メモリ回路の調整方法

Country Status (2)

Country Link
US (1) US5337282A (ja)
JP (1) JP2870312B2 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6005436A (en) * 1992-10-07 1999-12-21 Matsushita Electric Industrial Co., Ltd. Internal reduced-voltage generator for semiconductor integrated circuit
KR950010624B1 (ko) * 1993-07-14 1995-09-20 삼성전자주식회사 반도체 메모리장치의 셀프리프레시 주기조절회로
JP3331481B2 (ja) * 1993-07-14 2002-10-07 日本テキサス・インスツルメンツ株式会社 半導体装置の試験回路
JPH0765571A (ja) * 1993-08-27 1995-03-10 Nec Corp 半導体記憶装置
US5594699A (en) * 1993-09-20 1997-01-14 Fujitsu Limited DRAM with reduced electric power consumption
JP3759758B2 (ja) * 1994-02-03 2006-03-29 株式会社ルネサステクノロジ 半導体記憶装置
JP4036487B2 (ja) 1995-08-18 2008-01-23 株式会社ルネサステクノロジ 半導体記憶装置、および半導体回路装置
US5675546A (en) * 1996-06-07 1997-10-07 Texas Instruments Incorporated On-chip automatic procedures for memory testing
JPH10222994A (ja) * 1997-02-06 1998-08-21 Mitsubishi Electric Corp 半導体記憶装置の読み出し電圧制御装置
JPH10269768A (ja) * 1997-03-26 1998-10-09 Mitsubishi Electric Corp 半導体集積回路
JP3315621B2 (ja) * 1997-04-11 2002-08-19 富士通株式会社 半導体装置の内部降圧電源回路
JP3292145B2 (ja) * 1998-06-26 2002-06-17 日本電気株式会社 半導体記憶装置
KR100331547B1 (ko) * 1999-06-01 2002-04-06 윤종용 레지스터의 저장값에 따라 리프레쉬 사이클을 조정하는 리프레쉬 제어 회로 및 이를 구비하는 동적 메모리 장치의 리프레쉬 방법
DE10125022A1 (de) * 2001-05-22 2002-12-12 Infineon Technologies Ag Dynamischer Speicher und Verfahren zum Testen eines dynamischen Speichers
KR100574489B1 (ko) * 2004-04-12 2006-04-27 주식회사 하이닉스반도체 반도체 메모리 장치의 내부전압 발생회로
US7876637B2 (en) * 2006-11-07 2011-01-25 Renesas Electronics Corporation Semiconductor device and memory
JP2008140531A (ja) * 2006-11-07 2008-06-19 Nec Electronics Corp 半導体装置及びメモリ
JP2010198698A (ja) * 2009-02-26 2010-09-09 Toshiba Corp 不揮発性半導体メモリ

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6455857A (en) * 1987-08-26 1989-03-02 Nec Corp Semiconductor integrated device
JPH03235288A (ja) * 1990-02-09 1991-10-21 Hitachi Ltd 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6055593A (ja) * 1983-09-06 1985-03-30 Nec Corp 擬似スタティックメモリ
US4807196A (en) * 1986-03-24 1989-02-21 Nec Corporation Refresh address counter test control circuit for dynamic random access memory system
JP2869791B2 (ja) * 1988-08-31 1999-03-10 株式会社日立製作所 半導体集積回路装置およびそれを応用した電子装置
KR910005599B1 (ko) * 1989-05-01 1991-07-31 삼성전자 주식회사 고밀도 반도체 메모리장치의 전원 공급전압 변환회로
JP3143950B2 (ja) * 1991-04-30 2001-03-07 日本電気株式会社 ダイナミックメモリー

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6455857A (en) * 1987-08-26 1989-03-02 Nec Corp Semiconductor integrated device
JPH03235288A (ja) * 1990-02-09 1991-10-21 Hitachi Ltd 半導体装置

Also Published As

Publication number Publication date
US5337282A (en) 1994-08-09
JP2870312B2 (ja) 1999-03-17

Similar Documents

Publication Publication Date Title
JPH0652682A (ja) 半導体メモリ回路
JP4764087B2 (ja) セルフリフレッシュ周期制御回路
US6349068B2 (en) Semiconductor memory device capable of reducing power consumption in self-refresh operation
US8971143B2 (en) Semiconductor device periodically updating delay locked loop circuit
JP4982677B2 (ja) 温度情報出力装置
EP0739015B1 (en) Semiconductor memory device
US6876585B2 (en) Circuit and method for selecting reference voltages in semiconductor memory device
KR100626914B1 (ko) 셀프 리프레시 제어 회로
JPH08171795A (ja) 半導体記憶装置
JP2000195257A (ja) リフレッシュモ―ドでの待機電流を減少させる半導体メモリ装置
US6768693B2 (en) Integrated dynamic memory with control circuit for controlling a refresh mode of memory cells, and method for driving the memory
JPH10188552A (ja) 半導体装置及び半導体記憶装置
US7471583B2 (en) Memory device with self refresh cycle control function
JPH04344387A (ja) 素子温度に応じたリフレッシュ動作を実行するためのリフレッシュ要請信号発生装置を用いた半導体メモリー装置
US20020017899A1 (en) Power supply circuit stably supplying power supply potential even to load consuming rapidly changing current and semiconductor memory device with same
US6898142B2 (en) Semiconductor memory, method for controlling refreshment of it, and method for setting memory cell array specific area for realizing the control method
US20210020230A1 (en) Memory devices and methods of controlling an auto-refresh operation of the memory devices
JP2002157880A (ja) 半導体記憶装置
US20020063594A1 (en) Internal power voltage generator of semiconductor device
JPH1083669A (ja) 半導体メモリ素子のリフレッシュ制御回路
JPH08129885A (ja) 半導体メモリ装置
US7161852B2 (en) Semiconductor memory device with stable internal power supply voltage
JP2001043677A (ja) 半導体記憶装置
KR102457201B1 (ko) 전력 관리부를 구비한 반도체 메모리 디바이스
JPH0644773A (ja) ダイナミック型半導体メモリ

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080108

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090108

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100108

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110108

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110108

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120108

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120108

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130108

Year of fee payment: 14

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130108

Year of fee payment: 14