JPH10222994A - 半導体記憶装置の読み出し電圧制御装置 - Google Patents

半導体記憶装置の読み出し電圧制御装置

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JPH10222994A
JPH10222994A JP2407897A JP2407897A JPH10222994A JP H10222994 A JPH10222994 A JP H10222994A JP 2407897 A JP2407897 A JP 2407897A JP 2407897 A JP2407897 A JP 2407897A JP H10222994 A JPH10222994 A JP H10222994A
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pulse
write pulse
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decoder
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JP2407897A
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Hiroyuki Matsumoto
弘之 松本
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Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 【課題】 複数のトランジスタメモリ７相互の読み出し
電圧にばらつきが生じてしまう。 【解決手段】 任意の波長の書き込みパルスを発生する
書き込みパルス発生部２１を備え、指定されたトランジ
スタメモリ７に、その書き込みパルス発生部２１より発
生された波長の書き込みパルスを供給するように構成
し、従来より波長の短い書き込みパルスを供給した場合
は、複数のトランジスタメモリ７相互の読み出し電圧の
ばらつきを低減することができ、ベークやバーンインに
おける加速試験実施時において、リテンション特性の悪
いトランジスタメモリ７を発見しやすくなり品質を向上
させることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、書き換え可能な
フラッシュＥＥＰＲＯＭ等の半導体記憶装置の読み出し
電圧制御装置に関するものである。
【０００２】
【従来の技術】図１４は従来の半導体記憶装置の読み出
し電圧制御装置を示すブロック図であり、図において、
１はアドレスバス、２はデータバス、３，４はアドレス
バス１に接続されたＸデコーダおよびＹデコーダ、５は
Ｘデコーダ３に接続されたワード線、６はＹデコーダ４
に接続されたビット線、７はそれらビット線６およびワ
ード線５に接続されたトランジスタメモリ（セル）であ
り、このトランジスタメモリ７を複数接続することによ
りメモリセルアレイを構成している。
【０００３】８はライトパルスを発生するライトパルス
発生部であり、リングオシレータ９および分周器１０に
より構成されている。１１はデータバス２に接続され、
ライトイネーブル信号によりライトデータラッチ１２へ
の書き込みが阻止されるトライステートバッファ、１２
はトライステートバッファ１１に接続されたライトデー
タラッチ、１３は図２に示されたようにトランジスタ１
５，１６により構成され、ライトデータラッチ１２から
のデータに応じて、ライトパルス発生部８から発生され
たパルス幅に応じた電圧パルスを電源１４からＹデコー
ダ４およびビット線６を介してトランジスタメモリ７に
供給するライトバッファである。
【０００４】１７はトランジスタメモリ７の読み出し電
圧が所定値を越える閾値ＶTHまで上昇した場合に、書き
込みデータを読出すセンスアンプ、１８はセンスアンプ
１７に接続されたリードデータラッチ、１９はリードイ
ネーブル信号によりリードデータラッチ１８に保持され
たデータのデータバス２への供給が阻止されるトライス
テートバッファである。２０はトライステートバッファ
１９からデータバス２を介してトランジスタメモリ７の
データが読み出し可能と判断された場合に、Ｘデコーダ
３およびＹデコーダ４に新たなアドレス信号を供給する
と共に、トライステートバッファ１１に新たなデータ信
号を供給するテスタである。
【０００５】次に動作について説明する。図１４は書き
換え可能なフラッシュＥＥＰＲＯＭの構成について示し
たものであり、製造後のフラッシュＥＥＰＲＯＭのデー
タ書き込み試験は、アドレスバス１およびデータバス２
にテスタ２０を接続して行われる。図１５は従来の半導
体記憶装置の読み出し電圧制御装置の動作を示すフロー
チャートであり、先ず、テスタ２０において、アドレス
を先頭番地にし（ステップＳＴ１）、ループカウンタＸ
を初期化する（ステップＳＴ２）。次に、プログラムモ
ードの設定に移行し（ステップＳＴ３）、プログラムデ
ータおよびアドレスの設定を行う（ステップＳＴ４）。
【０００６】この設定されたアドレスに応じて、テスタ
２０からアドレスバス１を介して出力されたアドレス信
号は、Ｘデコーダ３およびＹデコーダ４によりデコード
されメモリセルアレイ中のあるトランジスタメモリ７が
指定される。また、設定されたプログラムデータに応じ
て、テスタ２０からデータバス１を介して出力されたデ
ータ信号は、トライステートバッファ１１およびライト
データラッチ１２を介してライトバッファ１３に出力さ
れ、このライトバッファ１３ではライトパルス発生部８
から発生されたパルス幅に応じた電圧パルスを電源１４
からＹデコーダ４およびビット線６を介して上記指定さ
れたトランジスタメモリ７に供給する。この１回の電圧
供給は１０μＳの間行われる（ステップＳＴ５）。
【０００７】さらに、ループカウントを１増加させ（ス
テップＳＴ６）、プログラムベリファイモードの設定に
移行する（ステップＳＴ７）。このプログラムベリファ
イモードでは、センスアンプ１７により上記指定された
トランジスタメモリ７の読み出し電圧が所定値を越える
閾値ＶTHまで上昇した場合に書き込みデータを読み出
し、リードデータラッチ１８、トライステートバッファ
１９およびデータバス２を介してテスタ２０に、上記指
定されたトランジスタメモリ７の書き込みが良好に行わ
れたことを認識させるものであり、ベリファイ時に行わ
れる（ステップＳＴ１２）。このようなトランジスタメ
モリ７の書き込みでは、１度の電圧パルスの供給では書
き込みデータを読み出し可能な閾値ＶTHに達することは
なく、複数回電圧パルスを供給するのが常である。従っ
て、その電圧パルスの供給回数の上限を２５回とし（ス
テップＳＴ９）、電圧パルスの供給回数が２５回に達
し、書き込みデータを読み出し可能な閾値ＶTHに達する
ことができなければ（ステップＳＴ１０）、テスタ２０
によりリードモード設定を行い、又、不良品（ＦＡＩ
Ｌ）と判定する（ステップＳＴ１１）。
【０００８】また、ステップＳＴ１０において、書き込
みデータを読み出し可能な閾値ＶTHに達していれば、ト
ランジスタメモリ７の書き込みが良好に行われたとし
て、最終アドレスでなければ（ステップＳＴ１３）、次
のアドレスに進む（ステップＳＴ１４）。また、ステッ
プＳＴ９において、電圧パルスの供給回数が２５回に達
していなければ、書き込みデータを読み出し可能な閾値
ＶTHに達するまでステップＳＴ３からステップＳＴ１２
までの動作を繰り返す（ステップＳＴ１２）。即ち、ト
ランジスタメモリ７に複数回電圧パルスを供給する。そ
して、これら動作を繰り返して最終アドレスまで終了す
れば、テスタ２０によりリードモード設定を行い、又、
良品（ＰＡＳＳ）と判定する（ステップＳＴ１５）。
【０００９】
【発明が解決しようとする課題】従来の半導体記憶装置
の読み出し電圧制御装置は以上のように構成されている
ので、ライトパルス発生部８から発生されるパルス幅は
１種類のものしかなく、従って、ライトバッファ１３か
らトランジスタメモリ７に供給される電圧パルスも常に
一定のパルス幅を有するものである。このため、図１６
に示すように、ライトバッファ１３からトランジスタメ
モリ７に電圧パルスが供給される毎に、トランジスタメ
モリ７の読み出し電圧が階段状に上昇し、センスアンプ
１７の書き込みデータを読み出し可能な閾値ＶTHに達し
た時点で、ライトバッファ１３からトランジスタメモリ
７への電圧パルスの供給が停止されるが、ライトバッフ
ァ１３からの電圧パルス幅を選択することができないた
め、階段状の電圧幅ΔＶが大きくなってしまい、複数の
トランジスタメモリ７相互の読み出し電圧にばらつきが
生じてしまう問題点があった。
【００１０】また、ライトバッファ１３からの電圧パル
ス幅を選択することができないため、電圧パルスを供給
しても読み出し電圧が所定値を越える閾値ＶTHに達しに
くいトランジスタメモリ７に対して、電圧パルスの供給
回数が増加して、一連の試験に時間がかかってしまう問
題点があった。
【００１１】さらに、複数のトランジスタメモリ７に同
時に電圧パルスを供給する場合もあり、この場合に製造
のばらつきにより、例えば図１７に示すような、複数の
トランジスタメモリ７ａ，７ｂ相互に読み出し電圧の上
昇に差が生じ、トランジスタメモリ７ｂの書き込みデー
タを読み出し可能な閾値ＶTHに達するまで、トランジス
タメモリ７ａに電圧パルスが供給され続ける。従って、
トランジスタメモリ７ａ，７ｂ相互に読み出し電圧の差
ΔＶが生じてしまい、この読み出し電圧の差ΔＶが大き
くなると、誤動作の原因になったり、その後の試験がし
にくくなるという問題点があった。
【００１２】この発明は上記のような課題を解決するた
めになされたもので、セルに供給される電圧パルスのパ
ルス幅を選択でき、セル相互の読み出し電圧のばらつき
を低減したり、判定の時間を短縮可能にする半導体記憶
装置の読み出し電圧制御装置を得ることを目的とする。
【００１３】
【課題を解決するための手段】請求項１記載の発明に係
る半導体記憶装置の読み出し電圧制御装置は、任意の波
長の書き込みパルスを発生する書き込みパルス発生部を
備え、指定されたセルに、その書き込みパルス発生部よ
り発生された波長の書き込みパルスを供給するようにし
たものである。
【００１４】請求項２記載の発明に係る半導体記憶装置
の読み出し電圧制御装置は、任意の波長の書き込みパル
スを発生する書き込みパルス発生部と、指定された複数
のセルに、その書き込みパルス発生部より発生された波
長の書き込みパルスを供給する複数の書き込みパルス供
給部と、当該セルの書き込みデータ読み出しが可能であ
ると判定した場合に当該書き込みパルス供給部の書き込
みパルスを停止させる複数の読み出し電圧判定部と備え
たものである。
【００１５】請求項３記載の発明に係る半導体記憶装置
の読み出し電圧制御装置は、全ての読み出し電圧判定部
により書き込みデータ読み出し可能と判定されたことが
データ供給部により認識された後に、それら全ての読み
出し電圧判定部の判定を初期化する判定初期化回路を備
えたものである。
【００１６】請求項４記載の発明に係る半導体記憶装置
の読み出し電圧制御装置は、書き込みパルス発生部に、
パルス発生部から発生されたパルスを複数の波長に分周
する分周部と、データ供給部からのデータに応じてその
分周部により分周された複数の波長のうちの１つを選択
する第１の選択部とを備えたものである。
【００１７】請求項５記載の発明に係る半導体記憶装置
の読み出し電圧制御装置は、書き込みパルス発生部に、
パルス発生部から発生されたパルスを複数の波長に分周
する分周部と、第１の外部端子から入力されたデータに
応じてその分周部により分周された複数の波長のうちの
１つを選択する第２の選択部とを備えたものである。
【００１８】請求項６記載の発明に係る半導体記憶装置
の読み出し電圧制御装置は、第１または第２の選択部
に、波長可変なパルスを発生する可変パルス発生部と接
続する第２の外部端子を備えたものである。
【００１９】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体記憶装置の読み出し電圧制御装置を示すブロック図
であり、図において、１はアドレスバス、２はデータバ
ス、３，４はアドレスバス１に接続されたＸデコーダお
よびＹデコーダ、５はＸデコーダ３に接続されたワード
線、６はＹデコーダ４に接続されたビット線、７はそれ
らビット線６およびワード線５に接続されたトランジス
タメモリ（セル）であり、このトランジスタメモリ７を
複数接続することによりメモリセルアレイを構成してい
る。
【００２０】２１はライトパルスを発生するライトパル
ス発生部（書き込みパルス発生部）であり、リングオシ
レータ（パルス発生部）９、分周器（分周部）２２およ
び選択回路（第１の選択部）２３、ライトパルス選択レ
ジスタ（第１の選択部）２４、デコード回路（第１の選
択部）２５により構成されている。１１はデータバス２
に接続され、ライトイネーブル信号によりライトデータ
ラッチ１２への書き込みが阻止されるトライステートバ
ッファ、１２はトライステートバッファ１１に接続され
たライトデータラッチ、１３は図２に示されたようにト
ランジスタ１５，１６により構成され、ライトデータラ
ッチ１２からのデータに応じて、ライトパルス発生部２
１から発生されたパルス幅に応じた電圧パルスを電源１
４からＹデコーダ４およびビット線６を介してトランジ
スタメモリ７に供給するライトバッファである。尚、ト
ライステートバッファ１１、ライトデータラッチ１２お
よびライトバッファ１３により、書き込みパルス供給部
を構成する。
【００２１】１７はトランジスタメモリ７の読み出し電
圧が所定値を越える閾値ＶTHまで上昇した場合に、書き
込みデータを読出すセンスアンプ、１８はセンスアンプ
１７に接続されたリードデータラッチ、１９はリードイ
ネーブル信号によりリードデータラッチ１８に保持され
たデータのデータバス２への供給が阻止されるトライス
テートバッファである。なお、センスアンプ１７、リー
ドデータラッチ１８およびトライステートバッファ１９
により、読み出し電圧判定部を構成する。２６はトライ
ステートバッファ１９からデータバス２を介してトラン
ジスタメモリ７のデータが読み出し可能と判断された場
合に、Ｘデコーダ３およびＹデコーダ４に新たなアドレ
ス信号を供給すると共に、トライステートバッファ１１
に新たなデータ信号を供給するテスタ（データ供給部）
であり、また、このテスタは、ライトパルス選択レジス
タ２４に、動作の初期時に分周器２２の出力の選択デー
タを出力するものである。
【００２２】図３はライトパルス発生部２１の周辺の回
路構成の詳細を示すブロック図であり、２４ａはテスタ
２６からのライトイネーブル信号とアドレス信号をデコ
ードしたアドレスデコード信号との論理積をとるアンド
回路、２４ｂ，２４ｃはアンド回路２４ａの出力によ
り、オンオフするトランジスタ、２５ａ〜２５ｄはデコ
ード回路２５を構成するナンド回路、２３ａ〜２３ｄは
選択回路２３を構成するトライステートバッファであ
る。なお、分周器２２からの出力は、図４に示すよう
に、従来レベルの波長を有する分周器出力２を含め、波
長の長短４種類の出力ができるものである。
【００２３】次に動作について説明する。図１は書き換
え可能なフラッシュＥＥＰＲＯＭの構成について示した
ものであり、製造後のフラッシュＥＥＰＲＯＭのデータ
書き込み試験は、アドレスバス１およびデータバス２に
テスタ２６を接続して行われる。図５はこの発明の実施
の形態１による半導体記憶装置の読み出し電圧制御装置
の動作を示すフローチャートであり、先ず、テスタ２６
において、ライトパルス選択レジスタ２４に、データバ
ス２を介して分周器２２の出力の選択データを出力する
（ステップＳＴ０）。この分周器２２の出力の選択デー
タは、図４に示した分周器２２からの出力のうちの１つ
を選択回路２３により選択させるための指示である。図
３に示すように、そのライトパルス選択レジスタ２４で
は、分周器２２の出力の選択データが設定され、デコー
ド回路２５によりその分周器２２の出力の選択データが
読み取られ、デコード回路２５のナンド回路２５ａ〜２
５ｄの出力により、選択回路２３のトライステートバッ
ファ２３ａ〜２３ｄがオンまたはオフに制御され、テス
タ２６において指定された選択データに該当する分周器
２２の出力が、ステップＳＴ５ａにおいて選択されるこ
とになる。
【００２４】次に、テスタ２６において、アドレスを先
頭番地にし（ステップＳＴ１）、ループカウンタＸを初
期化する（ステップＳＴ２）。次に、プログラムモード
の設定に移行し（ステップＳＴ３）、プログラムデータ
およびアドレスの設定を行う（ステップＳＴ４）。この
設定されたアドレスに応じて、テスタ２６からアドレス
バス１を介して出力されたアドレス信号は、Ｘデコーダ
３およびＹデコーダ４によりデコードされメモリセルア
レイ中のあるトランジスタメモリ７が指定される。ま
た、設定されたプログラムデータに応じて、テスタ２６
からデータバス１を介して出力されたデータ信号は、ト
ライステートバッファ１１およびライトデータラッチ１
２を介してライトバッファ１３に出力され、このライト
バッファ１３ではライトパルス発生部２１から発生され
た、即ち、ステップＳＴ０において、テスタ２６により
指定された分周器２２の出力を選択回路２３により選択
させ、そのパルス幅に応じた電圧パルスを電源１４から
Ｙデコーダ４およびビット線６を介して上記指定された
トランジスタメモリ７に供給する。従来ではこの１回の
電圧供給は１０μＳの間行われたが、それは図４におけ
る分周器出力２を選択した場合であり、分周器出力１を
選択した場合は、例えば、Ｔ＝５μＳ、分周器出力３を
選択した場合は、例えば、Ｔ＝１５μＳ、分周器出力４
を選択した場合は、例えば、Ｔ＝２０μＳの電圧供給が
行われる（ステップＳＴ５ａ）。
【００２５】さらに、ループカウントを１増加させ（ス
テップＳＴ６）、プログラムベリファイモードの設定に
移行する（ステップＳＴ７）。このプログラムベリファ
イモードでは、センスアンプ１７により上記指定された
トランジスタメモリ７の読み出し電圧が所定値を越える
閾値ＶTHまで上昇した場合に書き込みデータを読み出
し、リードデータラッチ１８、トライステートバッファ
１９およびデータバス２を介してテスタ２６に、上記指
定されたトランジスタメモリ７の書き込みが良好に行わ
れたことを認識させるものであり、ベリファイ時に行わ
れる（ステップＳＴ１２）。このようなトランジスタメ
モリ７の書き込みでは、１度の電圧パルスの供給では書
き込みデータを読み出し可能な閾値ＶTHに達することは
なく、複数回電圧パルスを供給するのが常である。従っ
て、その電圧パルスの供給回数の上限を２５回とし（ス
テップＳＴ９）、電圧パルスの供給回数が２５回に達
し、書き込みデータ読み出し可能な閾値ＶTHに達するこ
とができなければ（ステップＳＴ１０）、テスタ２６に
よりリードモード設定を行い、又、不良品（ＦＡＩＬ）
と判定する（ステップＳＴ１１）。また、ステップＳＴ
１０において、書き込みデータを読み出し可能な閾値Ｖ
THに達していれば、トランジスタメモリ７の書き込みが
良好に行われたとして、最終アドレスでなければ（ステ
ップＳＴ１３）、次のアドレスに進む（ステップＳＴ１
４）。また、ステップＳＴ９において、電圧パルスの供
給回数が２５回に達していなければ、書き込みデータを
読み出し可能な閾値ＶTHに達するまでステップＳＴ３か
らステップＳＴ１２までの動作を繰り返す（ステップＳ
Ｔ１２）。即ち、トランジスタメモリ７に複数回電圧パ
ルスを供給する。そして、これら動作を繰り返して最終
アドレスまで終了すれば、テスタ２６によりリードモー
ド設定を行い、又、良品と判定する（ステップＳＴ１
５）。
【００２６】なお、この実施の形態１では、半導体記憶
装置を、フラッシュＥＥＰＲＯＭとして説明したが、Ｅ
ＰＲＯＭとしても良い。
【００２７】以上のように、この実施の形態１によれ
ば、テスタ２６の指定により、ライトパルス発生部２１
から発生されるパルス波長を任意に選択できるようにし
たので、従来より波長の短い書き込みパルスをトランジ
スタメモリ７に供給することができ、階段状の電圧幅Δ
Ｖを小さくし、複数のトランジスタメモリ７相互の読み
出し電圧にばらつきを低減することができる。また、こ
のように従来よりも読み出し電圧を均一にすることがで
きるので、メモリテスト時のベークやバーンインにおけ
る加速試験実施時において、リテンション特性の悪いト
ランジスタメモリ７を発見しやすくなり品質の向上が可
能になる。また、電圧パルスを供給しても読み出し電圧
が所定値を越える閾値ＶTHに達しにくいトランジスタメ
モリ７に対して、少し長めの書き込みパルスをトランジ
スタメモリ７に供給すれば、書き込み回数を減少させる
ことができ、判定時間を低減することができる。さら
に、ライトパルス発生部２１から発生される複数のパル
ス波長のうちの一つを従来のものと同一にしておけば、
使用者には従来と同様に使用してもらうことも可能であ
る。
【００２８】実施の形態２．図６はこの発明の実施の形
態２によるライトパルス発生部の周辺の回路構成の詳細
を示すブロック図であり、図において、２７は選択回路
２３のトライステートバッファ２３ｄに接続され、波長
可変なパルスを発生するパルスジェネレータ（可変パル
ス発生部）と接続可能な外部端子（第２の外部端子）で
ある。その他の構成については、実施の形態１と同一な
ので重複する説明を省略する。
【００２９】次に動作について説明する。この実施の形
態２では、選択回路２３にリングオシレータ９と分周器
２２により発生される複数のパルス波長の他に、外部端
子２７により波長可変なパルスを発生するパルスジェネ
レータと接続できるため、トランジスタメモリ７に供給
される波長を連続的に任意に調整することができる。
【００３０】以上のように、この実施の形態２によれ
ば、外部端子２７に波長可変なパルスを発生するパルス
ジェネレータと接続することにより、トランジスタメモ
リ７に供給される波長を連続的に任意に調整することが
でき、さらに、複数のトランジスタメモリ７相互の読み
出し電圧にばらつきを低減したり、書き込み回数を減少
させることができる。
【００３１】実施の形態３．図７はこの発明の実施の形
態３によるライトパルス発生部の周辺の回路構成の詳細
を示すブロック図であり、図において、２８ａ，２８ｂ
は外部端子（第１の外部端子）であり、これら外部端子
２８ａ，２８ｂから入力されたデータに応じて、選択回
路（第２の選択部）２３およびデコード回路（第２の選
択部）２５で分周器２２により分周された複数の波長の
うちの１つを選択するようにしたものである。その他の
構成については、実施の形態１と同一なので重複する説
明を省略する。
【００３２】次に動作について説明する。この実施の形
態３では、テスタ２６からの指定の代わりに、外部端子
２８ａ，２８ｂに、例えば、（０，０）、（０，１）、
（１，０）、（１，１）の値を入力して、デコード回路
２５のナンド回路２５ａ〜２５ｄを動作させることによ
り、選択回路２３のトライステートバッファ２３ａ〜２
３ｄを制御し、外部端子２８ａ，２８ｂに入力された値
に応じて該当する分周器２２の出力を選択する。
【００３３】以上のように、この実施の形態３によれ
ば、外部端子２８ａ，２８ｂから入力された値により、
分周器２２の出力を選択することができ、外部からの制
御を容易にすることができる。
【００３４】実施の形態４．図８はこの発明の実施の形
態４によるライトパルス発生部の周辺の回路構成の詳細
を示すブロック図であり、この実施の形態４は、実施の
形態２で示した外部端子２７と、実施の形態３で示した
外部端子２８ａ，２８ｂの両方を組み合わせたものであ
る。その他の構成については、実施の形態１と同一なの
で重複する説明を省略する。
【００３５】以上のように、この実施の形態４によれ
ば、外部端子２７に波長可変なパルスを発生するパルス
ジェネレータと接続することにより、トランジスタメモ
リ７に供給される波長を連続的に任意に調整することが
でき、また、外部端子２８ａ，２８ｂに値を入力するこ
とにより、分周器２２の出力を選択することができ、外
部からの制御を容易にすることができる。
【００３６】実施の形態５．図９はこの発明の実施の形
態５による半導体記憶装置の読み出し電圧制御装置を示
すブロック図であり、この図９は図１に示されたブロッ
ク図をｎビット対応にしたものである。図において、１
１ａ〜１１ｎはトライステートバッファ、１２ａ〜１２
ｎはライトデータラッチ、１３ａ〜１３ｎは図１０に示
すようにトランジスタ１５ａ〜１５ｎ，１６ａ〜１６
ｎ，３３ａ〜３３ｎにより構成されたライトバッファで
ある。尚、トライステートバッファ１１ａ〜１１ｎ、ラ
イトデータラッチ１２ａ〜１２ｎおよびライトバッファ
１３ａ〜１３ｎにより、書き込みパルス供給部を構成す
る。
【００３７】１７ａ〜１７ｎはセンスアンプ、１８ａ〜
１８ｎは図１１に示すようにバッファ１８ａａ〜１８ｎ
ａ，１８ａｂ〜１８ｎｂ，１８ａｃ〜１８ｎｃにより構
成されたリードデータラッチ、１９ａ〜１９ｎはトライ
ステートバッファである。なお、センスアンプ１７ａ〜
１７ｎ、リードデータラッチ１８ａ〜１８ｎおよびトラ
イステートバッファ１９ａ〜１９ｎにより、読み出し電
圧判定部を構成する。また、３１ａ〜３１ｎは電源、３
２ａ〜３２ｎはテスタ２６から出力される書き込み開始
信号によりオンするトランジスタであり、書き込み開始
信号によりリードデータラッチ１８ａ〜１８ｎを初期化
するものであり、電源３１ａ〜３１ｎおよびトランジス
タ３２ａ〜３２ｎにより判定初期化回路を構成する。２
１はライトパルス発生部（書き込みパルス発生部）であ
る。その他の構成については、実施の形態１と同一なの
で重複する説明を省略する。
【００３８】次に動作について説明する。この実施の形
態５はｎビット対応にしたものであり、その特徴として
図１０に示すように、ライトバッファ１３ａ〜１３ｎ
に、リードデータラッチ１８ａ〜１８ｎから出力される
リードデータラッチ出力によりオフされるトランジスタ
３３ａ〜３３ｎを設けたものである。実施の形態１と同
様に、ライトバッファ１３ａ〜１３ｎからトランジスタ
メモリ７ａ〜７ｎに書き込みパルスを供給し、センスア
ンプ１７ａ〜１７ｎにより書き込みデータを読み出し可
能となれば、該当するリードデータラッチ１８ａ〜１８
ｎには“０”がラッチされる。このリードデータラッチ
１８ａ〜１８ｎの“０”のラッチに応じて、該当するト
ランジスタ３３ａ〜３３ｎのリードデータラッチ出力と
して“０”が出力されるので、該当するトランジスタ３
３ａ〜３３ｎはオフとなり、該当するライトバッファ１
３ａ〜１３ｎからのトランジスタメモリ７ａ〜７ｎへの
書き込みパルスは停止される。
【００３９】従って、従来技術では、製造のばらつきに
より、例えば図１７に示すような、トランジスタメモリ
７ａ，７ｂ相互に読み出し電圧の差ΔＶが生じてしまっ
たが、この実施の形態５では、センスアンプ１７ａ〜１
７ｎにより書き込みデータを読み出し可能となれば、そ
の読み出し可能となったトランジスタメモリ７ａ〜７ｎ
の書き込みパルスは停止されるので、製造のばらつきに
よる読み出し電圧の差ΔＶを低減することができる。特
に、フラッシュＥＥＰＲＯＭに適用した場合には、メモ
リ消去時のオーバーイレーズ防止のために必要な、メモ
リ消去前に行っている全領域書き込み後の読み出し電圧
のばらつきが低減されるため、メモリ消去後の読み出し
電圧のばらつきも低減できる。なお、ライトバッファ１
３ａ〜１３ｎを図１０に示した構成としたが、図１２に
示すように、アンド回路３４ａを設け、そのアンド回路
３４ａにリードデータラッチ出力、ライトデータラッチ
出力およびライトパルス発生部出力を入力するようにし
ても同様の効果が得られる。
【００４０】また、この実施の形態５では、その特徴と
して図１１に示すように、電源３１ａ〜３１ｎ、テスタ
２６から出力される書き込み開始信号によりオンするト
ランジスタ３２ａ〜３２ｎを設けたものであり、テスタ
２６から出力される書き込み開始信号によりリードデー
タラッチ１８ａ〜１８ｎを初期化することができる。即
ち、ライトバッファ１３ａ〜１３ｎからトランジスタメ
モリ７ａ〜７ｎに書き込みパルスを供給し、センスアン
プ１７ａ〜１７ｎにより書き込みデータを読み出し可能
となれば、該当するリードデータラッチ１８ａ〜１８ｎ
には“０”がラッチされ、該当するライトバッファ１３
ａ〜１３ｎからのトランジスタメモリ７ａ〜７ｎへの書
き込みパルスが停止され、このテスタ２６では、全トラ
ンジスタメモリ７ａ〜７ｎへの書き込みパルスが停止し
た時点で、次のアドレスでの書き込みを始める。
【００４１】ここで、テスタ２６から書き込み開始信号
をトランジスタ３２ａ〜３２ｎに“１”出力し、トラン
ジスタ３２ａ〜３２ｎをオンさせ、電源３１ａ〜３１ｎ
よりリードデータラッチ１８ａ〜１８ｎに電圧を供給し
て、それらリードデータラッチ１８ａ〜１８ｎを“０”
から“１”に初期化する。もしこの構成が無ければ、新
たなアドレスに応じたトランジスタメモリ７への書き込
みパルスの供給に移行しても、リードデータラッチ１８
が“０”のままであることから、新たなアドレスに応じ
たトランジスタメモリ７には、１回目の書き込みパルス
が供給されず、そのトランジスタメモリ７の読み出し電
圧が所定値を越える閾値ＶTHまで上昇したと判定したセ
ンスアンプ１７により、リードデータラッチ１８に
“１”を保持させ、従って、２回目から書き込みパルス
がトランジスタメモリ７に供給されることになるので、
１回の書き込みパルスの供給時間分の時間的損失が生じ
るが、この実施の形態５では、その時間的損失を防ぐこ
とができる。
【００４２】以上のように、この実施の形態５によれ
ば、実施の形態１の効果に加えて、センスアンプ１７ａ
〜１７ｎにより書き込みデータを読み出し可能となれ
ば、その読み出し可能となったトランジスタメモリ７ａ
〜７ｎから順に書き込みパルスは停止されるので、製造
のばらつきによる読み出し電圧の差ΔＶを低減すること
ができる。また、テスタ２６から出力される書き込み開
始信号によりリードデータラッチ１８ａ〜１８ｎを初期
化することができるので、新たなアドレスに応じたトラ
ンジスタメモリ７の書き込み時に生じる時間的損失を防
ぐことができる。
【００４３】実施の形態６．図１３はこの発明の実施の
形態６による半導体記憶装置の読み出し電圧制御装置を
示すブロック図であり、図において、１２ａはバッファ
１２ａａ，１２ａｂ，１２ａｃから構成されたライトデ
ータラッチ、３５ａは電源、３６ａはリードデータラッ
チ１８ａからリードデータラッチ出力として“０”が出
力された場合にオンするトランジスタである。なお、こ
の図１３はａ系統の構成について代表させて示したもの
であり、他のｂ〜ｎ系統の構成についても同様な構成を
有するものである。また、ライトバッファ１３ａの構成
は、上記実施の形態５では図１０または図１２に示した
構成であったが、この実施の形態６では、図２に示した
構成とする。
【００４４】次に動作について説明する。実施の形態５
と同様に、ライトバッファ１３ａ〜１３ｎからトランジ
スタメモリ７ａ〜７ｎに書き込みパルスを供給し、セン
スアンプ１７ａ〜１７ｎにより書き込みデータを読み出
し可能となれば、該当するリードデータラッチ１８ａ〜
１８ｎには“０”がラッチされる。このリードデータラ
ッチ１８ａ〜１８ｎの“０”のラッチに応じて、該当す
るトランジスタ３６ａ〜３６ｎのリードデータラッチ出
力として“０”が出力されるので、該当するトランジス
タ３６ａ〜３６ｎはオンとなり、該当する電源３５ａ〜
３５ｎよりライトデータラッチ１２ａ〜１２ｎに電圧が
供給されるので、ライトデータラッチ１２ａ〜１２ｎに
“１”が保持されて、該当するライトバッファ１３ａ〜
１３ｎへの出力を停止する。従って、実施の形態５と同
様な効果を奏する。
【００４５】以上のように、この実施の形態６によれ
ば、センスアンプ１７ａ〜１７ｎにより読み出し可能と
なれば、その読み出し可能となったトランジスタメモリ
７ａ〜７ｎから書き込みパルスは停止されるので、製造
のばらつきによる読み出し電圧の差ΔＶを低減すること
ができる。
【００４６】
【発明の効果】以上のように、請求項１記載の発明によ
れば、任意の波長の書き込みパルスを発生する書き込み
パルス発生部を備え、指定されたセルに、その書き込み
パルス発生部より発生された波長の書き込みパルスを供
給するように構成したので、従来より波長の短い書き込
みパルスを供給した場合は、複数のセル相互の読み出し
電圧のばらつきを低減することができ、ベークやバーン
インにおける加速試験実施時において、リテンション特
性の悪いセルを発見しやすくなり品質を向上させること
ができる効果がある。また、従来より少し長めの書き込
みパルスをセルに供給すれば、書き込み回数を減少させ
ることができ、判定時間を低減することができる効果が
ある。さらに、複数のパルス波長のうちの一つを従来の
ものと同一にしておけば、従来と同様に使用することが
できる効果がある。
【００４７】請求項２記載の発明によれば、任意の波長
の書き込みパルスを発生する書き込みパルス発生部と、
指定された複数のセルに、その書き込みパルス発生部よ
り発生された波長の書き込みパルスを供給する複数の書
き込みパルス供給部と、当該セルの電圧が読み出し可能
であると判定した場合に当該書き込みパルス供給部の書
き込みパルスを停止させる複数の読み出し電圧判定部と
を備えるように構成したので、従来より波長の短い書き
込みパルスを供給した場合は、複数のセル相互の読み出
し電圧のばらつきを低減することができ、ベークやバー
ンインにおける加速試験実施時において、リテンション
特性の悪いセルを発見しやすくなり品質を向上させるこ
とができる効果がある。また、従来より少し長めの書き
込みパルスをセルに供給すれば、書き込み回数を減少さ
せることができ、判定時間を低減することができる効果
がある。さらに、複数のパルス波長のうちの一つを従来
のものと同一にしておけば、従来と同様に使用すること
ができる効果がある。さらに、書き込みデータが読み出
し可能となれば、その書き込みデータの読み出し可能と
なったセルから書き込みパルスは停止されるので、製造
のばらつきによる読み出し電圧の差を低減することがで
きる効果がある。
【００４８】請求項３記載の発明によれば、全ての読み
出し電圧判定部により読み出し可能と判定されたことが
データ供給部により認識された後に、それら全ての読み
出し電圧判定部の判定を初期化する判定初期化回路を備
えるように構成したので、新たなアドレスに応じたセル
の書き込み時に生じる時間的損失を防ぐことができる効
果がある。
【００４９】請求項４記載の発明によれば、書き込みパ
ルス発生部に、パルス発生部から発生されたパルスを複
数の波長に分周する分周部と、データ供給部からのデー
タに応じてその分周部により分周された複数の波長のう
ちの１つを選択する第１の選択部とを備えるように構成
したので、データ供給部からのデータに応じて波長の長
短任意の書き込みパルスをセルに供給することができる
効果がある。
【００５０】請求項５記載の発明によれば、書き込みパ
ルス発生部に、パルス発生部から発生されたパルスを複
数の波長に分周する分周部と、第１の外部端子から入力
されたデータに応じてその分周部により分周された複数
の波長のうちの１つを選択する第２の選択部とを備える
ように構成したので、外部からのデータに応じて波長の
長短任意の書き込みパルスをセルに供給することができ
る効果がある。
【００５１】請求項６記載の発明によれば、第１または
第２の選択部に、波長可変なパルスを発生する可変パル
ス発生部と接続する第２の外部端子を備えるように構成
したので、第２の外部端子に可変パルス発生部を接続す
ることにより、セルに供給される波長を連続的に任意に
調整することができ、さらに、セル相互の読み出し電圧
にばらつきを低減したり、書き込み回数を減少させたり
することができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体記憶装
置の読み出し電圧制御装置を示すブロック図である。
【図２】 ライトバッファの詳細を示す回路図である。
【図３】 ライトパルス発生部の周辺の回路構成の詳細
を示すブロック図である。
【図４】 分周器から出力される波長を示すタイミング
チャートである。
【図５】 この発明の実施の形態１による半導体記憶装
置の読み出し電圧制御装置の動作を示すフローチャート
である。
【図６】 この発明の実施の形態２によるライトパルス
発生部の周辺の回路構成の詳細を示すブロック図であ
る。
【図７】 この発明の実施の形態３によるライトパルス
発生部の周辺の回路構成の詳細を示すブロック図であ
る。
【図８】 この発明の実施の形態４によるライトパルス
発生部の周辺の回路構成の詳細を示すブロック図であ
る。
【図９】 この発明の実施の形態５による半導体記憶装
置の読み出し電圧制御装置を示すブロック図である。
【図１０】 ライトバッファの詳細を示す回路図であ
る。
【図１１】 リードデータラッチの周辺の回路構成の詳
細を示すブロック図である。
【図１２】 ライトバッファの別の例の詳細を示す回路
図である。
【図１３】 この発明の実施の形態６によるライトデー
タラッチの周辺の回路構成の詳細を示すブロック図であ
る。
【図１４】 従来の半導体記憶装置の読み出し電圧制御
装置を示すブロック図である。
【図１５】 従来の半導体記憶装置の読み出し電圧制御
装置の動作を示すフローチャートである。
【図１６】 従来のトランジスタの読み出し電圧の上昇
を示す特性図である。
【図１７】 従来の複数のトランジスタ相互に読み出し
電圧の上昇に差を示す特性図である。
【符号の説明】
３ Ｘデコーダ、４ Ｙデコーダ、７ トランジスタメ
モリ（セル）、９ リングオシレータ（パルス発生
部）、１１，１１ａ〜１１ｎ トライステートバッファ
（書き込みパルス供給部）、１２，１２ａ〜１２ｎ ラ
イトデータラッチ（書き込みパルス供給部）、１３，１
３ａ〜１３ｎ ライトバッファ（書き込みパルス供給
部）、１７，１７ａ〜１７ｎ センスアンプ（読み出し
電圧判定部）、１８，１８ａ〜１８ｎ リードデータラ
ッチ（読み出し電圧判定部）、１９，１９ａ〜１９ｎ
トライステートバッファ（読み出し電圧判定部）、２１
ライトパルス発生部（書き込みパルス発生部）、２２
分周器（分周部）、２３ 選択回路（第１の選択部，
第２の選択部）、２４ ライトパルス選択レジスタ（第
１の選択部）、２５ デコード回路（第１の選択部，第
２の選択部）、２６ テスタ（データ供給部）、２７
外部端子（第２の外部端子）、２８ａ，２８ｂ 外部端
子（第１の外部端子）。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ＸデコーダおよびＹデコーダに接続され
    たメモリセルアレイと、任意の波長の書き込みパルスを
    発生する書き込みパルス発生部と、アドレス信号に応じ
    て上記ＸデコーダおよびＹデコーダにより指定された上
    記メモリセルアレイのセルに、データ信号に応じて上記
    書き込みパルス発生部より発生された波長の書き込みパ
    ルスを供給する書き込みパルス供給部と、上記指定され
    たセルの読み出し電圧が所定値を越え、読み出し可能で
    あるか判定する読み出し電圧判定部と、その読み出し電
    圧判定部により読み出し可能と判定された場合に、上記
    ＸデコーダおよびＹデコーダに新たなアドレス信号を供
    給すると共に、上記書き込みパルス供給部に新たなデー
    タ信号を供給するデータ供給部とを備えた半導体記憶装
    置の読み出し電圧制御装置。
  2. 【請求項２】 ＸデコーダおよびＹデコーダに接続され
    たメモリセルアレイと、任意の波長の書き込みパルスを
    発生する書き込みパルス発生部と、アドレス信号に応じ
    て上記ＸデコーダおよびＹデコーダにより指定された上
    記メモリセルアレイの複数のセルに、該当する複数のデ
    ータ信号に応じて上記書き込みパルス発生部より発生さ
    れた波長の書き込みパルスを供給する複数の書き込みパ
    ルス供給部と、上記指定された複数のセルのうち当該セ
    ルの読み出し電圧が所定値を越え、読み出し可能である
    と判定した場合に上記複数の書き込みパルス供給部のう
    ち当該書き込みパルス供給部の書き込みパルスを停止さ
    せる複数の読み出し電圧判定部と、それら全ての読み出
    し電圧判定部により読み出し可能と判定された場合に、
    上記ＸデコーダおよびＹデコーダに新たなアドレス信号
    を供給すると共に、上記複数の書き込みパルス供給部に
    各々新たなデータ信号を供給するデータ供給部とを備え
    た半導体記憶装置の読み出し電圧制御装置。
  3. 【請求項３】 全ての読み出し電圧判定部により読み出
    し可能と判定されたことがデータ供給部により認識され
    た後に、それら全ての読み出し電圧判定部の判定を初期
    化する判定初期化回路を備えたことを特徴とする請求項
    １または請求項２記載の半導体記憶装置の読み出し電圧
    制御装置。
  4. 【請求項４】 書き込みパルス発生部は、パルスを発生
    するパルス発生部と、そのパルス発生部から発生された
    パルスを複数の波長に分周する分周部と、データ供給部
    からのデータに応じて上記分周部により分周された複数
    の波長のうちの１つを選択する第１の選択部とを備えた
    ことを特徴とする請求項１から請求項３のうちのいずれ
    か１項記載の半導体記憶装置の読み出し電圧制御装置。
  5. 【請求項５】 書き込みパルス発生部は、パルスを発生
    するパルス発生部と、そのパルス発生部から発生された
    パルスを複数の波長に分周する分周部と、第１の外部端
    子から入力されたデータに応じて上記分周部により分周
    された複数の波長のうちの１つを選択する第２の選択部
    とを備えたことを特徴とする請求項１から請求項３のう
    ちのいずれか１項記載の半導体記憶装置の読み出し電圧
    制御装置。
  6. 【請求項６】 第１または第２の選択部は、波長可変な
    パルスを発生する可変パルス発生部と接続する第２の外
    部端子を備えたことを特徴とする請求項４または請求項
    ５記載の半導体記憶装置の読み出し電圧制御装置。
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