JPH0643220A

JPH0643220A - 半導体集積回路装置

Info

Publication number: JPH0643220A
Application number: JP4196646A
Authority: JP
Inventors: Keiichi Higeta; 恵一日下田; Sohei Omori; 荘平大森; Yasuhiro Fujimura; 康弘藤村; Etsuko Iwamoto; 恵津子岩本; Akihisa Uchida; 明久内田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-07-23
Filing date: 1992-07-23
Publication date: 1994-02-18
Also published as: KR940002988A; US5351211A

Abstract

(57)【要約】【構成】遅延時間を測定したい対象回路の入力側と出
力側に各々ラッチ回路と、外部から供給されたタイミン
グ信号もしくは内部で発生されたタイミング信号を、外
部からの指示により任意に遅延させることが可能な可変
遅延回路とを設け、上記タイミング信号とそれを可変遅
延回路で遅延させた信号を上記各ラッチ回路にクロック
信号として供給させるようにするとともに、上記可変遅
延回路を通った信号を入力側に帰還させて発振回路を構
成し、この発振回路の発振信号を外部へ出力可能に構成
した。【効果】１つのタイミング信号に基づいて所望の時間
だけ遅延された信号が半導体集積回路装置内部で自動的
に生成されるため、そのような信号を外部で形成して供
給する場合に比べて試験装置の負担を軽減することがで
きるとともに、発振回路からの発振信号の周波数を外部
で測定するだけでタイミング信号の遅延時間を知ること
ができるため、遅延時間を直接測定する場合に比べて高
精度の測定装置が不要となり、試験装置のコストを下げ
ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路技術さ
らには半導体集積回路の遅延時間の検査方式に適用して
特に有効な技術に関し、例えばメモリや論理回路を内蔵
した半導体集積回路に利用して有効な技術に関する。

【０００２】

【従来の技術】従来、半導体集積回路装置内の回路の遅
延時間等を測定してチップを評価する場合、テストのた
めのタイミング信号をチップの外部の試験装置（テス
タ）等で発生して半導体集積回路装置に与えるようにし
ていた。しかしながら、半導体集積回路装置をテストす
るためのタイミング信号をすべて外部の試験装置で発生
させるようにすると、試験装置の負担が大きくなりコス
トが高くなる。また、半導体集積回路装置は温度等の条
件によって内部素子の特性が変化するため、外部の試験
装置で一義的に発生したタイミング信号によりテストを
行なうと、誤診断するおそれがある。

【０００３】そこで、例えば半導体集積回路装置内部の
メモリアレイがタイミングの仕様に適合しているかどう
かの判定を正確に行なえ、また試験装置の負担を軽くで
きるようにするため、チップ内部にテストのためのタイ
ミング信号を発生するテストタイミング発生回路を内蔵
させるようにした発明が提案されている（特開昭６０−
２４５２７５号公報）。

【０００４】

【発明が解決しようとする課題】上記のように、半導体
集積回路装置内にテストタイミング発生回路を内蔵させ
るようにした場合、テストタイミング発生回路で発生さ
れるテストタイミング信号もプロセスのばらつきや使用
条件の影響を受けるため、発生された信号のタイミング
を外部の試験装置で測定する必要がある。

【０００５】しかしながら、近年、半導体技術の発展に
伴い回路の遅延時間がますます短くなってきているた
め、回路の遅延時間を測定するための装置も高精度のも
のが要求される。ところが、最先端のプロセス技術を駆
使して製造される高速の新製品に対し、それを評価する
試験装置はそれよりも古い技術により製造された低速の
半導体装置を使用して構成される。そのため、試験装置
に要求される精度が、被試験対象に比べて充分でないこ
とがある。その結果、従来の半導体集積回路装置は、実
際に使用して始めて不良品であると分かることがあっ
た。

【０００６】また、通常、半導体集積回路装置の試験
は、切断前のウェハ状態でプローバを使用して行なうこ
とが多い。ところが、プロービングテストは、半導体集
積回路装置をパッケージに組み立ててから行なうテスト
に比べて、半導体集積回路装置から測定装置までの配線
が長くそれにより大きなインピーダンスが入るため、テ
ストタイミングの測定精度が低くなる。そのため、パッ
ケージに組み立ててからの試験により始めて不良品であ
ると分かることもある。その結果、本来必要としないパ
ッケージへの組立て作業が行なわれてしまうので、無駄
なコストが多くなるという問題点がある。

【０００７】この発明の目的は、高精度の測定装置や試
験装置を用いることなく、プロービングテストで半導体
集積回路装置内部の回路の遅延時間を高精度に測定でき
るようにし、これによって試験装置のコストおよび半導
体集積回路装置の単価を下げることが可能な半導体集積
回路技術を提供することにある。

【０００８】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１０】すなわち、遅延時間を検査したいメモリ回
路などの被検査回路の入力側および出力側とに各々ラッ
チ回路を設け、かつ外部から供給されたテストタイミン
グ信号もしくは内部で発生されたテストタイミング信号
Ｔ１を、外部からの指示により任意に遅延させることが
可能な可変遅延回路を設け、上記テストタイミング信号
Ｔ１とそれを可変遅延回路で遅延させた遅延タイミング
信号Ｔ１’を上記各ラッチ回路にクロック信号として供
給させるようにする。さらに、上記可変遅延回路の出力
信号Ｔ１’を該可変遅延回路の入力端子に帰還させる経
路を設けて発振回路を構成し、この発振回路の発振信号
を外部へ出力可能に構成したものである。

【００１１】

【作用】上記した手段によれば、１つのテストタイミン
グ信号Ｔ１に対して所望の時間だけ遅延された遅延タイ
ミング信号Ｔ１’が半導体集積回路装置内部に設けられ
た可変遅延回路によって自動的に生成されるため、遅延
タイミング信号を外部で形成して供給する場合に比べて
試験装置の負担を軽減することができる。また、上記可
変遅延回路によって構成された発振回路からの発振信号
が外部へ出力可能とされているので、その周波数を外部
の試験装置で測定するだけでテストタイミング信号Ｔ１
とこのタイミング信号に対して遅延された遅延タイミン
グ信号Ｔ１’との間の遅延時間を知ることができるた
め、遅延時間すなわち上記可変遅延回路に設定されてい
る遅延時間を直接測定する場合に比べて高精度の測定装
置が不要となり、試験装置のコストを下げることができ
る。

【００１２】また、プロービングテストで半導体集積回
路装置内部のメモリ回路や論理回路などの遅延時間を高
精度に測定できるため、パッケージに組み立ててからの
試験を実施することなく、半導体集積回路装置が良品で
あるか不良品であるかを知ることができる。これによっ
て、無駄なパッケージへの組立てを減らすことができる
ので、半導体集積回路装置の単価を下げることが可能に
なる。

【００１３】

【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。

【００１４】図１は本発明を、メモリを内蔵した半導体
集積回路装置１に適用した場合の一実施例を示す。同図
に一点鎖線で示されている上記半導体集積回路装置１
は、単結晶シリコンのような１個の半導体基板上に集積
されて形成されている。なお、同図には、半導体集積回
路装置１のテストに関連する部分のみ図示され、テスト
に関連しない他の回路は省略されている。

【００１５】図１において、１０はメモリアレイとアド
レスデコーダと読出し／書込み回路とからなる被検査回
路としてのメモリ部で、このメモリ部１０の入力側（Ａ
ｉｎ）にアドレス信号Ａを取り込んで保持するアドレス
ラッチ回路１１が設けられている。また、メモリ部１０
の出力側（Ｏ）には、メモリアレイから読み出されたデ
ータ信号Ｄoutを取り込んで保持するテスト用出力ラッ
チ回路１２が設けられている。

【００１６】この実施例では、外部のテスタ３で発生さ
れたテストタイミング信号Ｔ１は外部入力端子３１に供
給され、バッファＢ１およびクロック分配回路ＣＤ１を
介して上記ラッチ回路１１のクロック端子に入力され
る。上記ラッチ回路１１は、供給されたテストタイミン
グ信号Ｔ１に同期してラッチ回路１１がアドレス信号Ａ
をその内部に取り込んで保持するように構成されてい
る。

【００１７】上記クロック分配回路ＣＤ１は、複数ビッ
トのアドレス信号Ａの各ビットに対応して設けられてい
る複数のラッチ回路１１にテストタイミング信号Ｔ１を
分配して供給する。また、上記テストタイミング信号Ｔ
１は選択回路Ｓ２を介して可変遅延回路ＶＤに供給され
る。可変遅延回路ＶＤによって上記テストタイミング信
号Ｔ１に対してΔｔ時間だけ遅延された遅延タイミング
信号Ｔ１’が形成される。この遅延タイミング信号Ｔ
１’は選択回路Ｓ３およびクロック分配回路ＣＤ３を介
して、メモリ１０の出力側に設けられたラッチ回路１２
に供給される。

【００１８】上記クロック分配回路ＣＤ３は、複数ビッ
トの読出しデータ信号（Ｄout）の各ビットに対応して
設けられている複数のラッチ回路１２にテストタイミン
グ信号Ｔ１’を分配して供給する。ラッチ回路１２にラ
ッチされたデータは、外部出力端子ＫＯからテスタ３に
出力されるように構成されている。

【００１９】図１の半導体集積回路装置において、遅延
時間Δｔは、選択回路Ｓ２の遅延時間ｔpdS2と可変遅延
回路ＶＤの遅延時間ｔpdVDと選択回路Ｓ３の遅延時間ｔ
pdS3とクロック分配回路ＣＤ１のｔpdCD1の合計の遅延
時間(ｔpdS2＋ｔpdVD＋ｔpdS3＋ｔpdCD1）からクロック
分配回路ＣＤ３のｔpdCD3を引いた時間となる。ここ
で、ｔpdCD1＝ｔpdCD3とし、ｔpdS2およびｔpdS3がｔpd
VDに対して充分に小さいとき、ΔｔはほぼｔpdVDと等し
くなる。したがって、テストタイミング信号Ｔ１によっ
てラッチ回路１１にアドレス信号Ａを取り込むことによ
りメモリ１０がアクセスされたとき、メモリ１０のアク
セス時間が遅延時間Δｔよりも小さい場合にのみ正しい
読出しデータＤoutがラッチ回路１２にラッチされる。

【００２０】なお、上記選択回路Ｓ２はテスタ３から外
部入力端子３４に入力される選択信号ＤＭＣによって切
り換えられる。また、可変遅延回路ＶＤは、テスタ３か
ら外部入力端子３５に入力される複数ビットの制御信号
ＴＳＴによってその遅延時間が変更可能にされている。

【００２１】一方、可変遅延回路ＶＤの出力信号は、選
択信号ＤＭＣによって上記選択回路Ｓ２を切り換えるこ
とにより、インバータＩＮＶによって反転された信号が
可変遅延回路ＶＤの入力側に帰還され、リングオシレー
タのような発振回路が構成されるようになっている。こ
のリングオシレータの発振周波数は、インバータＩＮＶ
の遅延時間をｔpdINVとすると、（ｔpdS2＋ｔpdVD＋ｔp
dINV）-¹となる。そして、ｔpdS2とｔpdINVがｔpdVDに
対して充分に小さい場合、リングオシレータの発振周波
数はｔpdINV-¹となる。したがって、リングオシレータ
の発振周波数を測定することによって、ｔpdVDを知るこ
とができる。

【００２２】図１において、可変遅延回路ＶＤを含むリ
ングオシレータの発振信号は、特に制限されないが、分
周回路ＤＩＶによって例えば２分周されてその周波数が
低下された後、出力端子ＤＭから外部へ出力される。こ
の出力端子ＤＭから出力される発振信号の周波数を外部
のテスタ３で測定することで、可変遅延回路ＶＤによっ
て作られるテストタイミング信号Ｔ１とその遅延信号Ｔ
１’の時間差すなわち遅延時間Δｔ（図２参照）を高精
度に知ることができる。

【００２３】このように、テスタ３に供給される発振信
号の周波数を低下させることで、高速なメモリのアドレ
スアクセスタイムを、低速な半導体集積回路装置で構成
されたテスタで簡単に測定することが可能となる。従っ
て、制御信号ＴＳＴによって可変遅延回路ＶＤの遅延時
間を調整し、メモリ部１０の出力が正しくラッチ回路１
２にラッチされたときの可変遅延回路ＶＤの遅延時間Δ
ｔを測定することにより、メモリ１０のアドレスアクセ
ス時間としての遅延時間を高精度に測定できる。また、
メモリ１０の最大アクセス時間に一致するように可変遅
延回路ＶＤの遅延時間Δｔを調整しておいて、メモリ部
１０のデータが正しくラッチ回路１２にラッチされたか
否かテスタ３で検査することによって、半導体集積回路
装置の良品および不良品の判定を行なうことができる。

【００２４】さらに、この実施例では、外部入力端子３
６から入力されたテストタイミング信号Ｔ３がバッファ
Ｂ３、選択回路Ｓ３およびクロック分配回路ＣＤ３を介
して、出力側のラッチ回路１２に供給可能にされてい
る。上記選択回路Ｓ３は、テスタ３から外部入力端子３
７に入力される選択信号ＴＳＧによって切り換えられ、
可変遅延回路ＶＤで遅延された信号Ｔ１’または外部入
力端子３６から入力されたテストタイミング信号Ｔ３の
いずれか一方がラッチ回路１２に伝えるように構成され
ている。この外部入力端子３６があることにより、通常
動作の際に外部から制御用クロックを入れたり、テスト
モードの際に上記可変遅延回路ＶＤでの最大遅延時間以
上遅れたテストタイミング信号Ｔ３を入れてテストする
ようなことが可能となる。

【００２５】図３はメモリ部１０とロジック部２０とを
有する半導体集積回路装置１に本発明を適用した場合の
一実施例を示す。なお、図３に示されている半導体集積
回路装置１は、図１に示されている半導体集積回路装置
と同様に単結晶シリコンのような１個の半導体基板上に
集積されて形成される。また、テスト時には、図１に示
されているのと同様にテスタ３に接続される。図３にお
いて、図１に示されている符号と同一の符号が付されて
いる部分は、同一の部分を示している。

【００２６】図３において、２０はロジック部で、この
ロジック部２０の入力側に入力データ信号Ｄｉｎを取り
込んで保持するラッチ回路１３が、またロジック部２０
の出力側に出力データ信号を取り込んで保持するラッチ
回路１４が設けられている。

【００２７】この実施例では、テスタ３から外部入力端
子３１に入力されたテストタイミング信号Ｔ１がバッフ
ァＢ１およびクロック分配回路ＣＤ１を介して上記ラッ
チ回路１１のクロック端子に供給される。また、テスタ
から外部入力端子３２に入力されたテストタイミング信
号Ｔ２が上記ラッチ回路１３のクロック端子にバッファ
Ｂ２およびクロック分配回路ＣＤ２を介して供給され
る。テストタイミング信号Ｔ１，Ｔ２に同期して、ラッ
チ回路１１，１３は入力信号をそれぞれ取り込んで保持
するように構成されている。

【００２８】また、上記テストタイミング信号Ｔ１また
はＴ２は選択回路Ｓ１，Ｓ２を介して可変遅延回路ＶＤ
に供給され、この可変遅延回路ＶＤによって遅延された
遅延タイミング信号Ｔ１’またはＴ２’が選択回路Ｓ３
およびクロック分配回路ＣＤ３を介して、出力側のラッ
チ回路１２，１４に供給されるように構成されている。
上記選択回路Ｓ１はテスタ３から外部入力端子３３に入
力される選択信号ＲＡＭＰＳおよびＤＭＣによって切り
換えられて、テストタイミング信号Ｔ１またはＴ２のい
ずれか一方が可変遅延回路ＶＤに伝えられる。

【００２９】テストタイミング信号Ｔ１によって、メモ
リ部１０をテストするように選択回路Ｓ３の切換えが行
なわれた場合、テストタイミング信号Ｔ１によってラッ
チ回路１１にアドレス信号Ａを取り込むことによりメモ
リ１０がアクセスされたとき、メモリ１０のアクセス時
間が遅延時間Δｔよりも小さい場合にのみ正しい読出し
データＤoutがラッチ回路１２にラッチされる。従っ
て、制御信号ＴＳＴによって可変遅延回路ＶＤの遅延時
間を調整し、メモリ部１０の出力が正しくラッチ回路１
２にラッチされたときの可変遅延回路ＶＤの遅延時間Δ
ｔを測定することにより、メモリ１０のアドレスアクセ
ス時間としての遅延時間を高精度に測定できる。また、
メモリ１０の最大アクセス時間に一致するように可変遅
延回路ＶＤの遅延時間Δｔを調整しておいて、メモリ部
１０のデータが正しくラッチ回路１２にラッチされたか
否かテスタ３で検査することによって、半導体集積回路
装置の良品および不良品の判定を行なうことができる。

【００３０】テストタイミング信号Ｔ２によって、ロジ
ック部２０をテストするように選択回路Ｓ３の切換えが
行なわれた場合、テストタイミング信号Ｔ２によってラ
ッチ回路１３に入力データＤinが取り込まれてロジック
部２０が動作されたとき、ロジック部２０での信号の遅
延が、可変遅延回路ＶＤに設定された遅延時間Δｔより
も小さい場合にのみ正しい出力データＤoutがラッチ回
路１４にラッチされる。従って、制御信号ＴＳＴによっ
て可変遅延回路ＶＤの遅延時間を調整し、ロジック部２
０の出力が正しくラッチ回路１４にラッチされたときの
可変遅延回路ＶＤの遅延時間Δｔを、可変遅延回路ＶＤ
からなるリングオシレータの発振周波数から測定するこ
とにより、ロジック部２０の遅延時間を高精度に知るこ
とができる。また、ロジック部２０の最大許容遅延時間
に一致するように可変遅延回路ＶＤの遅延時間Δｔを調
整しておいて、ロジック部２０のデータが正しくラッチ
回路１４にラッチされたか否かテスタ３で検査すること
によって、半導体集積回路装置の良品および不良品の判
定を行なうことができる。

【００３１】なお、この実施例では、メモリ部１０の遅
延時間測定のときの出力データとロジック部２０の遅延
時間測定のときの出力データとを、同一の外部出力端子
ＫＯで監視できるようにするため、ラッチ回路１３，１
４の出力端子と外部出力端子ＫＯとの間に選択回路Ｓ４
が設けられている。また、選択回路Ｓ５は、上記被検査
回路（１０，２０）の他にも遅延時間を測定したいメモ
リもしくはロジック部があり、かつそれらに対応して別
の可変遅延回路（ＶＤ）と発振回路が設けられている場
合に、同一の端子ＤＭを使って各発振回路の発振周波数
を測定できるようにするための選択回路である。

【００３２】図４には、図１に示されている実施例の変
形例として他の実施例が示されている。この実施例は、
メモリ部１０の後段に例えばエラーチェック回路のよう
なロジック部２０が接続されている半導体集積回路装置
１において、両方の回路１０，２０を被検査回路とし
て、それらの回路における遅延を一括して測定するよう
にしたものである。図１に示されている実施例において
は、可変遅延回路ＶＤの出力信号がそのまま選択回路Ｓ
２を介して可変遅延回路ＶＤの入力端子に帰還されてい
るが、図４の実施例では、可変遅延回路ＶＤの出力信号
が選択回路Ｓ３および選択回路Ｓ２を介して、可変遅延
回路ＶＤの入力端子に帰還させるようにして、リングオ
シレータが構成されている。

【００３３】この実施例においては、テストタイミング
信号Ｔ１とその遅延信号Ｔ１’との時間差Δｔを選択回
路Ｓ３の遅延時間を含んだ形でより正確に測定すること
ができる。

【００３４】図５には同一のチップ内に複数個のＲＡＭ
（ランダム・アクセス・メモリ）が内蔵されている半導
体集積回路装置１に本発明を適用した場合の一実施例が
示されている。この実施例では、４個のＲＡＭ４１，４
２，４３，４４に対して１個の可変遅延回路ＶＤが設け
られている。各ＲＡＭ４１，４２，４３，４４内には、
アドレスラッチ用のフリップフロップ１１とデータラッ
チ用のフリップフロップ１２がそれぞれ設けられてい
る。

【００３５】ＲＡＭの遅延時間を検査するため上記フリ
ップフロップ１１と１２に供給されるテストタイミング
信号を発生するクロック制御回路５０は、図１に示され
ている実施例とほぼ同一である。すなわち、外部からの
テストタイミング信号Ｔ１，Ｔ３用のバッファＢ１，Ｂ
３と、選択回路Ｓ２，Ｓ３と、可変遅延回路ＶＤと、ク
ロック分配回路ＣＤ１，ＣＤ３とを備えている。図面の
都合上、各ＲＡＭ４１，４２，４３，４４内のメモリア
レイは図示を省略してある。

【００３６】図５の実施例と図１の実施例と異なる点
は、可変遅延回路ＶＤによって構成されるリングオシレ
ータのような発振回路の発振信号を分周する分周回路Ｄ
ＩＶの代わりに、バッファＢ５を設け、そのままの周波
数で出力するようにしている点と、クロック分配回路Ｃ
Ｄ１，ＣＤ３の後段に各ＲＡＭ４１，４２，４３，４４
内のフリップフロップ１１と１２に対してそれぞれクロ
ックを供給するクロックバッファ群ＣＡ１，ＣＡ２，Ｃ
Ａ３，ＣＡ４が設けられている点と、バッファＢ１，Ｂ
３およびクロック分配回路ＣＤ１，ＣＤ３がＥＣＬ回路
のような差動型回路で構成されている点である。この実
施例では、可変遅延回路ＶＤを差動型回路で構成し、そ
の差動出力を配線で逆に入れ替えて入力側に戻すことに
より、例えば図１に示されている帰還用のインバータＩ
ＮＶが省略できる。従って、クロック制御回路５０の回
路素子数が低減される。

【００３７】この実施例では、４個のＲＡＭ４１〜４４
に対してクロック制御回路５０を共通にしたことによ
り、各ＲＡＭごとにクロック制御回路５０を設ける方式
に比べて、クロック制御回路５０の占有面積および外部
端子数（ＤＭＣ，ＴＳＴ，ＤＭ，ＴＳＧ）を低減するこ
とができる。また、上記クロック分配回路ＣＤ１，ＣＤ
３からクロックバッファ群ＣＡ１，ＣＡ２，ＣＡ３，Ｃ
Ａ４までのクロック供給配線の長さが同一となるように
設計することにより、各ＲＡＭとクロック制御回路５０
との間に設けられるクロック供給配線の寄生容量による
遅延時間をほぼ各ＲＡＭに対して同一することができ
る。、これによって、各ＲＡＭ４１，４２，４３，４４
のアクセス時間が同一の精度で検査することができる。

【００３８】例えば、半導体基板（チップ）のレイアウ
トパターンにおいて、図１３に示すように、クロック制
御回路ＣＫＣをチップの中央（チップの横の長さをｘ、
縦の長さをｙとしたとき、チップの端からそれぞれｘ／
２，ｙ／２の距離にある位置）に配置するようにすれ
ば、クロック分配回路ＣＤ１，ＣＤ３からクロックバッ
ファ群ＣＡ１，ＣＡ２，ＣＡ３，ＣＡ４までの配線の長
さが同一となるように設計することが容易となる。な
お、チップ上の複数のＲＡＭ４１〜４４をすべて同時に
検査したいような場合には、各ＲＡＭごとにクロック制
御回路ＣＫＣを設けるようにしてもよいことは勿論であ
る。

【００３９】図６には、図１〜図５に示されている可変
遅延回路ＶＤの一例が示されている。この可変遅延回路
ＶＤは、特に制限されないが、７個の遅延回路ＤＬＹ１
〜ＤＬＹ７と２個の選択回路ＳＥＬ１，ＳＥＬ２とによ
って構成され、選択回路ＳＥＬ１の前段に遅延回路ＤＬ
Ｙ１〜ＤＬＹ４が設けられ、選択回路ＳＥＬ１とＳＥＬ
２との間に遅延回路ＤＬＹ５〜ＤＬＹ７が設けられてい
る。選択回路ＳＥＬ１とＳＥＬ２は、図１〜図５に示さ
れている制御信号ＴＳＴに相当する制御信号ＤＣ１〜Ｄ
Ｃ４およびＤＣ５〜ＤＣ８によって、その選択動作を制
御され、４つの入力信号のうち一つを選択して選択回路
ＳＥＬ１の出力端子Ｏに通過させるように構成される。

【００４０】同図に示されるように、遅延回路ＤＬＹ１
〜ＤＬＹ４は直列に接続される。入力されたタイミング
信号ＩＮは遅延回路ＤＬＹ１によって遅延されて前段の
選択回路ＳＥＬ１の入力端子ＩＮ１に供給される。同様
に、タイミング信号ＩＮは、遅延回路ＤＬＹ１，ＤＬＹ
２によって遅延されて選択回路ＳＥＬ１の入力端子ＩＮ
２に供給される。さらに、タイミング信号ＩＮは、遅延
回路ＤＬＹ１〜ＤＬＹ３によって遅延されて選択回路Ｓ
ＥＬ１の入力端子ＩＮ３に供給される。さらにまた、タ
イミング信号ＩＮは、遅延回路ＤＬＹ１〜ＤＬＹ４によ
って遅延されて選択回路ＳＥＬ１の入力端子ＩＮ４に供
給される。

【００４１】遅延回路ＤＬＹ５〜ＤＬＹ７も同様に直列
に接続され、前段の選択回路ＳＥＬ１から出力された遅
延タイミング信号ＤＴＳが後段の選択回路ＳＥＬ２の入
力端子ＩＮ１に供給される。また、遅延タイミング信号
ＤＴＳは遅延回路ＤＬＹ５によって遅延されて選択回路
ＳＥＬ２の入力端子ＩＮ２に供給される。さらに、遅延
タイミング信号ＤＴＳは遅延回路ＤＬＹ５，ＤＬＹ６に
よって遅延されて選択回路ＳＥＬ２の入力端子ＩＮ３に
供給される。さらにまた、遅延タイミング信号ＤＴＳは
遅延回路ＤＬＹ５〜ＤＬＹ７によって遅延されて選択回
路ＳＥＬ２の入力端子ＩＮ４に供給される。

【００４２】上記遅延回路ＤＬＹ１〜ＤＬＹ７におい
て、ＤＬＹ２〜ＤＬＹ４のそれぞれはＤＬＹ１によって
発生される遅延時間ｔpd1と異なる例えば長い遅延時間
ｔpd2（ｔpd2＞ｔpd1）を発生するように形成され、Ｄ
ＬＹ５〜ＤＬＹ７のそれぞれは上記遅延時間ｔpd2より
も短い遅延時間ｔpd4（例えばｔpd4＝ｔpd2／４）を持
つように形成されている。すなわち、遅延回路ＤＬＹ１
〜ＤＬＹ７の遅延時間は重み付けされて形成されてい
る。これによって、少ない遅延回路で表１に示すような
１６通りの遅延時間が多段階的に得られる。なお、表１
中のｔpd3とｔpd5は、それぞれ選択回路ＳＥＬ１とＳＥ
Ｌ２の遅延時間と対応するとみなされる。

【００４３】

【表１】

【００４４】なお、上記制御信号ＤＣ１〜ＤＣ４および
ＤＣ５〜ＤＣ８は、前述した制御信号ＴＳＴに相当す
る。ただし、制御信号ＤＣ１〜ＤＣ８の入力用に８本の
端子を割り当てる代わりに、外部入力端子３５と可変遅
延回路ＶＤとの間にシフトレジスタとデコーダを設け、
１本の外部入力端子３５からシフトレジスタに所望の制
御データをシリアルに入力し、それをデコーダによって
デコードすることにより、上記制御信号ＤＣ１〜ＤＣ８
を形成するようにしても良い。この場合、テスト用の外
部端子数が低減される。

【００４５】図７および図８には、図６に示された上記
可変遅延回路ＶＤを構成する遅延回路ＤＬＹ１〜ＤＬＹ
７の具体的な回路構成例が示されている。また、図９に
は図６に示された選択回路ＳＥＬ１とＳＥＬ２の具体的
な回路構成例が示されている。特に制限されないが、図
７〜図９にはバイポーラトランジスタで構成された差動
回路が一例として示されているが、ＭＯＳＦＥＴや抵抗
素子および容量素子を用いて構成できることは言うまで
もない。

【００４６】図７に示す遅延回路は、ＥＣＬ（エミッタ
・カップルド・ロジック）回路を変形した差動型遅延回
路である。この遅延回路は、カレントスイッチ部ＣＳと
エミッタフォロワ部ＥＦ１，ＥＦ２を含む。上記カレン
トスイッチ部ＣＳは、入力差動トランジスタＱ２０，Ｑ
２１とトランジスタＱ２０，Ｑ２１のコレクタと接地電
位のような第１の電源電圧ＶＣＣとの間に結合されたコ
レクタ抵抗Ｒ２１，Ｒ２２、上記トランジスタＱ２０，
Ｑ２１の共通エミッタ端子に接続された定電流用トラン
ジスタＱ２２およびそのエミッタ抵抗Ｒ２３とを含む。
そして、上記トランジスタＱ２０，Ｑ２１のベース端子
には差動入力信号ＰＩ，ＮＩが供給され、トランジスタ
Ｑ２２のベース端子には定電圧ＶＣＳＴが供給され、定
電流源として動作する。

【００４７】エミッタフォロワ部ＥＦ１，ＥＦ２は、エ
ミッタフォロワ出力トランジスタＱ２５，Ｑ２６とトラ
ンジスタＱ２５，Ｑ２６のエミッタ端子に接続された定
電流用トランジスタＱ２７，Ｑ２８と、トランジスタＱ
２７，Ｑ２８のエミッタ端子と負電位のような第２電源
電圧ＶＥＥとの間に接続されたエミッタ抵抗Ｒ２４，Ｒ
２５とを含む。そして、出力トランジスタＱ２５，Ｑ２
６のベース端子に上記カレントスイッチＣＳを構成する
差動トランジスタＱ２０，Ｑ２１の各コレクタ電圧が供
給され、トランジスタＱ２５，Ｑ２６のエミッタ端子か
ら出力信号ＰＯ，ＮＯが出力されるように構成されてい
る。また、トランジスタＱ２７，Ｑ２８のベース端子に
は定電圧ＶＣＳＴが供給され、定電流源として動作す
る。

【００４８】さらに、カレントスイッチＣＳを構成する
差動トランジスタＱ２０，Ｑ２１の各コレクタ端子と、
エミッタフォロワＥＦ１，ＥＦ２の出力トランジスタＱ
２５，Ｑ２６のベース端子との間に設けられた信号配線
Ｌ１，Ｌ２の途中に、バイポーラトランジスタのベース
容量を利用した容量素子Ｑ２３，Ｑ２４が接続される。
このバイポーラトランジスタＱ２３，Ｑ２４は遅延素子
とされ、その大きさもしくは数を変えることにより、異
なる遅延時間を持つ遅延回路を得ることができる。

【００４９】図８に示す遅延回路は、シングル出力のＥ
ＣＬ回路を２段直列に接続した遅延回路の例である。前
段のＥＣＬ回路Ｇ１は、カレントスイッチ部ＣＳ１とエ
ミッタフォロワ部ＥＦ１を含む。上記カレントスイッチ
部ＣＳ１は、入力差動トランジスタＱ５０とトランジス
タＱ５０のコレクタと第１の電源電圧ＶＣＣとの間に結
合されたコレクタ抵抗Ｒ５１、上記トランジスタＱ５
０，Ｑ５１の共通エミッタ端子に接続された定電流用ト
ランジスタＱ５２およびそのエミッタ抵抗Ｒ５２とを含
む。トランジスタＱ５０のコレクタは第１の電源電圧Ｖ
ＣＣに直接接続されている。

【００５０】そして、上記トランジスタＱ５０のベース
端子には入力信号ＩＮが供給され、トランジスタＱ５１
のベース端子には、ロジックスレッショールドとして第
１電源電圧と第２電源電圧の中間の参照電圧ＶＢＢが供
給される。トランジスタＱ５２のベース端子には定電圧
ＶＣＳＴが供給され、定電流源として動作する。

【００５１】エミッタフォロワ部ＥＦ１は、エミッタフ
ォロワ出力トランジスタＱ５４とトランジスタＱ５４の
エミッタ端子に接続された定電流用トランジスタＱ５５
と、トランジスタＱ５５のエミッタ端子と負電位のよう
な第２電源電圧ＶＥＥとの間に接続されたエミッタ抵抗
Ｒ５３とを含む。そして、出力トランジスタＱ５４のベ
ース端子に上記カレントスイッチＣＳ１を構成する差動
トランジスタＱ５０のコレクタ電圧が供給され、トラン
ジスタＱ５４のエミッタ端子から次段のＥＣＬ回路Ｇ２
の出力信号が出力されるように構成されている。

【００５２】また、トランジスタＱ５５のベース端子に
は定電圧ＶＣＳＴが供給され、定電流源として動作す
る。カレントスイッチ部ＣＳ１とエミッタフォロワＥＦ
１とを結ぶ配線Ｌ３の途中にバイポーラトランジスタの
ベース容量を利用した容量素子Ｑ５３が、遅延素子とし
て接続されている。

【００５３】後段のＥＣＬ回路Ｇ２は、カレントスイッ
チ部ＣＳ２とエミッタフォロワ部ＥＦ２を含む。上記カ
レントスイッチ部ＣＳ２は、入力差動トランジスタＱ５
６とトランジスタＱ５６のコレクタと第１の電源電圧Ｖ
ＣＣとの間に結合されたコレクタ抵抗Ｒ５４、上記トラ
ンジスタＱ５６，Ｑ５７の共通エミッタ端子に接続され
た定電流用トランジスタＱ５８およびそのエミッタ抵抗
Ｒ５５とを含む。トランジスタＱ５７のコレクタは第１
の電源電圧ＶＣＣに直接接続されている。

【００５４】そして、上記トランジスタＱ５６のベース
端子には前段のＥＣＬ回路Ｇ１の出力信号が供給され、
トランジスタＱ５５のベース端子には、ロジックスレッ
ショールドとして参照電圧ＶＢＢが供給される。トラン
ジスタＱ５８のベース端子には定電圧ＶＣＳＴが供給さ
れ、定電流源として動作する。

【００５５】エミッタフォロワ部ＥＦ２は、エミッタフ
ォロワ出力トランジスタＱ６０とトランジスタＱ６０の
エミッタ端子に接続された定電流用トランジスタＱ６１
と、トランジスタＱ６１のエミッタ端子と負電位のよう
な第２電源電圧ＶＥＥとの間に接続されたエミッタ抵抗
Ｒ５６とを含む。そして、出力トランジスタＱ６０のベ
ース端子に上記カレントスイッチＣＳ２を構成する差動
トランジスタＱ５６のコレクタ電圧が供給され、トラン
ジスタＱ６０のエミッタ端子から出力信号ＯＵＴが出力
されるように構成されている。

【００５６】また、トランジスタＱ６１のベース端子に
は定電圧ＶＣＳＴが供給され、定電流源として動作す
る。カレントスイッチ部ＣＳ２とエミッタフォロワＥＦ
２とを結ぶ配線Ｌ４の途中にバイポーラトランジスタの
ベース容量を利用した容量素子Ｑ５９が、遅延素子とし
て接続されている。このバイポーラトランジスタＱ５
３，Ｑ５９の大きさもしくは数を変えることにより、異
なる遅延時間を持つ遅延回路を得ることができる。

【００５７】この遅延回路は、ＥＣＬインバータ回路を
２段直列に接続しているため、参照電圧ＶＢＢがずれた
場合にも１段の場合に比べてトータルの遅延時間のずれ
が小さくなるという利点がある。すなわち、参照電圧Ｖ
ＢＢが所定値以下となった場合、１段目のインバータ回
路Ｇ１の遅延時間は増大し、２段目のインバータ回路Ｇ
１の遅延時間は減少する。したがって、Ｇ１，Ｇ２の合
計の遅延時間は、ほとんど変化しないと見なすことがで
きる。その結果、参照電圧ＶＢＢの変化に対して遅延時
間がそれほど変化しない遅延回路を提供することができ
る。なお、上記バイポーラトランジスタＱ５３，Ｑ５９
の代わりにＭＯＳＦＥＴのゲート容量を利用した容量素
子を接続するようにしても良い。

【００５８】図９に示す選択回路は、ＥＣＬシリーズゲ
ートを変形したもので、この選択回路は、第１段目の４
つのカレントスイッチ（Ｑ３０，Ｑ３１），（Ｑ３２，
Ｑ３３），（Ｑ３４，Ｑ３５），（Ｑ３６，Ｑ３７）
と、共通コレクタ抵抗Ｒ３１，Ｒ３２と、定電流源（Ｑ
４４，Ｒ３３）と、上記４つのカレントスイッチと定電
流源（Ｑ４４，Ｒ３３）との間に設けられた第２段目の
カレントスイッチＭＣＳと、エミッタフォロワＥＦ１
１，ＥＦ１２とを含む。２段目カレントスイッチＭＣＳ
はエミッタ共通接続されたトランジスタＱ４０，Ｑ４
１，Ｑ４２，Ｑ４３とからなり、これらのトランジスタ
Ｑ４０〜Ｑ４３の共通エミッタが上記定電流用トランジ
スタＱ４４のコレクタ端子に接続されている。定電流源
はトランジスタＱ７６とそのエミッタ端子接続された抵
抗Ｒ７２とからなり、トランジスタＱ４４のベース端子
には定電圧ＶＣＳＴが供給され、定電流源として動作す
る。

【００５９】また、２段目カレントスイッチＭＣＳを構
成するトランジスタＱ４０，Ｑ４１，Ｑ４２，Ｑ４３の
各コレクタ端子は、上記１段目カレントスイッチ（Ｑ３
０，Ｑ３１），（Ｑ３２，Ｑ３３），（Ｑ３４，Ｑ３
５），（Ｑ３６，Ｑ３７）の各共通エミッタに接続され
ている。１段目カレントスイッチを構成するトランジス
タのうち、Ｑ３０，Ｑ３２，Ｑ３４，Ｑ３６のコレクタ
端子は共通結合され、共通コレクタ抵抗Ｒ３１を介して
第１電源電圧ＶＣＣに接続され、１段目カレントスイッ
チを構成するトランジスタのうち、Ｑ３１，Ｑ３３，Ｑ
３５，Ｑ３７のコレクタ端子は共通結合され、共通コレ
クタ抵抗Ｒ３２を介して第１電源電圧ＶＣＣに接続され
ている。

【００６０】エミッタフォロワ部ＥＦ１１，ＥＦ１２
は、エミッタフォロワ出力トランジスタＱ３８，Ｑ３９
とトランジスタＱ３８，Ｑ３９のエミッタ端子に接続さ
れた定電流用トランジスタＱ４５，Ｑ４６と、トランジ
スタＱ４５，Ｑ４６のエミッタ端子と負電位のような第
２電源電圧ＶＥＥとの間に接続されたエミッタ抵抗Ｒ３
４，Ｒ３５とを含む。そして、出力トランジスタＱ３８
のベース端子に、上記１段目カレントスイッチを構成す
る差動トランジスタＱ３０，Ｑ３２，Ｑ３４，Ｑ３６の
共通コレクタ電圧が供給され、トランジスタＱ３８のエ
ミッタ端子から出力信号ＮＯが出力される。また、出力
トランジスタＱ３９のベース端子に、上記１段目カレン
トスイッチを構成する差動トランジスタＱ３１，Ｑ３
３，Ｑ３５，Ｑ３７の共通コレクタ電圧が供給され、ト
ランジスタＱ３９のエミッタ端子から出力信号ＰＯが出
力されるように構成されている。なお、トランジスタＱ
４５，Ｑ４６のベース端子には定電圧ＶＣＳＴが供給さ
れ、定電流源として動作する。

【００６１】この実施例の選択回路は、１段目の４つの
カレントスイッチを構成するトランジスタ（Ｑ３０，Ｑ
３１），（Ｑ３２，Ｑ３３），（Ｑ３４，Ｑ３５），
（Ｑ３６，Ｑ３７）の各ベース端子に、差動入力信号
（ＰＩ１，ＮＩ１），（ＰＩ２，ＮＩ２），（ＰＩ３，
ＮＩ３），（ＰＩ４，ＮＩ４）が入力され、かつ上記２
段目カレントスイッチＭＣＳを構成するトランジスタＱ
４０〜Ｑ４３のベース端子に選択信号Ｃ１，Ｃ２，Ｃ
３，Ｃ４が供給されることによって、１段目のいずれか
一つのカレントスイッチに電流が流れて、入力信号（Ｐ
Ｉ１，ＮＩ１），（ＰＩ２，ＮＩ２），（ＰＩ３，ＮＩ
３），（ＰＩ４，ＮＩ４）のいずれか一組に対応した差
動出力信号ＰＯ，ＮＯがエミッタフォロワＥＦ１１，Ｅ
Ｆ１２から出力される。

【００６２】図１０は、図１〜図５に示されたメモリ１
０またはＲＡＭ４１〜４４の具体的回路構成を示してい
る。同図に示されているように、この実施例ではメモリ
１０またはＲＡＭ４１〜４４は、バイポーラ・スタティ
ックＲＡＭとされている。

【００６３】図１０において、Ｍ−ＡＲＹはＳＢＤ負荷
切換型メモリセルＭＣ００〜ＭＣｍｎがマトリックス状
に配設されてなるメモリアレイ、ＸＤＣＲはメモリアレ
イＭ−ＡＲＹ内の複数のワード線Ｗ₀〜Ｗｍの中からＸ
系アドレス信号Ｘ₀〜Ｘｋに対応する１本のワード線を
選択するＸデコーダ、ＹＤＣＲはメモリアレイＭ−ＡＲ
Ｙ内の複数対のビット線の中からＹ系アドレス信号Ｙ₀
〜Ｙｊに対応する１対のビット線上のカラムスイッチＱ
１２，Ｑ１３を選択的にオンするＹデコーダ、ＳＡは選
択されたビット線対に流れる電流差を検出して読出しデ
ータ信号を増幅するセンスアンプ、ＷＡは書込みデータ
信号に基づいてメモリセル内のトランジスタＱ１，Ｑ２
とカレントスイッチを構成するビット線対上のトランジ
スタＱ９，Ｑ１０のいずれか一方をオンさせてメモリセ
ルに書込みを行なうライトアンプ、ＣＯＮＴは外部から
の書込み制御信号ＷＥに基づいてライトアンプＷＡを制
御する書込み制御回路である。

【００６４】この実施例では、上記ＸデコーダＸＤＣＲ
の前段にＸアドレス信号Ｘ０〜Ｘｋを取込む入力バッフ
ァ兼ラッチ回路ＸＡ０〜ＸＡｋが、また上記Ｘデコーダ
ＹＤＣＲの前段にＹアドレス信号Ｙ０〜Ｙｊを取込む入
力バッファ兼ラッチ回路ＹＡ０〜ＹＡｊが、さらにセン
スアンプＳＡの後段に出力バッファ兼ラッチ回路ＤＯが
設けられている。また、特に制限されないが、上記書込
み制御回路ＣＯＮＴおよびライトアンプＷＡの前段にも
入力バッファ兼ラッチ回路ＷＩＢとＤＩＢが設けられて
いる。

【００６５】上記バッファ兼ラッチ回路ＸＡ０〜ＸＡ
ｋ、ＹＡ０〜ＹＡｊ、ＷＩＢとＤＩＢ、ＤＯは、例えば
図５の実施例で説明したクロック制御回路ＣＫＣからタ
イミング信号としてのクロック（Ｔ１，Ｔ１’）を供給
され、メモリアレイ部の遅延時間検査時に、アドレス信
号、データ信号および制御信号のラッチするためのテス
ト用ラッチ回路として動作する。一方、上記バッファ兼
ラッチ回路ＤＯは、クロック制御回路ＣＫＣから供給さ
れるクロックがロウレベルに固定された通常動作時に
は、通常のバッファ回路と同様に動作し、入力信号をそ
のまま出力させるように構成されている。このようにす
ることによって、通常動作時におけるメモリ（ＲＡＭ）
１０のアクセスタイムを高速化することができる。

【００６６】従って、ラッチ回路ＸＡ０〜ＸＡｋ、ＹＡ
０〜ＹＡｊがＸアドレス信号Ｘ０〜ＸｋおよびＹアドレ
ス信号Ｙ０〜Ｙｊをラッチすると、１本のワード線と１
対のビット線が選択されて、選択されたメモリセルの保
持データがセンスアンプＳＡによって増幅され、ラッチ
回路ＤＯにラッチされる。ここで、回路の一部に欠陥が
あった場合、アドレスラッチからデータラッチまでの遅
延時間すなわちアドレスアクセスタイムが増加する。そ
のため、クロック制御回路ＣＫＣから所定の遅延時間ず
れた２つのクロックＴ１，Ｔ１’をラッチ回路ＸＡ０〜
ＸＡｋ、ＹＡ０〜ＹＡｊにそれぞれ供給し、ラッチ回路
ＤＯが正しいデータをラッチできたか否か判定すること
で、メモリ１０の遅延時間を検査し、回路の欠陥の有無
を検出することができる。

【００６７】本発明を半導体集積回路装置に内蔵される
バイポーラスタティックＲＡＭのように高速なアドレス
アクセスタイムを有する記憶装置の検査に用いることに
よって、上記記憶装置のアドレスアクセスタイムを低速
な半導体集積回路装置により構成されたテスタで精度良
くしかも簡単に測定できる。

【００６８】図１１には、図１０に示されたバッファ兼
ラッチ回路ＤＯの具体的な回路構成例が示されている。
このバッファ兼ラッチ回路ＤＯは、ＥＣＬシリーズゲー
トを利用したもので、第１段目の２つのカレントスイッ
チ（Ｑ７０，Ｑ７１），（Ｑ７２，Ｑ７３）と、共通コ
レクタ抵抗Ｒ７１と、定電流源（Ｑ７６，Ｒ７２）と、
上記２つのカレントスイッチと定電流源（Ｑ７６，Ｒ７
２）との間に設けられた第２段目のカレントスイッチ
（Ｑ７４，Ｑ７５）と、エミッタフォロワＥＦ３１とを
含む。第２カレントスイッチを構成するトランジスタＱ
７４，Ｑ７５はエミッタ共通接続されて、その共通エミ
ッタが上記定電流用トランジスタＱ７６のコレクタ端子
に接続されている。定電流源はトランジスタＱ７６とそ
のエミッタ端子接続された抵抗Ｒ７２とからなり、トラ
ンジスタＱ７６のベース端子には定電圧ＶＣＳＴが供給
され、定電流源として動作する。

【００６９】また、２段目カレントスイッチを構成する
トランジスタＱ７４，Ｑ７５の各コレクタ端子は、上記
１段目カレントスイッチ（Ｑ７０，Ｑ７１），（Ｑ７
２，Ｑ７３）の各共通エミッタに接続されている。１段
目カレントスイッチを構成するトランジスタのうち、Ｑ
７０とＱ７２のコレクタ端子は共通結合されて電源電圧
ＶＣＣに接続され、１段目カレントスイッチを構成する
トランジスタのうち、Ｑ７１とＱ７３のコレクタ端子は
共通結合され、共通コレクタ抵抗Ｒ７１を介して電源電
圧ＶＣＣに接続されている。

【００７０】エミッタフォロワ部ＥＦ３１は、エミッタ
フォロワ出力トランジスタＱ７７とトランジスタＱ７７
のエミッタ端子に接続されたエミッタ抵抗Ｒ７３とを含
む。そして、出力トランジスタＱ７７のベース端子に上
記１段目カレントスイッチを構成する差動トランジスタ
Ｑ７１，Ｑ７３の共通コレクタ電圧が供給され、トラン
ジスタＱ７７のエミッタ端子から出力信号ＤＯＵＴが出
力されるように構成されている。

【００７１】この実施例のバッファ兼ラッチ回路ＤＯ
は、１段目カレントスイッチを構成するトランジスタＱ
７０，Ｑ７１のベース端子に差動入力信号ＳＯＰ，ＳＯ
Ｎが印加され、トランジスタＱ７３のベース端子に参照
電圧ＶＢＢ、Ｑ７２のベース端子に出力信号ＤＯＵＴが
フィードバックされるように構成されている。そして、
上記１段目カレントスイッチと定電流用トランジスタＱ
７６との間に設けられたエミッタ共通接続の２段目カレ
ントスイッチ・トランジスタＱ７４，Ｑ７５のベース端
子に相補クロック信号ＣＫＰ，ＣＫＮが供給されるよう
になっている。

【００７２】従って、このバッファ兼ラッチ回路ＤＯ
は、クロックＣＫＰがハイレベルされると、カレントス
イッチ（Ｑ７０，Ｑ７１）の側に電流が流れ、差動入力
信号ＳＯＰ，ＳＯＮを取り込んで対応するレベルの出力
信号ＤＯＵＴをエミッタフォロワＥＦ３１から出力す
る。この出力信号ＤＯＵＴが、２段目カレントスイッチ
（Ｑ７２，Ｑ７３）のＱ７２に帰還されているため、ク
ロックＣＫＰがロウレベルにされるとカレントスイッチ
（Ｑ７２，Ｑ７３）の側に電流が流れ、その信号状態を
保持する。一方、クロックＣＫＰが連続してハイレベル
にされると、カレントスイッチ（Ｑ７０，Ｑ７１）の側
に電流が流れ続けるため、回路は通常のＥＣＬバッファ
として動作する。なお、図１１の回路は、図１０に示さ
れているラッチ回路ＸＡ０〜ＸＡｋと、ＹＡ０〜ＹＡｊ
に利用することが可能である。

【００７３】図１２には、図７〜図９に示されている回
路の定電流用トランジスタのベース端子に供給される定
電圧ＶＣＳＴの発生回路の一例が示されている。この定
電圧発生回路は、電源電圧ＶＣＣとＶＥＥとの間に直列
接続されたＭＯＳＦＥＴＭ１と抵抗Ｒ８１とダイオー
ドＤ６１，Ｄ６２，Ｄ６３とからなる基準電圧発生回路
と、この基準電圧発生回路で発生された基準電圧（抵抗
Ｒ８１とダイオードＤ６１の接続ノードＮ１の電位）を
ベース端子に受けるトランジスタＱ８０とそのエミッタ
抵抗Ｒ８２とからなる低出力インピーダンスのエミッタ
フォロワと、ノードＮ１と電源電圧ＶＥＥとの間に接続
されたスイッチング手段としての制御用ＭＯＳＦＥＴ
Ｍ２とによって構成されている。

【００７４】この定電圧発生回路では、遅延時間の検査
時に制御入力信号ＰＣがロウレベルにされるので、ＭＯ
ＳＦＥＴＭ１がオン状態とされ、ＭＯＳＦＥＴＭ２
がオフ状態とされる。そのため、トランジスタＱ８０が
オン状態とされ、ＶＥＥ＋３Ｖｆ−ＶBE（Ｖｆは各ダイ
オードＤ８１，Ｄ８２，Ｄ８３の順方向電圧、ＶBEはト
ランジスタＱ８０のベース・エミッタ間電圧）のような
レベルの定電圧ＶＣＳＴが発生される。なお、ＶBE＝Ｖ
ｆの場合には、発生される定電圧ＶＣＳＴのレベルは、
ＶＥＥ＋２ＶBEのようなレベルとなる。

【００７５】一方、制御入力信号ＰＣがハイレベルにさ
れると、ＭＯＳＦＥＴＭ２がオン状態とされ、ＭＯＳ
ＦＥＴＭ１がオフ状態とされる。そのため、トランジ
スタＱ８０がオフ状態とされ、出力電圧ＶＣＳＴがＶＥ
Ｅのようなレベルに固定される。その結果、この電圧を
受ける回路（図７〜図９参照）の定電流源がカットオフ
されるので、遅延時間の非検査時におけるクロック制御
回路５０の消費電力を低減することができる。言い換え
るならば、半導体集積回路装置の通常動作時において、
クロック制御回路５０内の遅延時間検査時にのみ用いら
れる可変遅延回路ＶＤの消費電力が”０”とされて、半
導体集積回路装置全体としての消費電力が低減される。

【００７６】次に、図１４および図１５を用いて、本発
明を適用した半導体集積回路装置の診断方法を説明す
る。このうち、図１４は被検査回路の遅延時間の測定方
法を示し、また図１５は半導体集積回路装置の良品およ
び不良品の判定方法を示す。

【００７７】例えば、図１の被検査回路１０の遅延時間
を測定する場合には、先ずテスタ３から制御信号ＴＳＴ
を出力させて可変遅延回路ＶＤの遅延時間を最小に設定
する（ステップＳ１）。次に、テスタ３からタイミング
信号Ｔ１を入れて被検査回路１０を動作させ、タイミン
グ信号Ｔ１’が供給されるラッチ回路１２が出力データ
を正しくラッチしているか否かをテスタ３で調べる（ス
テップＳ２，Ｓ３）。ラッチ回路１２でラッチされた出
力データが誤っていると判断されたときは、ステップＳ
４へ移行し、可変遅延回路ＶＤの遅延時間を１段階増加
させるような制御信号ＴＳＴをテスタ３から出力させて
ステップＳ２へ戻り、再度被検査回路１０を動作させて
検査する。

【００７８】そして、被検査回路１０の出力データが正
しくラッチ回路１２にラッチされたと判断された場合に
は、テスタ３から制御信号ＤＳＣを出力させて選択回路
Ｓ２を切り換え、可変遅延回路ＶＤの出力をインバータ
ＩＮＶを介して可変遅延回路ＶＤの入力端子に帰還させ
てリングオシレータのような発振回路を構成し、リング
オシレータとして動作させる。そして、そのリングオシ
レータの発振信号を外部端子ＤＭへ出力させ、テスタ３
でその周波数を測定する（ステップＳ５）。この周波数
から可変遅延回路ＶＤの遅延時間を計算することによ
り、被検査回路１０の遅延時間が測定される（ステップ
Ｓ６）。

【００７９】一方、図１の半導体集積回路装置が良品か
不良品かを判定する場合には、図１０に示すように、先
ずテスタ３から制御信号ＴＳＴを出力させて可変遅延回
路ＶＤの遅延時間を最小（または最大）に設定する（ス
テップＳ１１）。次に、可変遅延回路ＶＤの出力をイン
バータＩＮＶを介して可変遅延回路ＶＤの入力端子に帰
還させてリングオシレータのような発振回路を構成し、
リングオシレータとして動作させる。そして、そのリン
グオシレータの発振信号を外部端子ＤＭへ出力させ、テ
スタ３でその周波数を測定する（ステップＳ１２）。そ
して、可変遅延回路ＶＤの遅延時間を計算し、この遅延
時間が被検査回路１０に要求されている最大許容遅延時
間に一致しているか否かをテスタで測定して判定する
（ステップＳ１３）。

【００８０】一致していないときは、ステップＳ１４で
テスタ３から制御信号ＴＳＴを出力させて可変遅延回路
ＶＤの遅延時間を１段階増加（または減少させて）ステ
ップＳ１２へ戻り、再度リングオシレータの発振信号の
周波数を測定して可変遅延回路ＶＤの遅延時間を計算す
る。遅延時間が被検査回路１０に要求されている最大許
容遅延時間に一致したなら、テスタ３から制御信号ＤＳ
Ｃを出力させて選択回路Ｓ２を切り換え、テスタ３から
タイミング信号Ｔ１を入力してタイミング信号Ｔ１’を
形成し、タイミング信号Ｔ１およびＴ１’を被検査回路
１０に供給して動作させ、タイミング信号Ｔ１’を受け
るラッチ回路１２が出力データを正しくラッチしている
か否かをテスタ３で調べる（ステップＳ１５，Ｓ１
６）。そして、ラッチ回路１２にラッチされたデータが
誤っているとき、半導体集積回路装置は不良品と判定さ
れ、ラッチ回路１２にラッチされた出力データが正しい
とき、半導体集積回路装置は良品と判定される。

【００８１】以上説明したように、上記実施例は、遅延
時間を検査したい被検査回路１０の入力側と出力側に各
々ラッチ回路１１，１２を設け、かつ外部のテスタ３か
ら供給されたタイミング信号Ｔ１もしくは内部で発生さ
れたタイミング信号を、外部のテスタ３からの指示によ
り任意に遅延させることが可能な可変遅延回路を設け、
上記タイミング信号Ｔ１とそれを可変遅延回路で遅延さ
せた遅延タイミング信号Ｔ１’を上記各ラッチ回路１
１，１２にそれぞれクロック信号として供給させるよう
にするとともに、上記可変遅延回路の出力信号Ｔ１’を
この可変遅延回路の入力端子に帰還させてリングオシレ
ータのような発振回路を構成し、この発振回路の発振信
号を外部端子ＤＭよりテスタ３へ出力可能に構成したの
で、１つのタイミング信号Ｔ１に基づいて所望の時間だ
け遅延された信号Ｔ１’が半導体集積回路装置内部で自
動的に生成されるようになる。そのため、そのような遅
延タイミング信号Ｔ１’を半導体集積回路装置の外部で
形成して半導体集積回路装置へ供給する場合に比べて試
験装置としてのテスタ３の負担を軽減することができる
とともに、発振回路からの発振信号の周波数を外部のテ
スタ３で測定するだけでタイミング信号Ｔ１’のタイミ
ング信号Ｔ１に対するの遅延時間Δｔを知ることができ
るため、遅延時間を直接測定する場合に比べて高精度の
測定装置が不要となり、試験装置としてのテスタ３のコ
ストを下げることができる。

【００８２】また、本発明においては、プロービングテ
ストで半導体集積回路装置内の被検査回路１０の遅延時
間を高精度に測定できるため、パッケージに組み立てた
後の試験を実施することなく、半導体集積回路装置がに
不良品であるか良品であるかを知ることができる。これ
によって、無駄なパッケージへの組立てを減らすことが
できるので、半導体集積回路装置の単価を下げることが
可能になる。

【００８３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
上記実施例では、被検査回路１０の入力側のラッチ回路
を動作させるタイミング信号（Ｔ１，Ｔ２）が外部から
与えられるように構成されているが、このタイミング信
号はチップ内部で発生させるようにすることも可能であ
る。すなわち、半導体集積回路装置の内部にタイミング
信号Ｔ１，Ｔ２を発生する発振回路を設けた場合であっ
ても、本発明を適用することができる。

【００８４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
を内蔵した半導体集積回路装置に適用した場合について
説明したが、この発明はそれに限定されるものでなく、
論理回路のみから成るような半導体集積回路装置にも利
用することができる。

【００８５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００８６】すなわち、高精度の測定装置や試験装置を
用いずにまたプロービングテストで半導体集積回路装置
内部の回路の遅延時間を高精度に測定できるようにな
り、これによって試験装置のコストおよび半導体集積回
路装置の単価を下げることが可能になる。

【図面の簡単な説明】

【図１】本発明をメモリを内蔵した半導体集積回路装置
に適用した場合の一実施例を示すブロック構成図、

【図２】被検査回路の前後に設けられるラッチ回路を動
作させるタイミング信号の関係を示すタイミングチャー
ト、

【図３】本発明をメモリとロジック部とを有する半導体
集積回路装置に適用した場合の一実施例を示すブロック
構成図、

【図４】本発明の他の実施例を示すブロック構成図、

【図５】本発明を同一のチップ内に複数個のＲＡＭが内
蔵されている半導体集積回路装置に適用した場合の一実
施例を示すブロック構成図、

【図６】上記実施例における可変遅延回路の一例を示す
ブロック構成図、

【図７】可変遅延回路を構成する遅延回路の具体的な構
成例を示す回路図、

【図８】可変遅延回路を構成する遅延回路の他の構成例
を示す回路図、

【図９】選択回路の具体的な構成例を示す回路図、

【図１０】本発明をバイポーラ・スタティックＲＡＭに
適用した場合の一実施例を示す回路構成図、

【図１１】バッファ兼ラッチ回路の具体的な構成例を示
す回路図、

【図１２】クロック制御回路に供給される定電圧の発生
回路の一例を示す回路図、

【図１３】本発明をチップの実装構造としてＬＯＣ構造
を採用した半導体集積回路装置に適用する場合の好適な
レイアウトの一例を示す説明図、

【図１４】被検査回路の遅延時間の測定方法の一例を示
すフローチャート、

【図１５】半導体集積回路装置の良品／不良品の判定方
法の一例を示すフローチャート。

【符号の説明】

１０メモリ部１１，１２，１３，１４ラッチ回路２０ロジック部３１，３２，３３タイミング信号入力端子４１，４２，４３，４４内蔵メモリＳ１，Ｓ２，Ｓ３選択回路ＣＤ１，ＣＤ２，ＣＤ３クロック分配回路ＶＤ可変遅延回路ＤＩＶ分周回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者岩本恵津子東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者内田明久東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】半導体集積回路装置内の被検査回路の前
後にそれぞれ設けられたラッチ回路と、外部からの指示
により遅延時間を変更可能な可変遅延回路とを備えた半
導体集積回路装置であって、上記前段のラッチ回路に供
給されるタイミング信号が上記可変遅延回路で遅延され
て上記後段のラッチ回路に供給されて上記被検査回路の
遅延時間が検査可能に構成されているとともに、上記可
変遅延回路の出力信号は選択回路を介して該可変遅延回
路の入力端子に帰還されて発振回路が形成可能に構成さ
れ、かつこの発振回路の発振信号が装置の外部に出力可
能に構成されてなることを特徴とする半導体集積回路装
置。
【請求項２】外部からのタイミング信号が供給される
べき外部入力端子と、該外部入力端子および上記可変遅
延回路と上記後段のラッチ回路との間に設けられた選択
回路とを備え、上記外部入力端子からのタイミング信号
または上記可変遅延回路で遅延されたタイミング信号の
いずれか一方が、選択的に上記後段のラッチ回路に供給
可能に構成されていることを特徴とする請求項１記載の
半導体集積回路装置。
【請求項３】複数の被検査回路に対応して、発振回路
を形成可能な可変遅延回路が共通に設けられていること
を特徴とする請求項１または２記載の半導体集積回路装
置。
【請求項４】上記発振回路の発振出力は分周回路を介
して外部に出力可能に構成されていることを特徴とする
請求項１，２または３記載の半導体集積回路装置。
【請求項５】上記ラッチ回路は制御信号によって入力
信号をラッチする動作と入力信号をそのまま通過させる
動作とに切り換え可能に構成されていることを特徴とす
る請求項１，２，３または４記載の半導体集積回路装
置。