JPS6378400A - Ｒａｍ試験方式 - Google Patents
Ｒａｍ試験方式Info
- Publication number
- JPS6378400A JPS6378400A JP61223298A JP22329886A JPS6378400A JP S6378400 A JPS6378400 A JP S6378400A JP 61223298 A JP61223298 A JP 61223298A JP 22329886 A JP22329886 A JP 22329886A JP S6378400 A JPS6378400 A JP S6378400A
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- JP
- Japan
- Prior art keywords
- output
- ram
- address
- latch
- clock pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010998 test method Methods 0.000 claims description 10
- 230000000295 complement effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 235000007575 Calluna vulgaris Nutrition 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 210000001835 viscera Anatomy 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＲＡＭのアドレスアクセス時間を測定するＲＡＭ試験方
式であって、ＲＡＭのアドレス入力部およびデータ出力
部にラッチ手段を備え、これらのラッチ手段に共通のク
ロックを分配し、クロックのパルス幅に応じたＲＡＭ出
力を出力期待値と比較することにより、ＲＡＭのアドレ
スアクセス時間を高精度で測定することができるように
したものである。
式であって、ＲＡＭのアドレス入力部およびデータ出力
部にラッチ手段を備え、これらのラッチ手段に共通のク
ロックを分配し、クロックのパルス幅に応じたＲＡＭ出
力を出力期待値と比較することにより、ＲＡＭのアドレ
スアクセス時間を高精度で測定することができるように
したものである。
本発明は、ＲＡ Ｍのアドレスアクセス時間を測定する
ＲＡＭ試験方式に関し、特に、ＲＡＭの入出力部にラッ
チ手段を設け、クロックパルス幅による高精度アドレス
アクセス時間測定を可能とするＲＡＭ試験方式に関する
ものである。
ＲＡＭ試験方式に関し、特に、ＲＡＭの入出力部にラッ
チ手段を設け、クロックパルス幅による高精度アドレス
アクセス時間測定を可能とするＲＡＭ試験方式に関する
ものである。
ここで、ＲＡＭとはランダムアクセスメモリである。
ＲＡＭのアクセス時間試験方式は、ＬＳＩテスタのドラ
イバからＲＡＭの□アドレス入力（入カラソチのもつ場
合にはこのラッチのクロック入力）ビンにパルス信号を
供給し、コンパレータにＲＡＭの出力を取り込むことに
より、そのアドレスアクセス時間の測定を行なっている
。
イバからＲＡＭの□アドレス入力（入カラソチのもつ場
合にはこのラッチのクロック入力）ビンにパルス信号を
供給し、コンパレータにＲＡＭの出力を取り込むことに
より、そのアドレスアクセス時間の測定を行なっている
。
ところが、このような従来の方式にあっては、ＲＡＭの
アドレス入力ピンにパルス信号を供給するＬＳＩテスタ
のチャネル（ドライバ）と、ＲＡＭの出力を取り込むチ
ャネル（コンパレータ）が別々のために、ＬＳＩテスタ
のピン間スキュー値による誤差が大きくなる問題点があ
った。
アドレス入力ピンにパルス信号を供給するＬＳＩテスタ
のチャネル（ドライバ）と、ＲＡＭの出力を取り込むチ
ャネル（コンパレータ）が別々のために、ＬＳＩテスタ
のピン間スキュー値による誤差が大きくなる問題点があ
った。
すなわち、たとえばピン間スキュー値が±ｉｎｓであれ
ば、正常のＲＡＭのアドレスアクセス時間が１０ｎｓの
ときに９ｎｓと測定されることがあり、この場合にはＲ
ＡＭが不良であるとみなされることがあった。
ば、正常のＲＡＭのアドレスアクセス時間が１０ｎｓの
ときに９ｎｓと測定されることがあり、この場合にはＲ
ＡＭが不良であるとみなされることがあった。
本発明は、このような点を解決するものであり、ＲＡＭ
のアドレスアクセス時間を高精度で測定することができ
るＲＡＭ試験方式を提供することを目的としている。
のアドレスアクセス時間を高精度で測定することができ
るＲＡＭ試験方式を提供することを目的としている。
第１図は、本発明のＲＡＭ試験方式の原理ブロック図で
ある。
ある。
図において、クロックパルス幅可変手段１２０はＲＡＭ
ｌｌ０の動作クロックパルスのパルス幅を変化させる。
ｌｌ０の動作クロックパルスのパルス幅を変化させる。
アドレスラッチ１３０および出力ラッチ手段１４０は、
ＲＡＭｌｌ０のアドレス入力部およびデータ出力部にそ
れぞれ設けられ、クロックパルス幅可変手段１２０の出
力クロックがそれぞれ供給される。
ＲＡＭｌｌ０のアドレス入力部およびデータ出力部にそ
れぞれ設けられ、クロックパルス幅可変手段１２０の出
力クロックがそれぞれ供給される。
出力ラッチ手段１４０は、ＲＡＭ１１０の出力とＲＡＭ
アドレスアクセス時間に応じた出力期待値とを比較する
手段１４１と、この手段１４１の出力を前記クロックパ
ルスの後縁でラッチする出カラソチ１４２とを含む。
アドレスアクセス時間に応じた出力期待値とを比較する
手段１４１と、この手段１４１の出力を前記クロックパ
ルスの後縁でラッチする出カラソチ１４２とを含む。
本発明は、ＲＡＭｌｌ０のアドレス入力部およびデータ
出力部にそれぞれアドレスラッチ１３０および出力ラッ
チ手段１４０を備え、これらのラッチに共通のクロック
パルスを分配する。アドレスラッチ１３０はクロックパ
ルスの前縁でラッチし、出力う二ノ千手段１４０はクロ
ックパルスの後縁で、ＲＡＭ出力とＲＡ、 Ｍアドレス
アクセス時間に応じた出力期待値とを比較する。この比
較出力により、ＲＡＭｌｌ０のアドレスアクセス時間を
高精度で測定することができる。
出力部にそれぞれアドレスラッチ１３０および出力ラッ
チ手段１４０を備え、これらのラッチに共通のクロック
パルスを分配する。アドレスラッチ１３０はクロックパ
ルスの前縁でラッチし、出力う二ノ千手段１４０はクロ
ックパルスの後縁で、ＲＡＭ出力とＲＡ、 Ｍアドレス
アクセス時間に応じた出力期待値とを比較する。この比
較出力により、ＲＡＭｌｌ０のアドレスアクセス時間を
高精度で測定することができる。
なお、クロックパルスのパルス幅は、クロック周波数を
周波数カウンタにより測定することにより、正確に算出
することができる。
周波数カウンタにより測定することにより、正確に算出
することができる。
以下、図面に基づいて本発明の実施例について詳細に説
明する。
明する。
第２図は、本発明の一実施例におけるＲＡＭ試験方式の
構成を示す。
構成を示す。
■、 乍例と第１ノとΔ灯監訛宛
ここで、本発明の原理ブロック図（第１図）と実施例（
第２図）との対応関係を示しておく。
第２図）との対応関係を示しておく。
ＲＡＭｌｌ０、アドレスラッチ１３０および出力ラッチ
手段１４０はそれぞれ同一番号で示す。
手段１４０はそれぞれ同一番号で示す。
出力ラッチ手段１４０の比較する手段１４１および出力
ラッチ１４２は、否定論理、ｆＩ′］回路１４３〜１４
８に相当する。
ラッチ１４２は、否定論理、ｆＩ′］回路１４３〜１４
８に相当する。
なお、本実施例ではＲＡＭｌｌ０の出力は４ビットとし
、それぞれ相補出力ｍ （＋Ｑ、−Ｑ）を有するものと
する。通常ＲＡＭｌｌ０は、いずれか一方の出力（たと
えば＋Ｑ）のみを有するが、その内部ではその相補出力
（−〇）を有している。
、それぞれ相補出力ｍ （＋Ｑ、−Ｑ）を有するものと
する。通常ＲＡＭｌｌ０は、いずれか一方の出力（たと
えば＋Ｑ）のみを有するが、その内部ではその相補出力
（−〇）を有している。
↓−災施五夏揺底
以上のような対応関係があるものとして、以下本発明の
実施例について説明する。
実施例について説明する。
第２図において、クロックパルス幅可変手段（第１図の
参照番号１２０）の出力（−ＣＬ Ｋ）は、アドレスラ
ッチ１３０および出力ラッチ手段１４０の否定論理和回
路１４４に接続される。アドレスラッチ１３０の出力は
ＲＡＭｌｌ０のアドレス人力（ＡＤ）に接続される。ア
ドレスアクセスされたＲＡＭｌｌ０の出力（Ｄｏ）は、
それぞれ相補出力組（＋Ｑ０〜＋Ｑ：ｌ、 ＱＯ〜−Ｑ
３）として取り出され、それぞれワイヤードオアが取ら
れ否定論理和回路１４５および否定論理和回路１４６の
第一の人力に接続される。
参照番号１２０）の出力（−ＣＬ Ｋ）は、アドレスラ
ッチ１３０および出力ラッチ手段１４０の否定論理和回
路１４４に接続される。アドレスラッチ１３０の出力は
ＲＡＭｌｌ０のアドレス人力（ＡＤ）に接続される。ア
ドレスアクセスされたＲＡＭｌｌ０の出力（Ｄｏ）は、
それぞれ相補出力組（＋Ｑ０〜＋Ｑ：ｌ、 ＱＯ〜−Ｑ
３）として取り出され、それぞれワイヤードオアが取ら
れ否定論理和回路１４５および否定論理和回路１４６の
第一の人力に接続される。
出力期待値は否定論理和回路１４３に入力され、非反転
出力は否定論理和回路１４５の第二の入力に、反転出力
は否定論理和回路１４６の第二の入力にそれぞれ接続さ
れる。否定論理和回路１４４の非反転出力は否定論理和
回路１４５．１４６の各第三の入力に接続され、反転出
力は否定論理和回路１４７の第一の入力に接続される。
出力は否定論理和回路１４５の第二の入力に、反転出力
は否定論理和回路１４６の第二の入力にそれぞれ接続さ
れる。否定論理和回路１４４の非反転出力は否定論理和
回路１４５．１４６の各第三の入力に接続され、反転出
力は否定論理和回路１４７の第一の入力に接続される。
否定論理和回路１４５，１４６．１４７の各出力は、否
定論理和回路１４８に接続され、その出力は否定論理和
回路１４７の第二の人力に接続されるとともに、出力ラ
ッチ手段１４０の出力として取り出される。
定論理和回路１４８に接続され、その出力は否定論理和
回路１４７の第二の人力に接続されるとともに、出力ラ
ッチ手段１４０の出力として取り出される。
ｌ口■引以軌立
第３図は、本発明実施例の動作を説明するタイムチャー
トである。
トである。
図において、（ａ）はクロックパルス幅可変手段１２０
から出力されるクロック（ネガティブクロンクーＣＬ
Ｋ ）であり、そのパルス幅（Ｔｗｃｔｋ）は可変であ
る。（ｂｌは、アドレスラッチ１３０から出力すれるＲ
ＡＭＩ １０のアドレス入力（ＡＤ）である。（Ｃ１は
、ＲＡＭ１．１０の出力（Ｄｏ ）であり、アドレスア
クセス時間（ＴａＡ）の最小（Ｉ！（ＴＡＡυおよび最
大値（ＴＡＡＺ）を示す。（ｄｌは、出力ラッチのタイ
ミングにおけるＲＡＭｌｌ０の出力（Ｄｏ）と出力期待
値との比較結果である。ｔｅｌは、出力ラッチ１４２で
この比較結果をクロックパルスの後縁でラッチした出力
である。それらが一致すれば出力は「０」となる。
から出力されるクロック（ネガティブクロンクーＣＬ
Ｋ ）であり、そのパルス幅（Ｔｗｃｔｋ）は可変であ
る。（ｂｌは、アドレスラッチ１３０から出力すれるＲ
ＡＭＩ １０のアドレス入力（ＡＤ）である。（Ｃ１は
、ＲＡＭ１．１０の出力（Ｄｏ ）であり、アドレスア
クセス時間（ＴａＡ）の最小（Ｉ！（ＴＡＡυおよび最
大値（ＴＡＡＺ）を示す。（ｄｌは、出力ラッチのタイ
ミングにおけるＲＡＭｌｌ０の出力（Ｄｏ）と出力期待
値との比較結果である。ｔｅｌは、出力ラッチ１４２で
この比較結果をクロックパルスの後縁でラッチした出力
である。それらが一致すれば出力は「０」となる。
すなわち、アドレスラッチ１３０のアドレス出力でＲＡ
Ｍｌｌ０の中のセルが選ばれ、それに対応した出力がＲ
ＡＭｌｌ０から取り出される。この出力と出力期待値と
が比較する手段１４１ （否定論理和回路１４４〜１４
６）で比較される。その期間、出力ラッチ１４２ （否
定論理和回路１４７．１４８）は開いたままになってお
り、クロックパルスの後縁で出力ラッチ１４２が閉じら
れる。
Ｍｌｌ０の中のセルが選ばれ、それに対応した出力がＲ
ＡＭｌｌ０から取り出される。この出力と出力期待値と
が比較する手段１４１ （否定論理和回路１４４〜１４
６）で比較される。その期間、出力ラッチ１４２ （否
定論理和回路１４７．１４８）は開いたままになってお
り、クロックパルスの後縁で出力ラッチ１４２が閉じら
れる。
このとき、ＲＡＭｌｌ０の出力が出力期待値になってい
るか否かを調べる。このクロ、ツクパルスのパルス幅を
変えることにより、アドレスうノチ１３０および出力ラ
ッチ１４２が開いてから閉じるまでの時間、すなわちク
ロックパルスのパルス幅に対応した時間で、ＲＡＭｌｌ
０のアドレスアクセス時間（Ｔ ＡＡ）を測定すること
ができる。
るか否かを調べる。このクロ、ツクパルスのパルス幅を
変えることにより、アドレスうノチ１３０および出力ラ
ッチ１４２が開いてから閉じるまでの時間、すなわちク
ロックパルスのパルス幅に対応した時間で、ＲＡＭｌｌ
０のアドレスアクセス時間（Ｔ ＡＡ）を測定すること
ができる。
ところで、ＲＡＭｌｌ０の出力すべてにラッチを付ける
と物量が増加するが、第２図に示すようにＲＡＭＩ １
０の出力は一般に相補関係の二出力を持っているので、
十出力どうしあるいは一出力どうしをエミッタフォロア
で論理和を作ることにより、本来の出力にほとんど影響
を与えずに出力ラッチ手段も一個用意するだけですむ。
と物量が増加するが、第２図に示すようにＲＡＭＩ １
０の出力は一般に相補関係の二出力を持っているので、
十出力どうしあるいは一出力どうしをエミッタフォロア
で論理和を作ることにより、本来の出力にほとんど影響
を与えずに出力ラッチ手段も一個用意するだけですむ。
なお、本実施例ではＲＡＭｌｌ０の各相補出力をエミッ
タフォロアでワイヤードオアをとる構成を示したが、コ
レクタ出力を用いるワイヤードアンドによる構成でも本
発明を実施することができる。
タフォロアでワイヤードオアをとる構成を示したが、コ
レクタ出力を用いるワイヤードアンドによる構成でも本
発明を実施することができる。
第４図は、クロックパルス幅可変手段１２０の構成例を
示す。
示す。
図において、クロックパルス幅可変手段１２０は２５段
リングオシレータＧこよる可変遅延回路と、遅延量に応
じたパルス幅を決めるチョッパ回路とにより構成される
。このような構成により、出力クロックの周波数を測定
することにより、そのパルス幅を精度良く決めることが
できる。
リングオシレータＧこよる可変遅延回路と、遅延量に応
じたパルス幅を決めるチョッパ回路とにより構成される
。このような構成により、出力クロックの周波数を測定
することにより、そのパルス幅を精度良く決めることが
できる。
端子２０１にはＬＳＩテスタからのクロックが入力され
、端子２０２には遅延量制御信号が入力される。端子２
０３にはリングオシレータイネーブル信号が入力される
。端子２０４から所定のパルス幅に制御されたクロック
パルスが、アドレスラッチ（１３０）および出力ラッチ
手段（１４０）に出力−される。端子２０２に入力され
る遅延量制御信号はデコーダ２１０に取り込まれる。
、端子２０２には遅延量制御信号が入力される。端子２
０３にはリングオシレータイネーブル信号が入力される
。端子２０４から所定のパルス幅に制御されたクロック
パルスが、アドレスラッチ（１３０）および出力ラッチ
手段（１４０）に出力−される。端子２０２に入力され
る遅延量制御信号はデコーダ２１０に取り込まれる。
否定論理和回路の各数字は、クロックの相対的な遅延量
を表す。したがって、端子２０３のリングオシレータイ
ネーブル信号をローにし、デコーダ２１０によりパス２
２０１を選択する信号を送出すると、論理和回路２３０
の出力に接続される周波数カウンタ（図示せず）には、
この２５段リングオシレータの遅延時間Ｔ□２．が測定
される。
を表す。したがって、端子２０３のリングオシレータイ
ネーブル信号をローにし、デコーダ２１０によりパス２
２０１を選択する信号を送出すると、論理和回路２３０
の出力に接続される周波数カウンタ（図示せず）には、
この２５段リングオシレータの遅延時間Ｔ□２．が測定
される。
この結果から、パス２２０Ｉ〜２２０．をそれぞれ選択
した場合のチョップパルス幅（ｔｗ□５）を算出するこ
とができる。たとえば、パス２２ｏ１の場合には、 ｔ ｗｃ【ｋ＝ Ｔｐｄ２Ｓ Ｘ ＝ Ｔｐａ
ｔｈ ＋となり、以下同様にパス２２０□〜２２０．に
ついては、それぞれ、 Ｔ□いｚ ＝Ｔ□ｚｓＸ１９／２５ Ｔ ｐｉい。＝ ＴｐｄｚｓＸ ２１ ／ ２５Ｔ ｐ
Ｈい４＝ Ｔｐｄ２Ｓ×２３ ／ ２５’Ｔ’ｐａいｓ
＝Ｔ□２゜ となる。
した場合のチョップパルス幅（ｔｗ□５）を算出するこ
とができる。たとえば、パス２２ｏ１の場合には、 ｔ ｗｃ【ｋ＝ Ｔｐｄ２Ｓ Ｘ ＝ Ｔｐａ
ｔｈ ＋となり、以下同様にパス２２０□〜２２０．に
ついては、それぞれ、 Ｔ□いｚ ＝Ｔ□ｚｓＸ１９／２５ Ｔ ｐｉい。＝ ＴｐｄｚｓＸ ２１ ／ ２５Ｔ ｐ
Ｈい４＝ Ｔｐｄ２Ｓ×２３ ／ ２５’Ｔ’ｐａいｓ
＝Ｔ□２゜ となる。
前もってＲＡＭＩ １０のアドレスアクセス時間ＴＡＡ
をチェックするための規格値Ｔ Ａ Ａ ＣＬ ｋを定
め、Ｔｐａｔｈ 、ｌ−＋ ＜ ＴＡＡｃＬｋ＜
Ｔ９ａｔｈ。
をチェックするための規格値Ｔ Ａ Ａ ＣＬ ｋを定
め、Ｔｐａｔｈ 、ｌ−＋ ＜ ＴＡＡｃＬｋ＜
Ｔ９ａｔｈ。
となるパスｎを使用してＲＡＭの動作試験を行なう。
したがって、ＬＳＩテスタから与えられるクロックの精
度にかかわりなく、クロックパルス幅可変手段１２０で
精度の良いパルス幅を有するクロックを出力することが
できる。
度にかかわりなく、クロックパルス幅可変手段１２０で
精度の良いパルス幅を有するクロックを出力することが
できる。
すなわち、クロックパルス幅可変手段１２０から出力さ
れるクロックパルスのパルス幅に応じて、ＲＡＭｌｌ０
のアドレスアクセス時間ＴＡＡを正確に測定できる。
れるクロックパルスのパルス幅に応じて、ＲＡＭｌｌ０
のアドレスアクセス時間ＴＡＡを正確に測定できる。
上述したように、本発明によれば、クロックパルスのパ
ルス幅に応じてＲＡＭのアドレスアクセス時間を正確に
測定できる。
ルス幅に応じてＲＡＭのアドレスアクセス時間を正確に
測定できる。
また、共通りロックを利用できるので特殊回路（高精度
パルス発生回路）の導入が可能になる。
パルス発生回路）の導入が可能になる。
さらに、ＲＡＭの出力をたとえばエミッタフォロアで論
理和を作ることにより、本来の出力にほとんど影響を与
えずにラッチ回路も一個用意するだけでよいなどの優れ
た効果がある。
理和を作ることにより、本来の出力にほとんど影響を与
えずにラッチ回路も一個用意するだけでよいなどの優れ
た効果がある。
第１図は本発明のＲＡＭ試験方式の原理ブロック図、
第２図は本発明の一実施例におけるＲＡＭ試験方式の構
成を示すブロック図、 第３図は本発明実施例の動作を説明するタイムチャート
、 第４図はクロックパルス幅可変手段の構成例を示す図で
ある。 図において、 １１０はＲＡＭ。 １２０はクロックパルス幅可変手段、 １３０はアドレスラッチ、 １４０は出力ラッチ手段、 １４１は比較する手段、 １４２は出力ラッチ、 １４３〜１４８は否定論理和回路である。 本今ロ月伶ジＰフ”ｐｌ、７０ 第１図 １１．０ 杢脂明尖→例 （ａ） クロ・・７７ （ｄ）８臓 ： （ｅ）プ、７＋：４カ
”寸力作フイＺ８今ヤード 第３図 ７ｐ、、７ハ％又’ｔ’＃１”Ｊ’；４４９（１２０）
ａｚ 木ルペ＜ｚＢ第４図
成を示すブロック図、 第３図は本発明実施例の動作を説明するタイムチャート
、 第４図はクロックパルス幅可変手段の構成例を示す図で
ある。 図において、 １１０はＲＡＭ。 １２０はクロックパルス幅可変手段、 １３０はアドレスラッチ、 １４０は出力ラッチ手段、 １４１は比較する手段、 １４２は出力ラッチ、 １４３〜１４８は否定論理和回路である。 本今ロ月伶ジＰフ”ｐｌ、７０ 第１図 １１．０ 杢脂明尖→例 （ａ） クロ・・７７ （ｄ）８臓 ： （ｅ）プ、７＋：４カ
”寸力作フイＺ８今ヤード 第３図 ７ｐ、、７ハ％又’ｔ’＃１”Ｊ’；４４９（１２０）
ａｚ 木ルペ＜ｚＢ第４図
Claims (2)
- （１）ＲＡＭ（１１０）の動作クロックパルスのパルス
幅を変化させるクロックパルス幅可変手段（１２０）と
、 クロックパルス幅可変手段（１２０）の出力クロックが
それぞれ供給され、ＲＡＭ（１１０）のアドレス入力部
およびデータ出力部にそれぞれ接続されるアドレスラッ
チ（１３０）および出力ラッチ手段（１４０）とを備え
、 出力ラッチ手段（１４０）は、ＲＡＭ（１１０）の出力
とＲＡＭアドレスアクセス時間に応じた出力期待値とを
比較する手段（１４１）と、この手段（１４１）の出力
を前記クロックパルスの後縁でラッチする出力ラッチ（
１４２）とを含む、ことを特徴とするＲＡＭ試験方式。 - （２）比較する手段（１４１）は、ＲＡＭ（１１０）の
１ビットあるいは複数ビットの相補出力組の各ビットの
二出力の内、全ビット同時に共通入力信号からスルーあ
るいは反転された試験用入力信号を受け取って書き込み
を行なった際に、共通入力信号が「０」のとき値が「０
」となる出力どうしの論理和出力および「１」となる出
力どうしの論理和出力をそれぞれ出力期待値および出力
期待値の反転値との論理和をとる構成であることを特徴
とする特許請求の範囲第（１）項に記載のＲＡＭ試験方
式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61223298A JPS6378400A (ja) | 1986-09-19 | 1986-09-19 | Ｒａｍ試験方式 |
| CA000546788A CA1287409C (en) | 1986-09-19 | 1987-09-14 | Test system for random access memory |
| US07/098,144 US4849973A (en) | 1986-09-19 | 1987-09-18 | Test system for random access memory |
| EP87308269A EP0260982B1 (en) | 1986-09-19 | 1987-09-18 | Test system for random access memory |
| DE8787308269T DE3781229T2 (de) | 1986-09-19 | 1987-09-18 | Pruefsystem fuer direktzugriffsspeicher. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61223298A JPS6378400A (ja) | 1986-09-19 | 1986-09-19 | Ｒａｍ試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6378400A true JPS6378400A (ja) | 1988-04-08 |
Family
ID=16795951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61223298A Pending JPS6378400A (ja) | 1986-09-19 | 1986-09-19 | Ｒａｍ試験方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4849973A (ja) |
| EP (1) | EP0260982B1 (ja) |
| JP (1) | JPS6378400A (ja) |
| CA (1) | CA1287409C (ja) |
| DE (1) | DE3781229T2 (ja) |
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| EP0260982B1 (en) | 1992-08-19 |
| DE3781229T2 (de) | 1993-02-11 |
| US4849973A (en) | 1989-07-18 |
| EP0260982A2 (en) | 1988-03-23 |
| DE3781229D1 (de) | 1992-09-24 |
| CA1287409C (en) | 1991-08-06 |
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