JP2620072B2

JP2620072B2 - 論理回路試験装置

Info

Publication number: JP2620072B2
Application number: JP61292230A
Authority: JP
Inventors: 茂菅森
Original assignee: 株式会社アドバンテスト
Priority date: 1986-12-08
Filing date: 1986-12-08
Publication date: 1997-06-11
Anticipated expiration: 2012-06-11
Also published as: JPS63144269A

Description

【発明の詳細な説明】「産業上の利用分野」この発明は論理回路、特に大規模にLSI化された論理
回路の試験に適する論理回路試験装置に関する。

「従来の技術」従来の論理回路試験装置は第４図に示すようにパタン
発生器11から論理試験パタンを発生して論理波形整形部
12へ供給する。一方タイミング発生器13からタイミング
信号をも論理波形整形部12へ供給し、被試験論理回路14
の交流特性に従つて入力された論理試験パタンをNRZ波
形、RZ波形などに波形整形してドライバ15を通じて被試
験論理回路14の対応する入力ピンへ供給する。

一方、被試験論理回路14の出力ピンからの出力パタン
は比較器16,17で論理レベルV_H,V_Lと比較されて、それぞ
れ論理レベルのパタンに整形され、その論理レベルパタ
ン出力は論理比較制御部18でパタン発生器11からの期待
値パタンと論理比較され、被試験論理回路14が良品が不
良品かの判定がなされる。比較器16,17における論理レ
ベルへの変換タイミング、論理比較制御部での比較結果
の判定タイミングはそれぞれタイミング発生器13よりの
各タイミング信号により行われる。

論理LSIを設計すると、論理シミュレータにより実時
間動作のシミュレーションを行い、正しい動作を行うか
否かを調べている。論理シミュレータの出力データは例
えば第５図に示すように各時刻ごとに各入力ピンの状態
と、各出力ピンの状態とが出力される。従来においては
この論理シミュレータの出力データ中の被試験論理回路
14の入力ピンの印加する試験パタンからパタン発生器11
で発生すべき時間情報を含まない論理試験パタンと、タ
イミング発生器13が発生すべき論理情報を含まないタイ
ミング信号とを展開して作つていた。被試験論理回路が
複雑になるに従つて論理パタンのサイクルだけで例えば
256K種類もあり、また各サイクルでのタイミング情報が
32ビット程度必要であり、更にそのタイミングクロツク
の位相が64程度であるため、250K×32×64もの著しく多
量の情報を必要とし、これらを区別して記憶させるには
その記憶容量が著しく多くなり、かつこれを実時間で読
出してタイミングの位相を制御することは困難である。

このような点から論理シミュレータの出力データを参
照し、その比較的似たパタンの組分けをグループ分、そ
のグループを代表する論理試験パタンと、タイミング
と、期待値を作つて試験を行つていた。このためそのグ
ループ分けと、各パタンの作成とに多くに時間を必要と
し、しかも実際のデータから僅かずれた試験を行うた
め、それだけ正確な試験を行うことはできなかつた。

「問題点を解決するための手段」第１発明によれば基準信号発生部からの基準信号が基
準信号計数部にて計数される。その基準信号計数部の計
数結果により第１、第２、第３メモリがそれぞれ読出さ
れる。第１、第２、第３メモリの各アドレス対応の記憶
部にはそれぞれ“1"又は“0"と、“1"の場合は基準信号
の１周期以内の遅延情報とが記憶されてあり、これら第
１、第２、第３メモリからそれぞれ読出された“1"によ
り第１、第２、第３ゲートで１つの基準信号が取出さ
れ、これら第１、第２、第３ゲートより取出された基準
信号はそれぞれ第１、第２、第３微小遅延部で第１、第
２、第３メモリから読出された遅延情報だけ遅延され、
これら第１、第２微小遅延部の各出力によりフリップフ
ロップがセット、リセット制御され、そのフリップフロ
ップの出力が被試験論理回路に被試験信号として供給さ
れる。また第３微小遅延部の出力により比較器が動作さ
れ、その比較器には被試験論理回路の出力が供給され、
これが所定の論理レベルであるか否かの判定が行われ
る。

第２発明によれば基準信号発生部からの基準信号が基
準信号計数部にて計数され、第１、第２、第３アドレス
計数器の計数値をアドレスとしてそれぞれ第１、第２、
第３メモリが読出される。第１、第２、第３メモリの各
アドレス対応の記憶部には計数値情報と基準信号の１周
期以内の遅延情報とが記憶されている。第１、第２、第
３メモリからそれぞれ読出された計数値情報と基準信号
計数部の計数値とがそれそれ一致すると第１、第２、第
３一致検出部で一致出力が発生され、第１、第２、第３
一致検出部の一致出力でそれぞれ第１、第２、第３アド
レス計数器のアドレスが歩進され、また第１、第２、第
３一致検出部の一致出力によりそれぞれ第１、第２、第
３ゲートで基準信号の１つが取出され、これら第１、第
２、第３ゲートより取出された基準信号はそれぞれ第
１、第２、第３微小遅延部で第１、第２、第３メモリか
ら読出された遅延情報だけが遅延され、これら第１、第
２微小遅延部の各出力によりフリップフロップがセッ
ト、リセット制御され、そのフリップフロップの出旅が
被試験論理回路に試験信号として供給される。また第３
微小遅延部の出力により比較器が動作され、その比較器
には被試験論理回路の出力が供給され、これが所定の論
理レベルであるか否かの判定が行われる。

基準信号計数部と第１、第２メモリと、第１、第２微
小遅延部と、フリツプフロツプとにより、所望の波形及
びタイミングをもつた試験信号が得られるが、その試験
信号の前縁のタイミングと、後縁のタイミングとを、論
理シミュレータ出力データを見てそこに示されている値
に応じて直接的に比較的簡単に作ることができる。同様
に第３微小遅延部の出力から判定すべきタイミングを得
るが、これも論理シミュレータの出力データを見て所望
の値に直接的に作ることができる。これらのためその被
試験論理回路にとつて最も好ましい試験を行うことがで
き、かつそのための準備も頗る簡単である。

「第１実施例」第１図に第１発明の実施例を示す。基準信号発生部21
から周波数が一定の基準信号が発生され、その基準信号
は基準信号数部22で計数される。一方第１乃至４メモリ
23乃至26がそれぞれ設けられ、これら第１〜第４メモリ
23〜26にはタイミング情報と遅延情報とが記憶され、基
準信号計数部22の計数値がその記憶したタイミング情報
となると、そのメモリから遅延情報を読出すと共にタイ
ミング信号を出力する。

例えば第１〜第４メモリ23〜26は基準信号計数部22の
計数値をアドレスとして読出される。第１〜第４メモリ
23〜26にはタイミング信号を出力すべきアドレス位置に
タイミング情報として“1"が記憶され、その他のアドレ
スには“0"が記憶されている。またその“1"が記録され
たアドレスには遅延情報も記憶されている。第１〜第４
メモリ23〜26から“1"が読出されると、その読出し出力
はそれぞれ端子31〜34に出力され、これら端子31〜34の
出力はそれぞれゲート35〜38へ供給される。ゲート35〜
38には基準信号発生部21から基準信号が入力されてい
る。従つて例えばメモリ23からタイミング情報“1"が読
出されると、ゲート35から基準信号がタイミング信号と
して通過出力される。

ゲート35〜38の各出力タイミング信号はそれぞれ微小
遅延部41〜44へ入力される。一方メモリ23〜26より読出
された遅延情報は端子45〜48をそれぞれ通じて遅延量制
御信号として微小遅延部41〜44へ供給される。例えば微
小遅延部41ではゲート35からのタイミング信号が端子45
の遅延情報に応じて遅延がなされて出力される。この遅
延量は基準信号の周期内での遅延であり、デジタル的に
遅延を行う場合は試験信号の前縁を決定する時間分解能
に応じて遅延量の最小単位が決定される。

微小遅延部41,42の各出力によりそれぞれプリツプフ
ロツプ49がセツト、リセツト制御され、そのプリツプフ
ロツプ49の出力は試験信号としてドライバ15を通じて被
試験論理回路14の一つの入力ピンへ供給される。図に示
してないが被試験論理回路14の他の各入力ピンと対応し
て第１メモリ23、第２メモリ24、ゲート5,36、微小遅延
部41,42、フリツプフロツプ49、ドライバ15の組がそれ
ぞれ設けられる。

微小遅延部43,44の各出力は比較器51,52に動作指令、
いわゆるストローブとして供給され、これが与えられた
時だけ比較結果を出力し、その他は高出力インピーダン
スの状態とされる。被試験論理回路14の出力ピンは比較
器51の反転入力側、比較器52の非反転入力側へ供給され
る。比較器51の非反転入力側には論理レベル“H"の基準
値V_OHが、比較器52の反転入力側には論理レベル“L"の
基準値V_OLがそれぞれ与えられている。

第３、第４メモリ25,26には被試験論理回路14の出力
論理レベルを判定するタイミングと、期待値が高レベル
“H"かを判定する場合には、第３メモリ25に、低レベル
“L"かを判定する場合は、第４メモリ26の各対応するア
ドレスに“1"と、遅延情報とが記憶される。図に示して
ないが、これら第３メモリ25、第４メモリ26、ゲート3
7,38、微小遅延部43,44、比較器51,52の組が、被試験論
理回路14の他の出力ピンに対しても設けられる。

次に第２図を参照して動作を説明する。基準信号は第
２図Ａに示すように一定周期Ｔであり、基準信号計数部
22の計数内容は第２図Ｂに示すように変化する。第１メ
モリ23のアドレス1,4,6にタイミング情報“1"と遅延情
報t₁₁,t₁₄,t₁₆とがそれぞれ記憶されていたとすると、
基準信号計数部22の計数値が１になると、第２図Ｃに示
すように第１メモリの端子31の出力が高レベル“1"とな
り、また端子45よりt₁₁が読出される（第２図Ｄ）。こ
の端子31の高レベルでゲート35を通過したタイミング信
号（基準信号）は微小遅延部41で遅延情報t₁₁だけ遅延
され、第２図Ｅに示す遅延タイミング信号が出力され
る。同様に計数内容4,6で遅延タイミング信号が第２図
Ｅに示すように出力される。

第２メモリ24には第２図F,Gにそれぞれ示すようにア
ドレス3,5,n＋１にタイミング情報“1"と遅延情報t₂₃,t
₂₅,t_2n+1がそれぞれ記憶されているとすると、計数内容
3,5,n＋１でその基準位置に対しそれぞれt₂₃,t₂₅,t_2n+1
だけ遅延したタイミング信号が第２図Ｈに示すように得
られる。

フリツプフロツプ49は第２図Ｅのタイミング信号でセ
ツトされ、第２図Ｈのタイミング信号でリセツトされる
ため、ドライバ15より第２図Ｉに示す試験信号が被試験
論理回路14へ供給される。

一方、第２図J,Kにそれぞれ示すように第３メモリ25
のアドレス4,7にタイミング情報“1"と、遅延情報t₃₄,t
₃₇とがそれぞれ記憶されているとする。従つて前述と同
様に第２図Ｌに示すように基準信号計数部22の内容が4,
7になるとそれぞれその基準からt₃₄,t₃₇だけ遅延された
ストロープパルスが発生し、これが比較器51へ入力され
る。比較器51には被試験論理回路14の出力ピンから例え
ば第２図Ｍに示す出力パタンが供給されたとすると、計
数内容４で発生したストローブの時は出力パタンは論理
レベル“H"の基準値V_OHよりも高レベルのため、比較器5
1から出力は生じないが、計数内容７で発生したストロ
ープの時は出力パタンのレベルが論理レベル“H"の基準
値V_OHよりも低いため、第２図Ｎに示すように不良情報
が出力される。

第４メモリ26、ゲート38、微小遅延部44、比較器52に
ついては特に図を用いて説明しないが、所望の時にスト
ローブを発生し、その時出力パタンが基準レベルV_OLよ
り高いと不良情報が出力される。

「第２実施例」第３図は第２発明の実施例を示し、第１図と対応する
部分には同一符号を付けてある。この実施例では基準信
号計数部22の計数内容で、第１〜第４メモリ23〜26を直
接読出すことは行わない。第１〜第４メモリ23〜26には
その各アドレス位置に順番にタイミング情報として、タ
イミング信号を出力すべく基準信号計数部22の計数値と
遅延情報とが記憶される。例えば第１メモリ23の記憶情
報から第２図Ｅに示す遅延タイミング信号を出力するに
は、第１メモリの１番地に１とt₁₁が、２番地に４とt₁₄
が、３番地に６とt₁₆がそれぞれ記憶されてある。これ
らタイミング情報1,4,6は端子31に読出され、遅延情報t
₁₁,t₁₄,t₁₆は端子45に読出される。

第１〜第４メモリ23〜26の端子31〜34よりの各タイミ
ング情報は基準信号計数部22の計数値と一致検出部61〜
64でそれぞれ比較され、両者が一致するとそれぞれゲー
ト制御信号としてゲート35〜38へそれぞれ供給される。
第１〜第４メモリ23〜26に対しアドレス計数器65〜68が
それぞれ設けられ、アドレス計数器65〜68は最初に初期
値１番地に設定されてあり、このアドレス計数器65〜68
の計数値で第１〜第４メモリ23〜26はそれぞれアドレス
指定される。一致検出部61〜64でそれぞれ一致が検出さ
れるとアドレス計数器65〜68の対応するものがそれぞれ
１歩進させる。従つて例えば第１メモリ23においては端
子31に１が出力されてから基準信号計数部22の計数内容
が１になるとゲート35が開き、タイミング信号が出力さ
れると共に、アドレス計数器65の内容は２となり、第２
メモリは２番地が読出され、つまり端子31,45にそれぞ
れ4,t₁₄が読出される。このように構成されているため
第１〜第４メモリ23〜26はその各番地が有効に利用され
ることになる。その他の動作は第１図の場合と同様であ
る。

「発明の効果」この発明は以上のように構成されているから、例えば
第５図に示した論理シミュレータ出力データを見て、そ
の第１入力ピンについて200pSで遅延タイミング信号が
微小遅延部41から得られるように第１メモリ23に対する
タイミング情報及び遅延情報を記憶し、12500pSに微小
遅延部41から遅延タイミング信号が得られるように第２
メモリ24に対するタイミング情報及び遅延情報を書込め
ばよい。従つて時間情報を含まない試験パタンと、パタ
ン情報を含まないタイミングとに分離してデータを作る
必要がなく、第１〜第４メモリ23〜26に対するデータの
作成が極めて簡単である。しかも従来においては限られ
たタイミング分解能、試験パタンの組合せで行うため論
理シミュレータ出力データと試験パタンとを正確に一致
させることができず、ある程度グループ化して試験パタ
ンを作つていたが、そのため作業が大変な上、正確な試
験を行うことができなかつたが、この発明では論理シミ
ュレータ出力データの時刻に正確にタイミング信号を一
致させることができ、それだけ正しい試験を行うことが
できる。

また従来においては出力パタンに対し、先ずその論理
レベルを決定し、その後、期待値と論理比較したが、こ
の発明では論理レベル決定と同時にストローブパルスで
期待値と一致したか否かをも検出でき、論理比較回路を
省略できる。

【図面の簡単な説明】

第１図はこの発明の第１実施例を示すブロツク図、第２
図は第１図の動作の説明に供するタイムチヤート、第３
図はこの発明の第２実施例を示すブロツク図、第４図は
従来の論理回路試験装置を示すブロック図、第５図は論
理シミュレータ出力データ例を示す図である。

Claims

(57)【特許請求の範囲】

【請求項１】基準信号を発生する基準信号発生部と、その基準信号を計数する基準信号計数部と、その基準信号計数部の計数値がアドレスとして供給され
て読出され、各アドレス対応の記憶部に“1"又は“0"
と、“1"の場合は上記基準信号の周期内の遅延情報とが
それぞれ記憶された第１、第２、第３メモリと、これら第１、第２、第３メモリからそれぞれ読出された
“1"により上記基準信号の１つを取出す第１、第２、第
３ゲートと、上記第１、第２、第３メモリよりそれぞれ読出された遅
延情報だけそれぞれ第１、第２、第３ゲートより取出さ
れた基準信号を遅延する第１、第２、第３微小遅延部
と、上記第１微小遅延部の出力及び第２微小遅延部の出力に
よりそれぞれセット、リセットされ、出力を被試験論理
回路へ試験信号として出力するフリップフロップと、上記第３微小遅延部の出力により動作させられ、上記被
試験論理回路の出力が入力され、それが所定の論理レベ
ルであるか否かを判定する比較器とを具備する論理回路
試験装置。
【請求項２】基準信号を発生する基準信号発生部と、その基準信号を計数する基準信号計数部と、各アドレス対応の記憶部に計数値情報と遅延情報とがそ
れぞれ記憶された第１、第２、第３メモリと、これら第１、第２、第３メモリよりそれぞれ読出された
計数値情報と上記基準信号計数部の計数値とが一致する
と一致出力を出す第１、第２、第３一致検出部と、これら第１、第２、第３一致検出部の一致出力をそれぞ
れ計数し、その計数値をそれぞれ上記第１、第２、第３
メモリへ読出しアドレスとして供給する第１、第２、第
３アドレス計数器と、上記第１、第２、第３一致検出部の一致出力により上記
基準信号の１つを取出す第１、第２、第３ゲートと、上記第１、第２、第３メモリよりそれぞれ読出された遅
延情報だけそれぞれ第１、第２、第３ゲートより取出さ
れた基準信号を遅延する第１、第２、第３微小遅延部
と、上記第１微小遅延部の出力及び第２微小遅延部の出力に
よりそれぞれセット、リセットされ、出力を被試験論理
回路へ試験信号として出力するフリップフリップと、上記第３微小遅延部の出力により動作させられ、上記被
試験論理回路の出力が入力され、それが所定の論理レベ
ルであるか否かを判定する比較器とを具備する論理回路
試験装置。