DE3781229T2

DE3781229T2 - Pruefsystem fuer direktzugriffsspeicher.

Info

Publication number: DE3781229T2
Application number: DE8787308269T
Authority: DE
Inventors: Katsuhisa Kubota
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-09-19
Filing date: 1987-09-18
Publication date: 1993-02-11
Anticipated expiration: 2007-09-19
Also published as: EP0260982A3; EP0260982B1; US4849973A; DE3781229D1; JPS6378400A; EP0260982A2; CA1287409C

Description

Die vorliegende Erfindung bezieht sich auf ein Prüfsystem für einen Speicher mit wahlfreiem Zugriff (RAM).
Im allgemeinen werden bei einem bekannten Prüfverfahren der Zugriffszeit von RAMs Signale an Adreßeingangsanschlußstifte eines RAM von Treibern eines LSI-Testers abgegeben, und die Ausgaben des RAM werden einem Komparator zugeführt, wodurch die Messung der Adreßzugriffszeit erfolgt. In diesem Fall sind die Adreßeingänge des RAM mit einem Takteingang der Verriegelung äquivalent, wenn eine Eingangsverriegelung vorgesehen ist.
Bei dem bekannten RAM-Prüfsystem wird der Ausgang eines Oszillators jeder Verzögerungsschaltung zugeführt, und gesetzte Signale werden auch an die Verzögerungsschaltungen abgegeben, um ein Taktsignal Nr. 1 und ein Taktsignal Nr. 2 zu erzeugen. Das Taktsignal Nr. 1 wird Flip-Flop-Schaltungen der Eingangsseite zugeführt, und Adreßsignale werden den Flip-Flop-Schaltungen zugeführt, um den Ausgang der Flip- Flop-Schaltungen zu den zu prüfenden RAM-Elementen zu senden. Andererseits wird das Taktsignal Nr. 2 den Flip- Flop-Schaltungen der Ausgangsseite zugeführt. Jeder Ausgang der Flip-Flop-Schaltungen der Ausgangsseite wird Komparatoren zugeführt, an die jeweils der Erwartungswert angelegt ist, und die Ausgänge der Komparatoren werden zu einem Diskriminator gesendet.
In der Anordnung von Fig. 1 werden zwei Taktsignale mit unterschiedlichen Verzögerungszeiten der Flip-Flop-Schaltung der Eingangsseite und der Flip-Flop-Schaltung der Ausgangsseite durch den Anschlußstift PIN-A bzw. durch den Anschluß stift PIN-B zugeführt.
Deshalb tritt ein Problem dahingehend auf, daß auf Grund des zeitlichen Unterschiedes der Signale durch verschiedene Anschlußstifte des LSI-Testers ein Fehler auftritt, und eine Adreßzugriffszeit eines RAM, ansprechend auf den Taktimpuls, kann nicht genau gemessen werden.
US-A-4 430 735 offenbart ein Prüfsystem, bei dem die Ausgangsdaten von einem zu prüfenden Speicher in zwei separate Busse geteilt werden, die einen direkten Ausgangsbus und einen verzögerten Ausgangsbus darstellen. Ein Komparator vergleicht die direkten und verzögerten Ausgangssignale, um zu gewährleisten, daß die "stabilisierten" verzögerten Ausgangsdaten den direkten Ausgangsdaten exakt entsprechen. Ein zweiter Komparator kann verwendet werden, um eine minimale Zeitperiode herzustellen, nach der sich die Ausgangsdaten akzeptabel stabilisiert haben. Ein Adreßregister ist auf einer Eingangsseite des Speichers zum Empfangen eines Adreßtaktes vorgesehen, und ein Datenregister ist auf der Ausgangsseite des Speichers zum Empfangen eines Datentaktes zum Abtasten der Ausgangsdaten vorgesehen. Eine analoge Sägezahnspannung wird verwendet, um den Start von sowohl des Adreßtaktes als auch des Datentaktes zu setzen.
Gemäß einem ersten Aspekt der vorliegenden Erfindung ist ein Prüfsystem für einen Speicher mit wahlfreiem Zugriff (RAM) gemäß dem beiliegenden Anspruch 1 vorgesehen.
Ein zweiter Aspekt der Erfindung sieht ein Prüfsystem für einen RAM gemäß dem beiliegenden Anspruch 2 vor.
Die vorliegende Erfindung nutzt nur einen Kanal und verwendet die Zugriffszeit zwischen den Eingangs- und Ausgangsverriegelungen eines zu prüfenden RAMs, wodurch der Bitversatz beachtlich reduziert wird.
An Hand eines Beispiels wird Bezug auf die beiliegenden Zeichnungen genommen, in denen:
Figur 1 ein Blockdiagramm eines bekannten RAM-Testers ist;
Fig. 2 ein Prüfsystem für einen RAM gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 3 die Struktur eines Taktimpulsbreite-Änderungsteils im System von Fig. 2 zeigt;
Fig. 4 die Wellenformen der Signale zeigt, die in den Teilen des Systems von Fig. 2 erscheinen;
Fig. 5 ein Wellenformdiagramm ist, das die Signale zeigt, die in den wesentlichen Teilen im System von Fig. 2 erscheinen;
Fig. 6 die Struktur eines Komparatorteils und eines Ausgangsverriegelungsteils in Fig. 2 der vorliegenden Erfindung zeigt; und
Fig. 7 die Wellenformen an den Ausgangsteilen des Komparatorteils und an den Punkten A, B, ... E und F des Ausgangsverriegelungsteils zeigt.
Bevor die bevorzugten Ausführungsformen der vorliegenden Erfindung beschrieben werden, erfolgt die Beschreibung eines bekannten Prüfsystems für einen RAM unter Bezugnahme auf Figur 1.
In Fig. 1 wird der Ausgang eines Oszillators jeder Verzögerungsschaltung zugeführt, und gesetzte Signale werden den Verzögerungsschaltungen zugeführt, um ein Taktsignal Nr. 1 und ein Taktsignal Nr. 2 zu erzeugen. Das Taktsignal Nr. 1 wird den Flip-Flop-Schaltungen der Eingangsseite zugeführt, und Adreßsignale werden den Flip-Flop-Schaltungen zugeführt, um den Ausgang der Flip-Flop-Schaltungen zu zu prüfenden Speicherelementen zu senden. Andererseits wird das Taktsignal Nr. 2 den Flip-Flop-Schaltungen der Ausgangsseite zugeführt. Jeder Ausgang der Flip-Flop-Schaltungen der Ausgangsseite wird zu jedem der Komparatoren zugeführt, an die jeweils der Erwartungswert angelegt ist, und die Ausgänge der Komparatoren werden zu einem Diskriminator gesendet.
Bei dem System von Fig. 1 werden zwei Taktsignale mit unterschiedlichen Verzögerungszeiten der Flip-Flop-Schaltung der Eingangsseite und der Flip-Flop-Schaltung der Ausgangsseite durch den Anschlußstift PIN-A bzw. durch den Anschlußstift PIN-B zugeführt.
Ein Prüfsystem für einen RAM gemäß einer Ausführungsform der vorliegenden Erfindung wird jetzt unter Bezugnahme auf Fig. 2 beschrieben.
In Fig. 2 wird ein Taktimpuls zu einem Taktimpulsbreite-Änderungsteil 2 gesendet, wo ein Verzögerungssteuersignal abgegeben wird, um die Breite des Taktimpulses zu ändern. Der Ausgang des Taktimpulsbreite-Änderungsteils 2 wird gleichzeitig zu den Adreßverriegelungen 4 und einer Ausgangsverriegelung 6 gesendet. Die Adreßverriegelungen 4 tasten neue Adreßsignale durch eine Vorderflanke des Taktimpulses ab, und die Ausgangsverriegelung 6 wird durch eine Rückflanke des Taktimpulses verriegelt (Das Abtasten erfolgt auch von der Vorderflankentaktierung), wodurch der Ausgang des RAM 1 mit dem Ausgangserwartungswert, ansprechend auf die Adreßzugriffszeit des RAM 1, durch einen Komparator 5 oder eine exklusive ODER-Schaltung verglichen wird. Das exklusive ODER-Gatter wird einen Ausgang (logisch 1) nur bereitstellen, wenn die zwei Eingänge nicht gleich sind. Dies bedeutet, daß die zwei Eingänge einen unterschiedlichen logischen Pegel haben müssen, damit ein Ausgang logisch 1 auftritt. Zu beachten ist, daß sich bei dem exklusiven ODER-Gatter ein Ausgang (logisch 1) nur in Schritten ergibt, wenn zwei Eingänge "0", "1" oder "1", "0" sind, wobei die Eingänge einen unterschiedlichen logischen Zustand haben.
Das exklusive ODER-Gatter wird bei der Binärworterfassung verwendet. Wenn zum Beispiel zwei Eingangswörter identisch sind, ist der Ausgang niedrig. Wenn die Wörter nicht identisch sind, ist der Ausgang hoch. Dieser Typ von Wortvergleich ist sehr hilfreich, wenn in einer großen Menge von Daten oder Wörtern nach einem besonderen Wort gesucht wird. Die Anzahl des Auftretens des Wortes kann mit dieser Schaltung gezählt werden, indem eine Häufigkeitszählung des Wortes vorgesehen wird. Die Adreßzugriffszeit des RAM kann durch die Komparatorausgabe mit hoher Genauigkeit gemessen werden. Außerdem kann die Impulsbreite des Taktimpulses gezählt werden, indem die Taktfrequenz durch einen Frequenzzähler gemessen wird.
Unter Verwendung des ausführlichen Schaltungsdiagramms von wichtigen Teilen von Fig. 2 erfolgt eine ausführliche Beschreibung der Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf Fig. 3.
Figur 3 ist ein ausführliches Schaltungsdiagramm eines Taktimpulsbreite-Änderungsteils 2 in Fig. 2.
Das Taktimpulsbreite-Änderungsteil besteht aus einer variablen Verzögerungsschaltung mit fünfundzwanzig Stufen von Ringoszillatoren und einer Zerhackerschaltung, die die Impulsbreite ansprechend auf die Verzögerungszeit bestimmt. Auf der Grundlage solch eines Aufbaus wird die Frequenz des Ausgangstaktes gemessen, um seine Impulsbreite mit hoher Genauigkeit zu bestimmen.
Ein Takt von einem LSI-Tester wird an einem Anschluß 201 eingegeben, und ein Ringoszillator-Freigabesignal wird an einem Anschluß 203 eingegeben. Der Taktimpuls, der auf eine vorbestimmte Impulsbreite gesteuert ist, wird von einem Anschluß 204 ausgegeben und zu einer Adreßverriegelung 4 und einer Ausgangsverriegelung 6 (Fig. 2) gesendet. Ein Verzögerungszeit-Steuersignalgenerator 21 erzeugt ein Verzögerungszeit-Steuersignal und sendet es zu einem Dekoder 22, und dann, nach einer Dekodierungsoperation, wird der Ausgang des Dekoders 22 zu fünf NOR-Schaltungen Nr. 17, 19, 21, 23 und 25 gesendet.
Jede Ziffer der NOR-Schaltungen DLY (1) bis DLY (25) repräsentiert einen relativen Verzögerungsbetrag eines Taktsignals. Wenn das Ringoszillator-Freigabesignal an einem Anschluß 203 NIEDRIG ist, und ein Signal gesendet wird, das einen Weg 221 durch einen Dekoder 22 auswählt, kann deshalb die Verzögerungszeit Td25 der fünfundzwanzig Stufen des Ringoszillators an einem Frequenzzähler (nicht gezeigt) gemessen werden, der mit dem Ausgang der ODER-Schaltung 23 verbunden ist. Als Resultat kann, wenn die Datenwege 221 bis 225 entsprechend ausgewählt werden, die zerhackte Impulsbreite tWC berechnet werden. Zum Beispiel beim Datenweg 221,
tWC = Td25 x (17/25) = Tpl
Dasselbe gilt für die Wege 222 bis 225,
Tp2 = Td25 x (19/25)
Tp3 = Td25 x (21/25)
Tp4 = Td25 x (23/25)
Tp5 = Td25
Der Betriebstest eines RAM wird so ausgeführt, daß der Standardwert TAACK zum Prüfen einer Adreßzugriffszeit TAA eines RAM 1 vorher bestimmt und der Datenweg mit der Bedingung
Tp(n-1) < TAACK < Tpn
genutzt werden kann.
Ungeachtet der Genauigkeit der Taktimpulsbreite, die durch einen LSI-Tester angegeben wird, kann deshalb ein Takt mit einer Impulsbreite mit einer guten Genauigkeit durch ein Taktimpulsbreite-Änderungsteil 2 (Fig. 2) ausgegeben werden.
Das heißt, ansprechend auf die Impulsbreite eines Taktimpulsausgangs von dem Taktimpulsbreite-Änderungsteil 2 kann die Adreßzugriffszeit TAA des RAM 1 genau gemessen werden.
Figur 4 ist ein Wellenformendiagramm von jedem Teil in Fig. 2. In Fig. 4 bezeichnet Punkt (1) ein Adreßsignal S (3) in Fig. 2, Punkt (2) einen RAM-Ausgang S (1), Punkt (3) einen Erwartungswert S (EXPECT), Punkt (4) einen Komparatorausgang S (5), Punkt (5) einen Takt und Punkt (6) einen resultierenden Ausgang S (6).
Zuerst werden Adreßdaten an eine Adreßverriegelung 4 angelegt, um ein Adreßsignal zu erzeugen. Das Adreßsignal wird an einen RAM 1 angelegt, um die Daten auszugeben. Die Wellenform einer alten Adresse wird zu jener einer neuen Adresse geändert, und dementsprechend wird der RAM-Ausgang von "1" in "0" geändert. In dem Bereich von einer Minimalzeit zu einer Maximal zeit ist der Pegel des RAM-Ausgangs nicht fixiert. Entsprechend wird auch der Ausgangserwartungswert von einem alten Wert in einen neuen Wert geändert. Der Änderungspunkt des Erwartungswertes liegt etwas früher als der Änderungspunkt des Adreßsignals. Ansprechend auf den Änderungspunkt des Ausgangserwartungswertes ändert sich die Ausgabe einer Komparatorschaltung von einem zusammenfallenden Bereich zu einem nicht-zusammenfallenden Bereich und kommt auf den zusarnxnenfallenden Bereich zurück.
Wenn ein gemeinsamer Taktimpuls der Adreßverriegelung 4 und der Ausgangsverriegelung 6 zugeführt wird, tasten die Adreßverriegelungen 4 neue Adreßsignale durch eine Vorderflanke des Taktimpulses ab, und die Ausgangsverriegelung 6 wird veranlaßt, die Verriegelung durch eine Rückflanke des Taktimpulses zu schließen, wodurch der RAM-Ausgang mit dem Ausgangserwartungswert, der auf die Adreßzugriffszeit des RAM anspricht, verglichen wird. Wenn zum Beispiel der Verriegelungsausgang auf der Ausgangsseite von "1" in "0" geändert wird, wenn die Verriegelung geschlossen wird und wenn die Verriegelung definit ist, wird der "0" Ausgang hergestellt. Als Resultat kann die Adreßzugriffszeit des RAM mit hoher Genauigkeit gemessen werden.
Danach werden der Ausgang des RAM 1 und der Ausgangserwartungswert verglichen, und das Resultat des Vergleichs wird durch die Rückflanke des Taktimpulses bei der Ausgangsverriegelung 6 verriegelt. Wenn der Takt mit dem resultierenden Ausgang der Verriegelung zusammenfällt, ist der Ausgang "0".
Die Zellen innerhalb des RAM 1 werden durch den Adreßausgang der Adreßverriegelungen 4 ausgewählt, und der darauf ansprechende Ausgang wird aus dem RAM 1 geholt. Für eine Periode, wenn der Ausgang und der Ausgangserwartungswert durch die NOR-Schaltungen 51, 52, 53 in Fig. 6 verglichen werden. Während dieser Zeit bleiben die NOR-Schaltungen 62, 63 offen, und der Ausgangsverriegelungsteil 6 wird durch eine Rückflanke des Taktimpulses geschlossen, und es wird bestimmt, ob der Ausgang des RAM den Wert des Ausgangserwartungswertes erreicht hat oder nicht. Durch Veränderung der Impulsbreite des Taktimpulses ermöglicht die Zeitperiode von der Öffnungszeit bis zur Schließzeit der Adreßverriegelung und der Ausgangsverriegelung, d. h., die Zeitdauer, die auf die Impulsbreite des Taktimpulses anspricht, das Messen der Adreßzugriffszeit des RAM.
Figur 5 ist ein Wellenformendiagramm, das die Signale zeigt, die in den wesentlichen Teilen in der Anordnung von Fig. 2 erscheinen.
In Fig. 5 bezeichnet Punkt (1) eine Zyklusperiode, Punkt (2) einen Takt, Punkt (3) einen Verriegelungseingang S (3) in Fig. 2, Punkt (4) einen Verriegelungsausgang S (4), Punkt (5) einen RAM-Ausgang S (1), Punkt (6) einen Erwartungswert S (EXPECT), Punkt (7) einen Komparatorausgang S (5), Punkt (8) eine resultierenden Ausgang S (6) und Punkt (9) einen Tester-Strobe-Impuls.
In jeder Zyklusperiode wird ein Takt erzeugt. Ansprechend auf den Verriegelungseingang S (3) und den Verriegelungsausgang S (4) wird der RAM-Ausgang S (1) erzeugt, aber der Pegel des RAM-Ausgangs ist von der minimalen Zeitlänge zur maximalen Zeitlänge nicht fixiert.
Wenn sich der Erwartungswert von "1" auf "0" ändert, wird der Komparatorausgang erzeugt und, ansprechend auf den offenen und geschlossenen Zustand eines Taktes, wird der resultierende Ausgang S (6) erhalten.
Figur 6 ist ein ausführliches Verbindungsdiagramm eines Komparatorteils und eines Ausgangsverriegelungsteils in Fig. 2 der vorliegenden Erfindung.
Bei einer Ausführungsform von Fig. 6 beträgt der Ausgang des RAM 1 4 Bit, die eine Vielzahl von komplementären Ausgängen (+Q, -Q) besitzen. Der RAM hat allgemein nur einen Ausgang (als Beispiel +Q) und hat einen komplementären Ausgang (in diesem Fall -Q) innerhalb des RAM.
In Fig. 2 ist der Ausgangsanschluß des Taktimpulsbreite-Änderungsteils 2 mit einer Adreßverriegelung 4 und Ausgangsverriegelung 6 verbunden. Der Ausgang der Adreßverriegelung 4 ist mit einem Adreßeingang (AD) des RAM 1 verbunden. Die Ausgänge des RAM 1, auf dessen Adresse zugegriffen wurde, werden entsprechend wie jeder Satz von komplementären Ausgängen (+Q&sub0; bis +Q&sub3;, (-Q&sub0;) bis (-Q&sub3;)) erhalten und nach einer verdrahteten ODER-Operation mit dem ersten Eingang der NOR-Schaltungen 52 und 53 verbunden.
Der Komparatorteil 5 besteht aus acht Emitterfolgertyp- Transistoren 501 - 508 und drei NOR-Schaltungen 51, 52 und 53. Die acht Ausgänge des RAM 1 werden in verdrahtete ODER- Ausgänge der wahren Seite (+Q&sub0;, +Q&sub1;, +Q&sub2; und +Q&sub3;) und verdrahtete ODER-Ausgänge der Inversionsseite (-Q&sub0;, -Q&sub1;, -Q&sub2; und -Q&sub3;) geteilt, um jeden ersten Eingang zu den NOR- Schaltungen 52 und 53 zu senden.
Der Ausgangserwartungswert wird an einer NOR-Schaltung 51 eingegeben, der nicht-invertierte Ausgang wird zu einem zweiten Eingangsanschluß der NOR-Schaltung 52 gesendet, und der invertierte Ausgang wird entsprechend zu einem zweiten Eingangsanschluß der NOR-Schaltung 53 gesendet. Der nicht- invertierte Ausgang der NOR-Schaltung 61 wird mit jeden dritten Eingang der NOR-Schaltungen 62 und 63 verbunden, und der invertierte Ausgang wird mit dem ersten Eingang der NOR- Schaltung 62 verbunden. Jeder Ausgang der NOR-Schaltungen 52, 53 und 62 wird mit dem ersten, zweiten bzw. dritten Eingangsanschluß einer NOR-Schaltung 63 verbunden. Der Ausgang der NOR-Schaltung 63 wird mit dem zweiten Eingang der NOR-Schaltung 62 verbunden und wird gleichzeitig als resultierender Ausgang des Ausgangsverriegelungsteils 6 geholt.
Figur 7 ist ein Wellenformendiagramm von jedem Teil von Fig. 6. Nachdem vier verdrahtete ODER (+Q&sub0;, +Q&sub1;, +Q&sub2; und +Q&sub3;) der wahren Seite mit der NOR-Schaltung 52 verbunden sind, wird der erste Eingang A von "1" in "0" geändert, und der zweite Eingang B ist konstant "0". Der Ausgang der NOR- Schaltung 52 ist durch eine Wellenform C gezeigt, und der resultierende Ausgang ist durch einen Wellenformausgang gezeigt. Der nicht-invertierte Ausgang der NOR-Schaltung 61 ist durch die Wellenform D und der invertierte Ausgang durch die Wellenform E gezeigt. Der Ausgang der NOR-Schaltung 62 zeigt die Veränderung von einem NIEDRIGEN Pegel auf einen HOHEN Pegel, und die Verriegelung wird geschlossen.

Claims

1. Ein Prüfsystem für einen Speicher mit wahlfreiem Zugriff (1) mit:

Taktimpulsbreite-Änderungsmitteln (2) zum Ändern einer Impulsbreite von Treiberimpulsen für den Speicher mit wahlfreiem Zugriff, mit einer veränderbaren Verzögerungsschaltung, die aus einer auf ein Eingangstaktsignal ansprechenden Ringoszillatorschaltung besteht, wobei der Verzögerungswert der genannten veränderbaren Verzögerungsschaltung durch Verzögerungswert-Steuersignale gesteuert wird;

einem ersten, zum Anschluß an eine Adreßeingangsschaltung des genannten Speichers mit wahlfreiem Zugriff geeignetem Verriegelungsmittel (4) zum Empfangen des Ausgangstaktsignals des genannten Taktimpulsbreite-Änderungsmittels und zum Verriegeln eines Adreßeingangssignals an der Vorderflanke des genannten Ausgangstaktsignals;

einem zweiten, zum Anschluß an eine Datenausgangsschaltung des genannten Speichers mit wahlfreiem Zugriff geeignetem Verriegelungsmittel (6) zum Verriegeln eines Datenausgangssignals;

wobei beide genannten ersten und zweiten Verriegelungsmittel (4, 6) mit den gleichen Taktsignalen von dem genannten Taktimpulsbreite-Änderungsmittel (2) versorgt werden; und

einem, zum Anschluß an eine Datenausgangsschaltung des genannten Speichers mit wahlfreiem Zugriff geeignetem Vergleichsmittel (5) zum Vergleichen des Datenausgangs des genannten Speichers mit wahlfreiem Zugriff mit einem vorher festgelegtem Erwartungswert, wobei die für den Datenausgang zum Erreichen des Erwartungswertes beanspruchte Zeit einer Adreßzugriffszeit des Speichers mit wahlfreiem Zugriff entspricht;

wobei der Ausgang des genannten Vergleichsmittels (5) durch die Rückflanke des genannten Taktimpulses im genannten zweiten Verriegelungsmittel (6) verriegelt wird.

2. Ein Prüfsystem für einen Speicher mit wahlfreiem Zugriff (1) mit:

einem Taktimpulsbreite-Änderungsmittel (2) zum Ändern einer Impulsbreite von Treiberimpulsen für den Speicher mit wahlfreiem Zugriff;

wobei der Ausgang des genannten Vergleichsmittels (5) durch die Rückflanke des genannten Taktimpulses im genannten zweiten Verriegelungsmittel (6) verriegelt wird;

bei dem das genannte Vergleichsmittel (5) umfaßt:

eine erste verdrahtete ODER-Schaltung, verbunden mit wahren Ausgangsseiten von Transistoren, die zur Steuerung durch wahre Ausgangssignale des genannten Speichers mit wahlfreiem Zugriff (1) geeignet sind;

eine zweite verdrahtete ODER-Schaltung, verbunden mit Inversionsausgangsseiten von Transistoren, die zur Steuerung durch Inversionsausgangssignale des genannten Speichers mit wahlfreiem Zugriff (1) geeignet sind;

ein erstes, auf ein vorher festgelegtes Erwartungswertsignal ansprechendes NOR-Gatter (51) zum Bereitstellen des wahren Ausgangs und des Inversionsausgangs des genannten Erwartungswertsignals;

ein zweites, auf den Ausgang der genannten ersten verdrahteten ODER-Schaltung und den genannten wahren Ausgang des genannten ersten NOR-Gatters ansprechendes NOR-Gatter (52); und

ein drittes, auf den Ausgang der genannten zweiten verdrahteten ODER-Schaltung und den genannten Inversionsausgang des genannten ersten NOR-Gatters ansprechendes NOR-Gatter (53);

und bei dem das zweite Verriegelungsmittel (6) umfaßt:

ein viertes, auf den Ausgang des genannten Taktimpulsbreite- Änderungsmittels (2) ansprechendes NOR-Gatter (61) zum Bereitstellen des wahren Ausgangs und des Inversionsausgangs des genannten Taktimpulses;

das genannte zweite NOR-Gatter (52);

das genannte dritte NOR-Gatter (53);

ein fünftes, auf den Inversionsausgang des genannten vierten NOR-Gatters (61) ansprechendes NOR-Gatter (62); und

ein sechstes, auf die Ausgänge der genannten zweiten (52), dritten (53) und fünften (62) NOR-Gatter ansprechendes NOR-Gatter (63);

wobei der wahre Ausgang des genannten vierten NOR-Gatters (61) den genannten zweiten (52) und dritten (53) NOR-Gattern zur Verfügung gestellt wird, der Ausgang des genannten sechsten NOR- Gatters (63) dem genannten fünften NOR-Gatter (62) zur Verfügung gestellt wird.

3. Ein System nach Anspruch 1, bei dem das genannte Vergleichsmittel (5) umfaßt:

und bei dem das genannte zweite Verriegelungsmittel (6) umfaßt:

ein viertes, auf den Ausgang des genannten Taktimpulsbreite- Änderungsmittels ansprechendes NOR-Gatter (61) zum Bereitstellen des wahren Ausgangs und des Inversionsausgangs des genannten Taktimpulses;

das genannte zweite NOR-Gatter (52);

das genannte dritte NOR-Gatter (53);

4. Ein System nach Anspruch 1, 2 oder 3, bei dem das genannte Taktimpulsbreite-Änderungsmittel (2) in einen RAM oder einen LSI- Tester eingebaut ist.