DE2023741C3 - Testeinrichtung für komplexe elektronische Logikbaugruppen - Google Patents

Testeinrichtung für komplexe elektronische Logikbaugruppen

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DE2023741C3 DE2023741A DE2023741A DE2023741C3 DE 2023741 C3 DE2023741 C3 DE 2023741C3 DE 2023741 A DE2023741 A DE 2023741A DE 2023741 A DE2023741 A DE 2023741A DE 2023741 C3 DE2023741 C3 DE 2023741C3
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Description

Die Erfindung betrifft eine Testeinrichlung nach dem Oberbegriff des Anspruchs I für komplexe elektronische .V-ogikbaugruppen mit zahlreichen äußeren Anschlüssen.
Aus der US-PS 32 86 175 ist bereits eine Testeinrichtung dieser Gattung bekannt, welche einen Signalgcnerator aufweist, der eine Folge von Eingangssignalkombinationcn erzeugt. Weiler ist bei der bekannten Teslcinrichliing cine mil der jeweils zu lestenden Logikbaugrtippe funktionsidentische He/.ugslogikschallung vorgesehen, und die vom Signalgenerator erzeugten Eingangssignalkombinationen werden jeweils gleichzeitig an die Eingänge der zu testenden l.ogikbaugruppe und el je Eingänge der Uezugslogikschaltung angelegt. Ein Vergleicher vergleicht die sich jeweils 1 λ 1
/Tl
aufgrund der angelegten Eingangssignalkombinationen an den Ausgängen der zu testenden Logikbaugruppc und der Bezugslogikschaltung ergebenden Ausgangssignalkombinationen und liefert ein Fehlermeldesignal, wenn keine Koinzidenz zwischen der jeweiligen Ausgangssignalkombination der zu testenden Logikbaugruppe und der entsprechenden Ausgangssignalkombinatiod der Bezugslogikschaltung vorliegt.
Bei der bekannten Testeinrichtung ist vorgesehen, die jeweils zu testenden Logikbaugruppen durch Anlegen sämtlicher möglicher Eingangssignalkombinationen zu prüfen. Bei einer großen Anzahl äußerer Anschlüsse der zu testenden Logikbaugruppen ist dies aber praktisch nicht mehr durchführbar, da sich bei vielen Eingängen so viele verschiedene Eingangssignalkombinationsmöglichkeiten ergeben, daß, wollte man alle diese Kombinationsmöglichkeiten zur Prüfung verwenden, sich praktisch unendlich lange Prüfzeiten ergeben würden.
Ferner ist es aus »IEEE Transactions on Electronic Computers«, Vol. EC-15, No. 1, Februar 1966, Seiten 66 bis 73. bekannt, für komplexe elektronische lx>gikbangnippen mit zahlreichen äußeren Anschlüssen auf mathematischem Wege ein Minimum an für eine vollständige Prüfung notwendigen Eingangssignalkombinationen zu ermitteln, wobei gerade so viele verschiedene anzulegende Eingangssignalkombinationen ermittelt werden, daß alle vorhandenen Datenflußkanäle zwischen Eingängen und Ausgängen der Logikbaugruppen getestet werden können. Es handelt sich dabei also um eine Art Minimierungsverfahren, wie es in prinzipiell ähnlicher Form auch zur Ermittlung von den geringstmöglichen Aufwand benötigenden Logiknelzweiken beim Entwurf von logischen Schaltungen aufgrund gegebener Wahrheitstabellen oder logischer Gleichungen angewandt wird. Im Prinzip geht also diese Veröffentlichung ebenso wie die US-PS 32 86 175 davon aus, daß eine vollständige Prüfung der Logikbaugruppen unentbehrlich ist. Die Durchführung eines solchen Minimierungsverfahrens bedeutet natürlich einen ganz erheblichen Arbeiis- und Zeitaufwand und muß für jeden Logikbaugruppentyp gesondert vorgenommen werden.
Schließlich ist aus »Proceedings IRE«, Vol. 116, No. I, Januar 1969, Seiten 22 bis 34, ein Pseudozufallsimpulsgenerator bekannt. Jer unter anderem auch zum Tesien von Digitalschaltungen anwendbar ist. Dabei handelt es sich urn einen im wesentlichen aus zwei Schieberegistern aufgebauten Zufallsimpulsgenerator zur Erzeugung einer pscudoziifälligen Inipulskette, also einer Reihe von zeitlich aufeinanderfolgenden, jeweils dem Binarzustand L entsprechenden Impulsen mit unregelmäßigen zeillichen Abständen, oder, genauer ausgedrückt, zur taktgesteuerten Erzeugung einer zeitlichen Folge von Binärzuständen, wobei I.-Zuslände und O-Zustände in unregelmäßiger, pseudozufälliger Folge nacheinander erscheinen. Mit einem solchen Impulsgenerator läßt sich aber jeweils nur der Zustand eines einzigen Eingangs einer Digitalschallung variieren.
Der Erfindung liegt die Aufgabe zugrunde, eine Teslcinrichtung der eingangs genannten Art zu schaffen, die mit vertretbarem technischem Aufwand einerseits und mit vertretbarem Zeitaufwand andererseits sowie ohne Notwendigkeit eines an den jeweils zu testenden l.ogikbaiigruppcnlyp spezifisch angepaßten Testprogramms eine hinreichend zuverlässige Prüfung komplexer elektronischer l.ogikbaugruppcn mil einer großen Anzahl äußerer Anschlüsse ermöglicht.
Diese Aufgabe wird gemäß der Erfindung durch die
im kennzeichnenden Teil des Anspruchs 1 angegebene Anordnung gelöst.
Die erfindungsgemäße Testeinrichtung arbeitet also im Gegensatz zu den beiden oben erwähnten bekannten Möglichkeiten der Prüfung von Logikbaugruppen mit mehreren Anschlüssen nicht mit einer lückenlosen Überprüfung jeder einzelnen Logikbaugruppe, sondern mit Hilfe einer pseudozufäliigen Folge von Eingangssignalkombinationen. Damit bringt die Erfindung den Vorteil, daß mit wirtschaftlichem Aufwand eine sehr hohe Anzahl stichprobenartiger Prüfungen an jeder einzelnen zu testenden Logikbaugruppe vorgenommen werden kann und mögliche Fehler zwar nicht mit absoluter Sicherheit, jedoch mit sehr hoher Wahrscheinlichkeit erkannt werden können. Ein sehr wesentlicher Vorteil der erfindungsgemäßen Testeinrichtung liegt darin, daß sie für keinen bestimmten Logikbaugruppentyp zugeschnitten ist, sondern ohne weitere Maßnahmen zum Testen beliebiger Logikbaugruppentypen einsetzbar ist.
Zweckmäßige Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.
Ein Ausführungsbeispiel der Erfindung wird nachstehend mit Bezug auf die Zeichnungen mehr im einzelnen beschrieben. Es zeigt
Fig. I ein Blockschaltbild einerTesteinrichtung nach der Erfindung,
F i g. 2 ein nähere Einzelheiten zeigendes Blockschaltbild der Tesleinrichtung,
Fig. 3 sin Blockschaltbild des Pseudozufallsgenerators der Testeinrichtung,
Fig.4 ein Blockschaltbild des Auswerteteils der Testeinrichtung,dereine Impulsformer- und Zeitsteuerschaltung, eine Schweilenwert-Diskriminatorschaltung und einen Vergleicher umfaßt,
Fig. 5 ein die Arbeitsweise der Impulsformer- und Zeitsteuerschaltung erläuterndes Impulsdiagramm und
Fig. 6 ein die Arbeitsweise der Schwellenwert-Diskriminatorschiltung erläuterndes Diagramm.
Gemäß dem Blockschaltbild nach Fig. I weist die Testeinrichtung einen Pseudozufallsgencrator 10, der eine pseudozufällige Folge von Binärzahlen an die Eingänge einer zu testenden Logikbaugruppe 20 sowie gleichzeitig an die Eingänge einer Bezugslogikschaltung 30 anlegt, um1 einen die jeweils an den Ausgängen der zu testenden Logikbaugruppe und der Bezugslogikschaltung erscheinenden Ausgangssignalkombinationen miteinander vergleichenden Vergleicher 40 auf, der, IaMs diese Ausgangssignalkom^inationen der zu testenden Logikbaugruppe und der Bezugslogikschaltung nicht miteinander identisch siri'l, ein Fehlermeldesignal erzeugt.
Fig. 2 zeigt ein ausführlicheres Blockschaltbild der Testeinrichtung.
Ein Taktgeber 50 erzeugt Taktimpulse, die einem Schieberegister 60 zugeführt werden. Der Ausgang des Schieberegisters 60 ist mit einem weiteren Schieberegister 65 sowie mit eim:r Puffcrschaltung 7'J verbunden. Die beiden Schieberegister 60 und 65 und die Puffcrschältiing 70 biKien zusammen den Zufallsgenerator 10, der eine pseiido/.ufiillige Folge von Bimir ignal kombinationen erzeug!.
Die Pufferst haltung 70. die über ein Verzögerungsglied 52 die Taktimpuls!.· erhalt, legt die pseiiilo/ufälligen Hinärsignalkombiiiatinncn einerseits an die Ho/ugslogikschaltung 50 und andererseits über eine Impulsformer- und /citstciicrschaluing 80. die iiber ein weiteres Verzögerungsglied 54 mit den Taktimpulsen versorgt wird, an die getestete Logikbaugruppe 20 an. Eine Schwellenweri-Diskriminatorschaltung 90 überprüft jedes Ausgangssignal der getesteten Logikbaugruppe 20 daraufhin, üb es oberhalb eines oberen Schwellenwerts oder unterhalb eines unteren Schwellenwerts liegt, und setzt es in ein entsprechendes Binärsignal um. Die Ausgangssignale dieser Schwellenwert-Diskriminatorschaltung 90 sowie der Bezugslogikschaltung 30 werden dem Vergleicher 40 zugeführt.
Fi g. 3 zeigt, wiederum in Form eines Blockschaltbildes, nähere Einzelheiten des Zufallsgenerators 10. Der Zufallsgenerator 10 hat beispielsweise 48 parallele Ausgänge zum Testen von Logikbaugruppen mit bis zu 48 Eingängen.
Demzufolge hat das Schieberegister 65, das jeweils eine Signalkombination an die Pufferschaltung 70 abgibt, 48 Stufen und somit 48 parallele Ausgänge. Das Schieberegister 60 hat 49 Stufen, also eine mehr als die maximale Anzahl der Eingänge der zu testenden Logikbaugruppe. Die 49. Stufe des Schieberegisters 60 ist mit dessen erster Stufe verbunden und ,st außerdem über eine Impulsireiberschaltung 68 mit dem Schieberegister 65 verbunden. Die anderen 48 Ausgänge des Schieberegisters 60 sind an die Pufferschaltung 70 angeschbssen. Der dargestellte zweite Ausgang der 49. Stufe des Schieberegisters 60 ist in üblicher Weise lediglich ein invertierter, ebenfalls mit der ersten Stufe verbundener Ausgang.
Zum Einstellen der Anfangsbedingungen des Schieberegisters 60 wird diesem über den dargestellten Einstellanschluß ein Einstellimpuls zugeführt, der bewirkt, daß die ersten 48 Stufen jeweils auf den 0-Zustand und die 49. Stufe auf den L-Zustand eingestellt wird. Die vom Taktgeber 50 kommenden Taktimpulse gelangen über eine Torschaltung 62. welcher außerdem ein vom Vergleicher 40 kommendes Signal zugeführt wird, und über eine Impulstreiberschaltung 64 zu den einzelnen Stufen des Schieberegisters 60. Außerdem werden die Taklimpulse einem Zähler 66 zugeführt, der die Anzahl der erzeugten Testsignalkombinaiioncn zählt. Da die 49. Stufe beim Einstellen auf den L-Zustand gestellt worden ist, wird das L-Signal fortschreitend durch das Schieberegister 60 iiindurchverschoben.
In die 48 Stufen des anderen Schieberegisters 65 kann zur Herstellung von Anfangsbedingungen mittels Einstell- und Rückstellanschlüssen jede beliebige Anfangssignalkombination eingespeichert werden. Jeder der 48 Stufen wird der als Verschiebeimpuls dienende Ausgangsimpuls der Impulstreiberschaltiing 68 zugeführt. Die Ausgänge der 48 Stufen des Schieberegisters 65 sind an die Pufferschalu,ng 70 angeschlossen.
Der; Schieberegister 65 ist ein exklusives ODER-Glied 12 zugeordnet, das ausgangsseitig mit der ersten Stufe verbunden ist und dessen beide Eingänge beispielsweise an die dritte und 48. Stufe des Schieberegisters 65 angeschlossen sind.
Die beiden Schieberegister 60 und 65 arbeiten folgendermaßen:
Nach dem Einstellen der Anfangsbedingungen läuft der ursprünglich in die 49. Stufe des Schieberegisters 60 eingestellte I.-Zustand unter der Steuerung durch die Taktimpulse des Taktgebers 50 kontinuierlich in diesem Schieberegister um, so daß an den Ausgängen der 49 .Schieberegisterstufen nacheinander ein L-Signal erscheint, liei jedem 49. Taktimpuls des Taktgebers 50 erscheint das I.-Signal am Ausgang der 49. Stufe, so daß
dann die Impulstreiberschaltiing 68 einen V ei se hiebenn puls an die 48 Stufen des Schieberegisters 65 anlegt iiiul der Inhalt dieses Schieberegisters um cim· Stufe weiterverschoben wird. Der dabei icweils in (kr ersicn Stufe des Schieberegisters 65 neu eingestellte /ustand hangt von den jeweiligen Alisgangssignalen der dritten und 48. Stufe ab. aufgrund tierer das AusgangssiLiial des exklusiven ODER-Glieds 12 gebildet wird. Sind die Ausgangssignale der dritten und 48. Stufe gleich, wird 'lic erste Stufe jeweils auf den 0-Zustand gesteMt. und sind lic Ausgangssignale der dritten und ΊΚ. Stufe ungleich, wird die erste Stufe jeweils auf den I /ustand geteilt.
Der Pufferschaltung 70 werden die 4H par illelen Ausgangssignale der ersten 4M Stufen des Schieberegi sters 60. die 48 parallelen Ausgangssignale des Schieberegisters 65 und die vom Verzögerungsglied 52 kommenden Taklinipulse zugeführt, Einsprechend den leweiis 4S AllSgiUlgSSIgfiaic! I UCI I)ClUCtI Sl iüc'Vi OgiSt <* Γ 60 und 65 weist die l'ufferschallung 70 eine Anzahl mim 48 gleichartigen Schaltkreisen auf. von denen in I ig! der Einfachheit halber nur einer dargestellt ist. nämlich der der jeweils ersten Stufe der beiden Schieberegister zugeordnete Schaltkreis.
leder dieser Schaltkreise weist gemäß I i g. 3 ein I nd filled 71 auf. dessen einem Eingang die Taktimpul si und dessen anderem Eingang das jeweilige Ausgangssignal der betreffenden Stufe lies Schieberegi sters 60 zugeführt werden. Das Ausg.ingssignal des I nd Glieds 71 bildet ein Torsteuersignal fur em Speichcrglied 72. dessen Dateneingang das Ausgangs signal der betreffenden Stufe des Schieberegisters 65 zugeführt wird und das eine Torschaltung und eine Selbsthalteschaltung zum I laltcn des jeweils eingegebenen Datensignals enthält. Das Torsteuersignal ermöglicht das Einspeichern des jeweiligen Ausgangssignals der betreffenden Stufe des Schieberegisters 65 in das speicherghed 72. Der Schrägstrich am Ausgang des -lp-.-icherglieds 72 bedeutet, daß das Ausgangssignal n\f-tiert wird. Das sich aufgrund des gespeicherten l.;ng,ingssignals ergebende Ausgangssignal des ^neicherelieds 72 bleibt iewe.ls so lance unverändert. i-i-. aufgrund eines neuen Tnrsteuersignals aus dem I nd-filled 71 ein neues Eingangssignal vom Ausgang der betreffenden Stufe des Schieberegisters 65 eingespeichert W ird.
D.is Ausgangssignal des Speicherglieds 72 wird dem ein'." Hingang eines invertierenden I nd-Glieds 74 zugei'.h·";. an dessen anderem Eingang das Ausgangssitjnal eines Inverters 73 anliegt Das Ausgangssignal des I nd-Glieds 74 v'rd wiederum einem Eingang eines w -jite-en invertierten IJnd-Glied 76 zugeführt, an dessen andere"i F-inp.ing das Ausgangssignal eines Im. ertcrs 75 anlieg'.. Diese Schaltung hat folgenden Zweck:
Obwohl es normalerweise genügt, zum Prüfen der F\inW';rin der l.ogikbaugrunpen die Zufallssignalkombinationen nur an die Fingangsanschlüsse der Logikbaugrjppen anzulegen, kann es in manchen Fallen vorteilhaft sein, an gewisse Eingänge der I.ngikbsugruppen ein ständiges 0- oder !.-Signal anzulegen, und Ausgänge ständig auf einem 0-Pegel (niedriger Spannunespegei) oder einem l.-Pegei (hoher Spannungspeeel) zu halten, um einen richtigen Widerstandsabschluß zu gewährleisten. Dies kann bei der eben beschriebenen Schaltung dadurch erreicht werden, daft bei iem dem be'"effenden Ausgang des Z /unsgencraiors zugeordneten Schaltkreis der Pufferschaltung 70 ein ständiges L-Siina! an den Einsang des inverter'- 73. wodurch am Ausgang des I 'ml-f Hieds 76 ein sündiger O-Signalpcgel erzwungen wird, oder an ilen Eingang des Inverters 75 angelegt w ird. wodurch am Ausgang ties I ind-Glirds 76 ein siandiger I.-Sigiuilpegel erzwungen wird. Sf)II kein bestimmter Signaipegei am Ausgang des Uml-Glicds 7b erzwungen werden, werden die E ingange beider Inverter 73 und 75 auf dem 0-Pegel gehallen. In diesem EaII wird das Ausgangssignal des I ΊκΙ-Glieds 76 durch das jeweilige Ausgangssignal des Speicherglieds 72 bestimmt.
Das Auspnngssipnal des I ind-Glicds 76 gelangt jeweils einerseits an den zugeordneten Anschluß ilei Bezugslogikschaltung 30 und andererseits an einen zugeordneten Anschluß der Impulsformer- und Zeit steuctschaltung 80. Diese Impulsformer und Zeit steuerschaltung 80 nimmt eine zeitgesteuerfe ImpiiKfor mung derart vor. daß jeweils Impulse mit kurzer Anstiegszeit und richtigem Spannungspegel taktrichtig
Die Impulsformer und /eilsteuerschiiltung 80 weist wiederum 48 gleichartige Schaltkreise auf. von denen einer in E i g. 4 dargestellt ist. Demgemäß weist jeder Schallkreis der Impulsformer- und /citsteuerschaltung 80 ein l'rul-filied 83. dessen einem Eingang die vom Verzögerungsglied 54 kommenden und zuvor in einem Inverter 81 invertierten Taktimpulse und dessen ariderem Eingang über ein Verzögerungsglied 82 das jeweilig? A'isgangssignal der l'iifferschaltung 70 züge leitet werden, weiter ein Wnd-Glied 84. dessen einem Eingang das Ausgangssignal der Puffcrschaltung 70 und dessen anderem Eingang die nichcnvertierteu l'aktimpulse vom Verzögerungsglied 54 r,!geführt werden, und schließlich ein Oder-Glied 85 auf. an dessen beide Eingange die Ausgänge der beiden Und-Gliedcr 83 und 84 angeschlossen sind und dessen Ausgang das geslaltiind zeitrichtige Testsignal liefert.
Wie Eig 3 erläutert, erscheint folglich am Ausgang 87 des Oder-Glieds 85 jeweils dann ein I.-Signal, wenn entweder ein I.-Signal auf der von der Pufferschaltung 70 kommenden Eingangsleitung 88 mit einem Taktimpuls auf der Leitung 86 zusammenfällt oder wenn ein \erzogenes I.-Signal auf der Ausgangsleitung 89 des Verzögerungsglicds 82 mit einer I aktimpulspausc zusammenfällt.
Das Antwortsignal jedes Teststiftes bzw. Testanschlusses der getesteten Eogikbaugruppe gelangt zu der Schwellenwert-D!skriminatOΓSchaltung90, die für jeden Testanschluß der getesteten Logikbaugruppe zwei Spannungsdetektoren 92 und 94 aufweist, von welchen der eine Spannungsdetektor 92 auf einen oberen Schwellenwert des Antwortsienais und der a .lere Spannungsdetektor 94 auf einen unteren Schwellenwert (id Antwortsignal anspricht. Sprechen beide Spannungsdetektoren an. ist offensichtlich ein Fehler. beispielsweise in Form einer Leitungsunterbrechung. eines Kurzschlusses oder einer Verstimmung in der getesteten Logikbaugruppe vorhanden. Gibt nur einer der beiden Spannungsdetektoren ein Ausgangssignal ab. muß das Ergebnis mit dem entsprechenden Antwortsignal der Bezugslogikschaitung 30 verglichen werden, um festzustellen, ob das betreffende Antwortsignal der getesteten Logikbaugruppe richtig ist.
Außer dem Antwortsignal des betreffenden Testanschlusses der getesteten Logikbaugruppe wird dem Spannungsdetektor 92 ein dem oberen Schwellenwert entsprechendes Be/!Ugs5p3nnungss;gria! und dem Spannungsdetektor 94 ein dem unteren Schwellenwert entsprechendes Bezugsspannungssignal zugeführt.
F i g. 6 zeigt den Wert der Ausgangssignale ('und 13 der beiden Spannungsdetcktoren 92 und 94 in Abhängigkeit vom Pegel des Antwortsignals des jeweiligen Teststiftes.
Der ebenfalls in F i g. 4 mehr im einzelnen dargestellte Vergleicher 40 empfängt die Ausgangssignale fund ßder Schwellenwcrt-Diskriminatorschaltung sowie das jeweils betreffende Antwortsignal der Bezugslogikschaltung 30. Der Vergleicher 40 weist ein Und-Glied 43. dessen einem Eingang das in einem Inverter 41 invertierte Ausgangssignal C des .Spaniningsilelektms 92 und dessen anderem F.ingang das betreffende Antwortsignal der Bcziigslogikschaltiing 10 zugeführt wird, und ein Und-Glied 44 auf. dessen einem Eingang das in einem Inverter 42 invertierte Antwortsignal tier Hezugslogikschaltung 30 und dessen anderem F.ingang das Ausgangssignal β des Spannungsdetektors 94 zugeleitet wird. Die Ausgänge der beiden Und-Glieder 4i und 44 sind an ein invertierendes Oder-Giied -ö angeschlossen, dessen Ausgangssignal über einen Inverter 46 an den einen Hingang eines Und-Glieds 47 gelangt, an dessen anderem F.ingang ein Torsteuersignal »Tesi ein« angelegt wird, wenn mit dem betreffenden Schaltkreis des Vergleichers ein Teststift verbunden ist. Dem Und-Glied 47 ist ein Speicherglied 48 riaehiM'schallet. dem außerdem Taktimpulse vom Verzögerungsglied 56 als Torsteucrsignale zugeführt werden. Das Ausgangssignal des Spcicherglieds 48 gelangt ,in einen Eingang eines Oder-Glieds 49, an welches die
. Verglcichsergebnissignale für sämtliche leststifte angelegt werden.
Erscheint am Ausgang eines der beiden Und-Glieder 43 und 44 ein [.-Signal, so ist ein Fehler vorhanden. Dieser Fall tritt auch ein. wenn ein Antwortsignal eines
π Teststiftes im Bereich zwischen dem oberen Schwellenwert und dem unteren Schwellenwert liegt, so du 1.1 das Ausgangssignal C den O-Pegel und das Ausgangssignal B den I.-Pegel hat. Erscheint an einem der beiden Und-Glieder 43 und 44 ein I. Signal, tritt auch am
• Ausgang des Spcicherglieds 48 ein I.-Signal auf. Im Fehlcrfalle tritt daher an dem invertierenden Ausgang (U-S Oder-Glieds 49 ein O-Signal auf. das tier Torschaltung 62 zugeleitet wird, welche sodann die vV'enerieiiiing von ϊakiiininincif /UiVi Schieberegister
" blockiert, so ciaß. wenn ein Fehler festgestellt wird, der Test abgebrochen wird. Solange jedoch kein Fehler festgestellt wird, befindet sich der Ausgang des Oder-GlieiK 49 uif dem I.-Zustand, und die Torschaltung 62 läßt die Taktimpulse passieren.
Hierzu 4 Blatt Zeichnungen

Claims (3)

20 Patentansprüche:
1. Teileinrichtung für komplexe elektronische Logikbaugruppen mit zahlreichen äußeren Anschlüssen, mit einer bezüglich der jeweils zu testenden Logikbaugruppe funktionsidentischen Bezugslogikschaltung, weiter mit einem Signalgenerator, der eine Folge von Eingangssignalkombinationen erzeugt und jeweils gleichzeitig an die zu testende Logikbaugruppe und die Bezugslogikschaltung anlegt, und mit einem Vergleicher, der die durch die jeweils angelegte Eingangssignalkombination hervorgerufenen Ausgangssignalkombinationen der zu testenden Logikbaugruppe und der Bezugslogikschaltung miteinander vergleicht und bei fehlender Koinzidenz ein Fehlermeldesignal liefert, dadurch gekennzeichnet, daß als Signalgenerator in an sich bekannter Weise ein im wesentlichen aus zwei Schieberegistern (65, 60) aufgebauter PseudozufaHsgenerator (Fig. 3} dient, daß weiter das eine Schieberegister (65) in seinen Stufen eine zufällige binäre Zahlenkombination speichert und im anderen Schieberegister (60), dessen erste und letzte Stufe miteinander verbunden sind, ein Signal umläuft, das während seines Umlaufs die parallelen, zusammen die genannten Eingangssignalkombinationen, bestimmenden Ausgangssignale der einzelnen Stufen des einen Schieberegisters (65) nacheinander beeinflußt, und daß jeweils nach einem Signalumlauf im anderen Schieberegister (60) der Inhalt des einen Schieberegisters um eine Stelle weiterverschoben und gleichzeitig die erste Stufe dieses einen Schieberegisters auf einen zufällig gewählten neuen Binärzustand gc_;tzt wird.
2. Testeinrichtung nach Anspruch 1, gekennzeichnet durch eine zwischen den Zufallsgenerator (65, 60) und die zu testende Logikbaugruppe (20) geschaltete Impulsformer- und Zeitsteuerschaltung (80).
3. Testeinrichtung nach Anspruch 1 oder 2, gekennzeichnet durch eine zwischen die Ausgänge der zu testenden Logikbaugruppe (20) geschaltete Schwellenwert-Diskriminatorschaltung (90), die jedes Ausgangssignal der zu testenden Logikbaugruppe daraufhin überprüft, ob es oberhalb eines oberen Schwellenwerts oder unterhalb eines unleren Schwellenwerts liegt und in ein entsprechendes Binärsignal umsetzt.
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