JPS59161744A

JPS59161744A - 情報処理装置のスキヤン方式

Info

Publication number: JPS59161744A
Application number: JP58034510A
Authority: JP
Inventors: Masahiro Kitano; 北野　昌宏; Katsuro Wakai; 若井　勝郎; Masahiro Hashimoto; 眞宏橋本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-03-04
Filing date: 1983-03-04
Publication date: 1984-09-12
Also published as: US4667325A; JPS636887B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は情報処理装置のスキャン方式に関し、特に物理
的なスキャンアドレスとは別に論理的なスキャンアドレ
スを任意に設定できるスキャン方式に関する。

〔従来技術〕

情報処理装置の有効な保守診断方法として従来から広く
採用さｎている技術に、スキャンイン／スキャンアウト
制御方式がある。スキャンとは、処理装置内のレジスタ
やフリップフロップやメモリに対して固有のアドレス（
スキャンアトレス）を割り当て、その特定あるいは任意
のレジスタやフリップ７０ツプやメモリに対し、通常の
論理動作とは独立なスキャン論理によって所定値の書込
み（スキャンイン）や読出しくスキャンアウト）を行な
うことを言う。

主要な使用ｆ／！＋は、診断制御装置から、このスキャ
ンイン／スキャンアウトを使用して、情報ノ者込み／読
出しを行ない期待値と比較することによって論理の診断
を行なうマイクロ診断や、装置で故障が発生した時、故
１章時の各レジスタやフリップフロップやメモリの状態
を読出して、故障の解析を行なうだめの情報を外部メモ
リへ格納する動作（ログアウトと呼ぶ技術である。）な
どである。

最近の半畳体技術の向１：、Ｖこ伴ない、１つのチップ
内に多数の論理が収容されるようになって来ると、外部
からロジックスコープなどで論理信号を観測することは
困難となっており、論理の内部全直接餅込み／読出し出
来るスキャン動作は、非常ニ重要になって来ている。

従来のスキャン方式において、スキャンアドレスの割当
は、論理的に意味のあるフリップフロップの各ビットを
同一スキャンアドレス内に配置し、論理的に関係の深い
ワードを１４接するように配置するなどして、スキャン
動作を使用する各ハードウェア、ソフトウェアへの便宜
を計っていた。

しかし、論理を構成する実装条件、例えばＬＳＩ　（Ｌ
ａｒｇｅ　５ｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ、　）
チップや、ノクツケージ（多数のＬＳＩを搭載したボー
ド）への実装条件と、論理条件が不整合となる場合が多
く、論理的な配列を持ったスキャンアドレスを実現する
ために、多くの論理ゲートを使用することになるという
不具合点があった。また、あまりにも論理への負担が重
くなる場合には、論理的に意味のあるスキャンアドレス
の配列を諦らめて、論理的に意味のあるものを多数のス
キャンアドレスに分割して割当てざるを得ないことにな
り、利用者への負担が重くなるようになった。

さらに、論理変更が、直接的にスキャンアドレスの割当
へ影響し、スキャンアドレスの割当変更の頻度が多くな
り、スキャン動作を多用するノー−ドウエアやソフトウ
ェアの工数が大きいという欠点があった。

〔発明の目的〕、本発明の目的は、従来方式の欠点、を解決すべく、処理
装置内部の物理的なスキャンアドレスを実装構成に合わ
せて構成し、これとは別に論理的に編集きれたスキャン
アドレスを任意に構成し、スキャン動作の際指定するア
ドレスとして上記論理的スキャンアドレスを使用可能と
するスキャン方式全提供する事にある。

〔発明の概要〕

本発明は、スキャン動作を開側］する論理部にアドレス
変換機構を付加し、外部からのスキャンイン／アウト指
示を受けた際、受は取った論理的スキャンアドレスに従
って変換テーブルを索引してビット単位に物理的スキャ
ンアドレスを得、このアドレスに対してスキャンイン／
アウト動作を行うことを％徴とする。

〔発明の実施例〕

図は゛本発明の一実施例のブロック図を示す。図中、１
はアドレスレジスタで、論理的なスキャンアドレスが設
定さｎる。２はデータレジスタであり、スキャンイン動
作時、１バイトのスキャンインデータが設定される。線
２１はスキャンインかアウトか示し、スキャンイン時、
６１”が設定される。３はアドレス変換機構で、アドレ
ス変換テーブル４、アドレスレジスタ群５及びラッチ群
６よりなる。アドレス変換テーブル４は、アドレスレジ
スタ１の論理的スキャノアドレスを入力して、データレ
ジスタ２の各ビットに対応する８つの物理的スキャンア
ドレスに変換する機能を有している。

スキャンアドレスの変換過程およびアドレス変換テーブ
ル４のフォーマットを、第２図に示す。

レジスタ１は、第１図におけるアドレスレジスタ１と同
一内容であり、論理的スキャンアドレスがセットされる
。論理スキャンアドレスは、８ビット単位に］１語割当
られ、本装置では、１６ビツトすなわち６４Ｋａ（’、
に＝　１．０２個のスキャンアドレスを割当可能として
いる。第１図のスキャン制御部７内に、スキャンアドレ
ス内のビット位置を示すレジスタ１９が３ビツトあり、
この３ビツトを下位アドレスとし、レジスタ１金上位ア
ドレスとして、変換テーブルを格納しているメモリ４全
胱出す。メモリ専の出力は、レジスタ２０にセツトされ
、第１図のアドレスレジスタ群５へ送られる。スキャン
制（財）部７は、レジスタ１９のビットを順次＋１して
メモリ４全読出し、８ビツト分の物理的スキャンアドレ
スを求め、同時レジスタ１９の指定するアドレスレジス
タ５へ順次格納する。

物理的スキャンアドレスは、ＰＫＫ５ビット。

ＬＳＩ部７ピツト、ＢＹＴＥ部４ピット、ＢＩＴ部８ビ
ットに分割されて、制＃に使用される。各ビット数の設
定は、本発明の本質ではなく、容易に変更可能である。

はて、ＰＫ部は、本論理を構成するパッケージの番号？
示しているが、本装置は、３２枚以内で構成さｎている
ので、５ビツトとなっている。ＬＳＩ部は、各ＰＫ内の
ＬＳＩ番号を示している。本装置では、最大］、２８個
までのＬＳＩを定義できる。Ｂ　Ｙ　Ｔ　Ｅ部、ＢＩＴ
部は、各ＬＳＩ内の７リツプ７０ツブのビット°蚤号を
指定する部位であり、各々バイト、ビット？表わしてい
る。各ＬＳＩ内には、１２８ビツト以内のフリラグフロ
ップが定義できる。

本装置の持歩ば、物理的スキャンアドレスがＭ１Ｊ述の
ように、装置のハードウェアテクノロジであるパックー
＞、ＬＳＩを意識して作ら才し１いることである。この
２ｔめ、スキャンアドレス金各論理部へ伝える時に、整
然と何なえること−ごある。−ｒなわち、ＰＫ部合金デ
コード、各ＰＫ毎にｒト町１６号ケ作れｌげ、ＬＳＩ部
　十ＢＹＴＥ部十ＢＩＴ部の合計１４信号と、ＰＫ毎の
許可信号１本が、各ＰＫの入力信号線数となり、各ＬＳ
Ｉの入力信号線数は、ＬＳＩ毎の許可信号１本とＬ　Ｓ
　Ｉ内スキャンアドレスすなわちＢＹＴＥ−１−ＢＩＴ
の７ビツトとなる。従来の論理的スキャンアドレスで行
なうならば、ＰＫ、　ＬｓＩともに、入力信号線数は１
９本必要となる。本発明の方式のメリットが、非虜に大
きいことを示している。

寸だ、各スキャンアドレスのデコーダが美大の数たけ必
要となるが、本発明の方式では、全デコーダが同じ論理
となるので、１史用するＬ’８１は１棟に統一でさる。

従来の論理的スキャン方式では、それぞれのデコーダ論
理が異なり、数十腫のＬＳＩケ必要とした。

さて、第１図の動作の説明を続けると、アドレスレジス
タ群５ｉ−１，８つのレジスタからなり、アドレス変換
テーブル４で作成した８つの物理的スキャンアドレスを
それぞれ格納する。ラッチ群６は８つのラッチからなり
、各ラッチはアドレスレジスタ群５の各レジスタと一対
一に対応する。このラッチ群６Ｖこは、データレジスタ
２の１バイトのデータが、ビット対応に分割されてその
−まＸ格納される。７はスキャン制御部であり、アドレ
スレジスタ群５とランチ群６からアドレス変換機構Ｂ内
のセレクタ２２の指定で１組ずつアドレスレジスタとラ
ッチを順次、その顆択されたものをレジスタ２８に受取
る。制ｆ卸部７は物理的スキャンアドレスのうち、ＰＫ
部の５ピツトをデコーダ２４でデコードし、’ＰＫ部の
アドレスが指定するパッケージに許可信号を送る。また
、ＰＫＫ以外のア）−ｖ　ｙ、　ｔｄ　各Ｐ　Ｋに共コ
世にスキャンアドレスバス１４へ、データはスキャンイ
ンデータ線１５へ出力する。８と９は物理的スキャンア
ドレス金デコードするデコーダ、１０．１１．１６およ
び１７はアンドゲート、１２と１８はスキャン動作の対
象となるフリップ７０ツブである。

動作は次の通りである。論理的スキャンアドレスがアド
レスレジスタ１に、１バイトのスキャンインデータがデ
ータレジスタ２にそれぞれ設定され、アドレス変換機＠
：３にスキャンインが指示されると、アドレス変換機構
８は、アドレスレジスタ１の論理的スキャンアドレス全
アドレス変換テーブル４に入力すると共に、データレジ
スタ２の１バイトデータの各ビットをラッチ群６に格納
する。アドレス変換テーブル４では、入力された１つの
論理的スキャンアドレスに対して、データレジスタ２の
１バイトデータの各ビットに対応した８つのｗｍ的スキ
ャンアドレスが作成される。このアドレス変換テーブル
４で作成された８つの物理的スキャンアドレスはアドレ
スレジスタ群５に格納さｎる。

アドレスレジスタ群５０８つの物理的スキャンアドレス
とラッチ群６の８つのビットデータは、１組ずつ選択さ
れ、順次、その物理的スキャンア−ドレスはスキャンア
ドレスバス１４へ、ビットデータはスキャンインデータ
線１５へ出力される。

スキャンアドレスバス１４．ｈの物理的スキャンアドレ
スはデコーダ８，９に入力され、スキャンの対象となる
フリップフロップ１２．１３の各々に割り当てられたス
キャンアドレスがデコーｈ−サｈると、その時のスキャ
ンインデータ線１５の値が該当フリップフロップに設定
される。

以上はスキャンイン動作の場合であるが、スキャンアウ
トの場合も、論理的スキャンアドレスがアドレスレジス
タ１に設定され、それがアドレス変換機構８で物理的ス
キャンアドレスに変換されることは同様である。

たたし、スキャンアウトの場合には、物見的スキャンア
ドレスが、デコーダ８．９ｖＣで、各フリップフロップ
１２．．１３の出力ｋＡ択して、スキャンアウトデータ
線１８へ出力するアンドゲート１６．１？、の入力側に
接続されている。従って、スキャン制御部７は対象とな
るフリップフロップが、１ピツトづつスキャンアウトデ
ータ線１８を介して読出し、ラッチＩ拝６ヘセツトする
。１バイトのデータの仇出しが完了すると、スキャンデ
ータは、レジスタ２ヘセソトされ、スキャンアウト安釆
元へ送ら１する。

〔発明の効果〕

本発明によれば、ノ吻理的スキャンアドレスを実装構成
に合わせて定義可能である。従来同じバイト内でもビッ
トの位置Ｑてよっては違う実装場所のＬＳＩに属すると
いう”４３合、それぞれのパッケージ、ＬＳＩピンに・
２要７クア、ドレス入力の冗長さが太きかった。これに
対し、本発明では・物理的スキャンアドレスと論理的ス
キャンアドレス全停けることし・てより、上記アドレス
入力の冗長さを低減できる。また、論理的スキャンアド
レスを先に決定できる為、スキャン動作？多く行、）う
１ｆｆｌＪ両装置等の早期開発も可能となり、機種間の
相異を最小限シて押さえられるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図のアドレス変換テーブル部の詳細図である。１・・・アドレスレジスタ、２・・・データレジスタ、
８・・・アドレス変換機構、４・・・アドレス変換テー
ブル、５・・・アドレスレジスタ群、６・・・データラ
ッチ群、７・・・スキャン側斜ｆ％、８．’９・・・ア
ドレスデコーダ、］（Ｌ　ｌ’ｌ、　１６．１７　　・
・・アンドゲート、１２．１３・・・フリップフロップ
、１′４・・・スキャンアドレスバス、１５・・・スキ
ャンインデータ線、１８・・・スキャンアウトデータ線
、１９・・・ビット位置レジスタ、２（］・・アドレス
レジスタ（物理的スキャンアドレス）、２２・・・セレ
クタ、２３・・・レジスタ、２４・・・デコーダ。ｌ？′１　　図第２図「セ２ヒ旧〜２０

Claims

【特許請求の範囲】（１１処理装置内のフリップフロップ、レジスタ、ある
いはメモリに対して固有のアドレス（スキャンアドレス
）を削り当て、その特定あるいは任意のフリップ７０ツ
ブやレジスタやメモリに対し、通常の論理動作とは独立
なスキャン動作によって所定値の樽込みや抗出しを行う
スキャン方式においで、Ｍ’ｔ前記前記フリップフグツ
ブジスタやメモリに′物理的に割り当てたスキャンアド
レス（物理的スキャンアドレス）とは別に論理的なスキ
ャンアドレス（論理的スキャンアドレス）を任意に設定
しで、これらのアドレス変換を行うアドレス変換機構を
設け、スキャン動作の際指定するスキャンアドレス會論
理的スキャンアドレスで行い、これをアドレス変換機構
によって物理的スキャン−アドレス変換変換してスキャ
ン動作を行うこと全特徴とする清報処理装置のスキャン
方式。（２）前記アドレス変換機構は、１つの論理的スキャン
アドレスに対して複数の物理的スキャンアドレスを作成
することを特徴とする特許請求の範囲第１項記載の情報
処理装置のスキャン方式。