JPS59747A - 論理回路の診断方式 - Google Patents
論理回路の診断方式Info
- Publication number
- JPS59747A JPS59747A JP57110550A JP11055082A JPS59747A JP S59747 A JPS59747 A JP S59747A JP 57110550 A JP57110550 A JP 57110550A JP 11055082 A JP11055082 A JP 11055082A JP S59747 A JPS59747 A JP S59747A
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- Japan
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- serially
- memory
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、論理回路、特にマイクロプロセッサなどのＬ
ＳＩの診断を行う論理回路の診断方式に関するものであ
る。
ＳＩの診断を行う論理回路の診断方式に関するものであ
る。
従来、マイクロプロセッサなどのＬＳＩの診断方式とし
て代表的なものには次の方式がある。第１の方式はＬ
Ｆ３ Ｓ Ｄ ＣＬａｖｅｌ Ｓａｍａｉｔｉｖｅ Ｓ
ｅａｎＤａｍり外）でろ＃）、第２の方式はパス・′ラ
インを用いて内部状態をスキャン・アウトする方式であ
るＯ 第１図はＬＳＳＤによる論理回路の診断方式の概要を示
す図である。第１図においてＧＬはロジック、ＦＦＩな
いしＦＦ＊はフリップ・フロップを示す。この第１の方
式では、ＬＳＩ内の全７リクブ・フロップＦＦＩないし
ＦＦ％を診断モード下でシフト・レジスタ状は直列接続
し、１組のスキャン・イン入力端子Ｔｉとスキャン・ア
ウト出カ端子Ｔｏｅスキャン・クロック入力端子Ｔ６ｓ
および診断モード信号入力端子−を設けるのみで、ＬＳ
Ｉ内の全クリップ拳フロップＦＦＩないしＦＦ％の状態
の出力および全７リツプ・フロップＦＦｔないしＦＦ％
への任意のデータのセットができるように構成されてい
る。しかしながら、全てのフリップ・７０ツブをスキャ
ン−７リツプ・フロップで構成するためハード量が多く
なる事、特定の７リツプ・７０ツブの状態をダイレクト
に読出す事ができない事、メモリなどがスキャン・パス
から除かれること、シフト・レジスタによるシリアル人
力／出力のためテスト時間が長くなる事などの欠点があ
る。
て代表的なものには次の方式がある。第１の方式はＬ
Ｆ３ Ｓ Ｄ ＣＬａｖｅｌ Ｓａｍａｉｔｉｖｅ Ｓ
ｅａｎＤａｍり外）でろ＃）、第２の方式はパス・′ラ
インを用いて内部状態をスキャン・アウトする方式であ
るＯ 第１図はＬＳＳＤによる論理回路の診断方式の概要を示
す図である。第１図においてＧＬはロジック、ＦＦＩな
いしＦＦ＊はフリップ・フロップを示す。この第１の方
式では、ＬＳＩ内の全７リクブ・フロップＦＦＩないし
ＦＦ％を診断モード下でシフト・レジスタ状は直列接続
し、１組のスキャン・イン入力端子Ｔｉとスキャン・ア
ウト出カ端子Ｔｏｅスキャン・クロック入力端子Ｔ６ｓ
および診断モード信号入力端子−を設けるのみで、ＬＳ
Ｉ内の全クリップ拳フロップＦＦＩないしＦＦ％の状態
の出力および全７リツプ・フロップＦＦｔないしＦＦ％
への任意のデータのセットができるように構成されてい
る。しかしながら、全てのフリップ・７０ツブをスキャ
ン−７リツプ・フロップで構成するためハード量が多く
なる事、特定の７リツプ・７０ツブの状態をダイレクト
に読出す事ができない事、メモリなどがスキャン・パス
から除かれること、シフト・レジスタによるシリアル人
力／出力のためテスト時間が長くなる事などの欠点があ
る。
第２の方式では、ＬＳＩ内のフリップ・フロップ、メモ
リ、ゲートなどに特定のアドレスを与え、その出力をパ
ス・ラインに落とす事によシ状態を外部で読出す事がで
きるが、アドレスの入力および状態出力をデータ入出力
などの窺めのパス・ラインと共用すると、診断用回路と
被診断回路の切ｐ分けが不可能となるとともに１診断モ
ードと通常走行モードの切シ換え制御が複雑になるとい
う欠点がある。また逆に診断モード専用のパス・ライン
を設けるとハード量が増大するとともに外部ビンの本数
も多′＜シなければならない。
リ、ゲートなどに特定のアドレスを与え、その出力をパ
ス・ラインに落とす事によシ状態を外部で読出す事がで
きるが、アドレスの入力および状態出力をデータ入出力
などの窺めのパス・ラインと共用すると、診断用回路と
被診断回路の切ｐ分けが不可能となるとともに１診断モ
ードと通常走行モードの切シ換え制御が複雑になるとい
う欠点がある。また逆に診断モード専用のパス・ライン
を設けるとハード量が増大するとともに外部ビンの本数
も多′＜シなければならない。
本発明は、上記の問題を解決するものでおって。
ＬＳＩ内の７リツプ・フロップ、メモリ、ゲートなどの
ダイレクト指定のためのアドレスの入力および指定され
たフリップ・フロップ、メモリ、ゲートなどの状態の出
力にそれぞれ専用の信号線を用いることによって診断用
回路と被診断回路を切９分けるとともに、診断用の信号
線の数の増加を最少限におさえる事を目的とするもので
ある。
ダイレクト指定のためのアドレスの入力および指定され
たフリップ・フロップ、メモリ、ゲートなどの状態の出
力にそれぞれ専用の信号線を用いることによって診断用
回路と被診断回路を切９分けるとともに、診断用の信号
線の数の増加を最少限におさえる事を目的とするもので
ある。
そのために本発明の論理回路の診断方式は、メモリと７
リツプφフロクプで構成されるレジスタとゲートで構成
される組合せ回路とを有するシステム圧おける論理回路
の診断方式でおって、シフトｅクロックとともにアドレ
スをシリアルに入力するアドレス用レジスタ、該アドレ
ス用レジスタの内容をデコードして上記レジスタと上記
メモリと上記組合せ回路との中のいずれか１個を選択す
るセレクト信号を生成するアドレスゆデコーダ、および
シフト・クロックとともにシリアルにデータを入力し該
データを上記レジスタもしくは上記メモリにセットしま
几は上記レジスタもしくは上記メモリもしくは上記組合
せ回路からの出力信号がパラレルにロードされシフト・
クロックとともにシリアル例外部に出力するデータ用レ
ジスタを備え、セット・モードでは、上記アドレス用レ
ジスタにシフト・クロックとともにアドレスをシリアル
に入力し、上記データ用レジスタにシフト・クロックと
ともにデータをシリアルに入力し、上記アドレス用レジ
スタの内容に対応する上記レジスタまたは上記メモリに
上記データ用レジスタの内容をセットし、スキャン・モ
ードでは、上記アドレス用レジスタにシフト・クロック
とともにアドレスをシリアルに入力し、該アドレスに対
応する上記レジスタまたは上記メモリまたは上記組合せ
回路からの出力信号を上記データ用レジスタにパラレル
にロードし該出力信号をシフト・クロックとともにシリ
アルに出力するようになった事を特徴とするものである
。
リツプφフロクプで構成されるレジスタとゲートで構成
される組合せ回路とを有するシステム圧おける論理回路
の診断方式でおって、シフトｅクロックとともにアドレ
スをシリアルに入力するアドレス用レジスタ、該アドレ
ス用レジスタの内容をデコードして上記レジスタと上記
メモリと上記組合せ回路との中のいずれか１個を選択す
るセレクト信号を生成するアドレスゆデコーダ、および
シフト・クロックとともにシリアルにデータを入力し該
データを上記レジスタもしくは上記メモリにセットしま
几は上記レジスタもしくは上記メモリもしくは上記組合
せ回路からの出力信号がパラレルにロードされシフト・
クロックとともにシリアル例外部に出力するデータ用レ
ジスタを備え、セット・モードでは、上記アドレス用レ
ジスタにシフト・クロックとともにアドレスをシリアル
に入力し、上記データ用レジスタにシフト・クロックと
ともにデータをシリアルに入力し、上記アドレス用レジ
スタの内容に対応する上記レジスタまたは上記メモリに
上記データ用レジスタの内容をセットし、スキャン・モ
ードでは、上記アドレス用レジスタにシフト・クロック
とともにアドレスをシリアルに入力し、該アドレスに対
応する上記レジスタまたは上記メモリまたは上記組合せ
回路からの出力信号を上記データ用レジスタにパラレル
にロードし該出力信号をシフト・クロックとともにシリ
アルに出力するようになった事を特徴とするものである
。
以下１本発明の実施例を図面を参照しつつ説明する。
第２図は本発明の論理回路の診断方式の１実施例を示す
図である。第２図において、１はレジスタ、２はメモリ
、３は組合せ回路、４ないし６はオア・ゲート、７はア
ドレス・デコーダ、８と９はシフト・レジスタ、ＤＶＦ
ｉドライバ（トライステート争ゲー”ト）を示す。第２
図において、被診断回路としては、レジスタ１．メモリ
２、組合せ回路３などがあシ、レジスタ１はフリップ・
フロップで構成され、組合せ回路３はゲートによシ構成
されている。こｎに対して診断用回路としてアドレス・
デコーダ７、シフト・レジスタ８と９、ドライバＤＶな
どがあシ、クフト―レジスタ９のデータをレジスタ１ま
たはメモリ２にセットする几めノ専用の回路とドライバ
ＤＶ、レジスタ１ま九はメモリ２または組合せ回路３か
らの出力信号をシフト・レジスタ９にロードするための
専用の回路とドライバＤＶ、およびシフト拳レジスタ８
の内容に基づいて生成されたアドレス命デコーダ７のセ
レクト信号をレジスタ１またはメモリ２または組合せ回
路３に与えるためのオア・ゲート４ないし６を備えてい
る。オアφゲート４ないし６は、一方の入力に走行時の
セレクト信号が供給され、他方の入力端子にアドレス・
デコーダ７のセレクト信号が供給され、いずれかのセレ
クト信号を出力するものである。ＬＳＩの診断に際して
は、診断したいレジスタ１、メモリ２、または組合せ回
路３のアドレスをシフト・レジスタ８にシフト・クロッ
クとともにシリアルに入力する。定められたアドレスの
巾の数だけアドレス情報を入力すると、アドレス・デコ
ーダ７によってデコードが開始され、アドレス・デコー
ダ７からのセレクト信号によシ特定のレジスタ１内のフ
リップやフロップ、メモリ２、または組合せ回路３のゲ
ートが選択さ扛、その出力がイネーブルされる。レジス
タ１％メモリ２．または組合せ回路３からの出力信号は
シフト−レジスタ９にパラレルにロードさ ゛れ、
シフト・クロックを入力することによシ、シリアルに外
部に出力される（スキャン・モード）０また、特定のレ
ジスタｌの７リツプ・７０ツブまたはメモリ２に任意の
データをセットするときには、セット・データ入力端子
からシフト・レジスタ９にシフト・クロックとともにシ
リアルにデータを入力すればよい（セット中モード）。
図である。第２図において、１はレジスタ、２はメモリ
、３は組合せ回路、４ないし６はオア・ゲート、７はア
ドレス・デコーダ、８と９はシフト・レジスタ、ＤＶＦ
ｉドライバ（トライステート争ゲー”ト）を示す。第２
図において、被診断回路としては、レジスタ１．メモリ
２、組合せ回路３などがあシ、レジスタ１はフリップ・
フロップで構成され、組合せ回路３はゲートによシ構成
されている。こｎに対して診断用回路としてアドレス・
デコーダ７、シフト・レジスタ８と９、ドライバＤＶな
どがあシ、クフト―レジスタ９のデータをレジスタ１ま
たはメモリ２にセットする几めノ専用の回路とドライバ
ＤＶ、レジスタ１ま九はメモリ２または組合せ回路３か
らの出力信号をシフト・レジスタ９にロードするための
専用の回路とドライバＤＶ、およびシフト拳レジスタ８
の内容に基づいて生成されたアドレス命デコーダ７のセ
レクト信号をレジスタ１またはメモリ２または組合せ回
路３に与えるためのオア・ゲート４ないし６を備えてい
る。オアφゲート４ないし６は、一方の入力に走行時の
セレクト信号が供給され、他方の入力端子にアドレス・
デコーダ７のセレクト信号が供給され、いずれかのセレ
クト信号を出力するものである。ＬＳＩの診断に際して
は、診断したいレジスタ１、メモリ２、または組合せ回
路３のアドレスをシフト・レジスタ８にシフト・クロッ
クとともにシリアルに入力する。定められたアドレスの
巾の数だけアドレス情報を入力すると、アドレス・デコ
ーダ７によってデコードが開始され、アドレス・デコー
ダ７からのセレクト信号によシ特定のレジスタ１内のフ
リップやフロップ、メモリ２、または組合せ回路３のゲ
ートが選択さ扛、その出力がイネーブルされる。レジス
タ１％メモリ２．または組合せ回路３からの出力信号は
シフト−レジスタ９にパラレルにロードさ ゛れ、
シフト・クロックを入力することによシ、シリアルに外
部に出力される（スキャン・モード）０また、特定のレ
ジスタｌの７リツプ・７０ツブまたはメモリ２に任意の
データをセットするときには、セット・データ入力端子
からシフト・レジスタ９にシフト・クロックとともにシ
リアルにデータを入力すればよい（セット中モード）。
アドレス・デコーダ７のセレクト信号は、レジスタ１
に対してオア・ゲート４を通して供給される。
に対してオア・ゲート４を通して供給される。
以上の説明から明らかなように、本発明によれば、フリ
ップ・フロッグ、メモリ、ゲートのアドレスの入力およ
びそのアドレスに↓夛指定された７リツプ・フロップ、
メモリ、ゲートの入出力をシフト・レジスタを用いてシ
リアルに行う事によシ、従来の方式の利点を活かしなが
ら診断用回路と被診断回路を切り離し、且つ診断用信号
線の増加を最少限におさえることができる。
ップ・フロッグ、メモリ、ゲートのアドレスの入力およ
びそのアドレスに↓夛指定された７リツプ・フロップ、
メモリ、ゲートの入出力をシフト・レジスタを用いてシ
リアルに行う事によシ、従来の方式の利点を活かしなが
ら診断用回路と被診断回路を切り離し、且つ診断用信号
線の増加を最少限におさえることができる。
第１図はＬＳＳＤによる論理回路の診断方式の概要を示
す図、第２図は本発明の論理回路の診断方式の１実施例
を示す図である。 ＧＬ・・・ロジック、ＦＦＩないしＦＦｎ・・・フリッ
プ・フロップ、１・・・レジスタ、２・・・メモリ、３
・・・組合せ回路、４ないし６・・・オア・ゲート、７
・・・アドレス−デコーダ、８と９・・・シフト・レジ
スタ、ＤＶ・・・ドライバ（トライステート・ゲート）
。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
す図、第２図は本発明の論理回路の診断方式の１実施例
を示す図である。 ＧＬ・・・ロジック、ＦＦＩないしＦＦｎ・・・フリッ
プ・フロップ、１・・・レジスタ、２・・・メモリ、３
・・・組合せ回路、４ないし６・・・オア・ゲート、７
・・・アドレス−デコーダ、８と９・・・シフト・レジ
スタ、ＤＶ・・・ドライバ（トライステート・ゲート）
。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
Claims (1)
- 【特許請求の範囲】 メモリと７リクプ・フ關りプで構成されるレジスタとゲ
ートで構成される組合せ回路とを有するシステムにおけ
る論理回路の診断方式であって。 シフト・クロックとともにアドレスをシリアルに入力す
るアドレス用レジスタ、該アドレス用レジスタの内容を
デコードしてレジスタと上記メモリと上記組合せ回路と
の中のいずれか１個を選択するセレクト信号を生成する
アドレス・デコーダ、およびシフト・クロックとともに
シリアルにデータを入力し該データを上記レジスタもし
くは上記メモリにセットしまたは上記レジスタもしくは
上記メモリもしくは上記組合せ回路からの出力信号がパ
ラレルにロードされシフト・クロックとともにシリアル
に外部に出力するデータ用レジスタな備え、セット−モ
ードでは、上記アドレス用レジスタにシフト・り四ツク
とともにアドレスをシリアルに入力し、上記データ用レ
ジスタにシフト・クロックとともにデータをシリアルに
入力し、上記アドレス用レジスタの内容に対応する上記
レジスタまたは上記メモリに上記データ用レジスタの内
容をセットし、スキャン・モードでは、上記アドレス用
レジスタにシフト・クロックとともにアドレスをシリア
ルに入力し、該アドレスに対応する上記レジスタｔｘは
上記メモリまたは上記組合せ回路からの出力信号を上記
データ用レジスタにパラレルにロードし該出力信号をシ
フト・クロックとともにシリアルに出力するようになり
た事を特徴とする論理回路の診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110550A JPS59747A (ja) | 1982-06-26 | 1982-06-26 | 論理回路の診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110550A JPS59747A (ja) | 1982-06-26 | 1982-06-26 | 論理回路の診断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59747A true JPS59747A (ja) | 1984-01-05 |
Family
ID=14538661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57110550A Pending JPS59747A (ja) | 1982-06-26 | 1982-06-26 | 論理回路の診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59747A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4720003A (en) * | 1985-03-11 | 1988-01-19 | Nissan Motor Co., Ltd. | Lock-up torque converter having clutch slip control device |
-
1982
- 1982-06-26 JP JP57110550A patent/JPS59747A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4720003A (en) * | 1985-03-11 | 1988-01-19 | Nissan Motor Co., Ltd. | Lock-up torque converter having clutch slip control device |
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