JPH08292237A - ２進データ出力インタフェース - Google Patents
２進データ出力インタフェースInfo
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- JPH08292237A JPH08292237A JP8092060A JP9206096A JPH08292237A JP H08292237 A JPH08292237 A JP H08292237A JP 8092060 A JP8092060 A JP 8092060A JP 9206096 A JP9206096 A JP 9206096A JP H08292237 A JPH08292237 A JP H08292237A
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- circuit
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- pads
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test input/output devices or peripheral units
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
-
- G—PHYSICS
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/2733—Test interface between tester and unit under test
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- General Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 少数の入出力パッドからテスト用情報を得る
出力インタフェース。 【解決手段】集積回路(1) は、集積回路の１以上の内部
回路(8) に接続され、２進データ又は電気信号を外部か
ら受け外部に供給するための入力及び出力パッド (11〜
15)、並びに、全数ｎビットでコード化され集積回路の
ｎ本の内部ライン(7) 上に現れる２進情報を、集積回路
の外部に供給するための出力インタフェース (22〜28)
を具備している。上記インタフェースは、ｋをｎに対し
小さいか等しいとしたとき、全数ｋの集積回路のパッド
(11〜14) を、集積回路に接続されている内部回路から
隔離するための隔離手段、及び、情報がｋビットのパケ
ットによって外部に供給されるように、これらｋ個のパ
ッドを回路のｎ本の内部ラインに接続するための接続手
段を備えている。
出力インタフェース。 【解決手段】集積回路(1) は、集積回路の１以上の内部
回路(8) に接続され、２進データ又は電気信号を外部か
ら受け外部に供給するための入力及び出力パッド (11〜
15)、並びに、全数ｎビットでコード化され集積回路の
ｎ本の内部ライン(7) 上に現れる２進情報を、集積回路
の外部に供給するための出力インタフェース (22〜28)
を具備している。上記インタフェースは、ｋをｎに対し
小さいか等しいとしたとき、全数ｋの集積回路のパッド
(11〜14) を、集積回路に接続されている内部回路から
隔離するための隔離手段、及び、情報がｋビットのパケ
ットによって外部に供給されるように、これらｋ個のパ
ッドを回路のｎ本の内部ラインに接続するための接続手
段を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、２進データ出力イ
ンタフェースに関する。本発明は、アクセス専用パッド
上ではアクセスできないある種の内部情報を外部に対し
て供給することができることが必要である（これは追跡
プログラムともいわれる）場合に、ＡＳＩＣタイプの回
路によって実行される命令のプログラムの調整に利用さ
れる。
ンタフェースに関する。本発明は、アクセス専用パッド
上ではアクセスできないある種の内部情報を外部に対し
て供給することができることが必要である（これは追跡
プログラムともいわれる）場合に、ＡＳＩＣタイプの回
路によって実行される命令のプログラムの調整に利用さ
れる。
【０００２】
【従来の技術】数多くの集積回路は、特定の集積回路つ
まりＡＳＩＣ（特定用途向け集積回路：英語のApplicat
ion Specific Integrated Circuit から）にみられるよ
うに、中央処理装置とプログラムメモリを備えている。
このメモリには、一般に、死んだタイプのメモリ（つま
りＲＯＭ）が用いられている。このようなメモリは、ア
ドレス、データ及び制御の各バスを介して中央処理装置
に連係され、中央処理装置によって実行される命令のプ
ログラムを収納している。
まりＡＳＩＣ（特定用途向け集積回路：英語のApplicat
ion Specific Integrated Circuit から）にみられるよ
うに、中央処理装置とプログラムメモリを備えている。
このメモリには、一般に、死んだタイプのメモリ（つま
りＲＯＭ）が用いられている。このようなメモリは、ア
ドレス、データ及び制御の各バスを介して中央処理装置
に連係され、中央処理装置によって実行される命令のプ
ログラムを収納している。
【０００３】この種の集積回路は、シリコンチップ上に
作られるときに、種々のテストが適用される。典型的に
は、２つの異なるタイプのテストが実施される。一つ
は、刺激信号を送ることによってその物理的構成（成
分、結合、…の特性）を検証するものである。このタイ
プのテストは、実際には、開発の段階であろうと大量生
産の段階であろうと、作られた全回路について行われ
る。物質的構成テストは、例えば、直列リンクを介して
これらの回路にデータを注入し、それから、回路の内部
ラインに現れる論理状態の直列出力をサンプリングする
ことができるシフトレジスタを、これらの回路に投入す
ることによって行われる。他の一つは、論理機能、即
ち、プログラムメモリに収納されたプログラムを実行す
る方法である。このタイプのテストは開発の段階で実施
される。
作られるときに、種々のテストが適用される。典型的に
は、２つの異なるタイプのテストが実施される。一つ
は、刺激信号を送ることによってその物理的構成（成
分、結合、…の特性）を検証するものである。このタイ
プのテストは、実際には、開発の段階であろうと大量生
産の段階であろうと、作られた全回路について行われ
る。物質的構成テストは、例えば、直列リンクを介して
これらの回路にデータを注入し、それから、回路の内部
ラインに現れる論理状態の直列出力をサンプリングする
ことができるシフトレジスタを、これらの回路に投入す
ることによって行われる。他の一つは、論理機能、即
ち、プログラムメモリに収納されたプログラムを実行す
る方法である。このタイプのテストは開発の段階で実施
される。
【０００４】プログラムの運転中のテストについては、
とりわけ、プログラムされた命令が期待されたように繋
がっていることを検証することが考えられている。これ
に用いられる１方法には、或る条件が確認されたとき
に、停止ポイント（英語ではbreakpoint）の装置によっ
て、プログラムを停止するものがある。このタイプのテ
ストでは、例えば、特別の命令の実行後中央処理装置へ
のアクセスバス上にどんな値がおかれているのかを検証
し、その後、プログラムの実行を再開することができ
る。このタイプのテストの難点は、回路の最終的な機能
を正確にみていないということにあり、それは、プログ
ラム進行を停止することによって機能が妨害されるから
である。それで、現実的条件によりテストを行うこと、
即ち、プログラムの進行を停止することなくその進行を
観察する、つまりトレースすることもしばしば考えられ
ている。このような観察は、実時間でも延期時間（temp
s differe ）でも行うことができる。
とりわけ、プログラムされた命令が期待されたように繋
がっていることを検証することが考えられている。これ
に用いられる１方法には、或る条件が確認されたとき
に、停止ポイント（英語ではbreakpoint）の装置によっ
て、プログラムを停止するものがある。このタイプのテ
ストでは、例えば、特別の命令の実行後中央処理装置へ
のアクセスバス上にどんな値がおかれているのかを検証
し、その後、プログラムの実行を再開することができ
る。このタイプのテストの難点は、回路の最終的な機能
を正確にみていないということにあり、それは、プログ
ラム進行を停止することによって機能が妨害されるから
である。それで、現実的条件によりテストを行うこと、
即ち、プログラムの進行を停止することなくその進行を
観察する、つまりトレースすることもしばしば考えられ
ている。このような観察は、実時間でも延期時間（temp
s differe ）でも行うことができる。
【０００５】
【発明が解決しようとする問題】プログラムの実時間の
進行を分析することが要望される場合、論理的分析手段
によって分析が行われる。実時間分析には、プログラム
の実行の間、情報が回路のアクセスポート上に直接的に
与えられる必要がある。この解決法は、実際上、該ポー
トが、回路の常套的使用下で機能的有用性を有してお
り、特定的にテスト専用とされていない場合にしか、受
け入れられない。集積回路のサイズは、直接的には、こ
の回路のアクセスパッド数の関数である。ところで、い
つも考えられているのは、できるだけよりコンパクトで
ある回路を実現することである。
進行を分析することが要望される場合、論理的分析手段
によって分析が行われる。実時間分析には、プログラム
の実行の間、情報が回路のアクセスポート上に直接的に
与えられる必要がある。この解決法は、実際上、該ポー
トが、回路の常套的使用下で機能的有用性を有してお
り、特定的にテスト専用とされていない場合にしか、受
け入れられない。集積回路のサイズは、直接的には、こ
の回路のアクセスパッド数の関数である。ところで、い
つも考えられているのは、できるだけよりコンパクトで
ある回路を実現することである。
【０００６】延期時間で観察を行うためには、プログラ
ムメモリと連係するアドレスカウンタの一連の値が当該
回路又は回路外部に格納される。その後、これらの値の
つながりが帰納的（a posteroiri）に分析される。或る
解決法では、情報を直列に出力するように構成される。
これによって、必要空間の問題を解決することができる
が、情報の出力処理能力（速度）が低下することにな
る。本発明の目的は、アクセスパッド数が低減された集
積回路からの情報を比較的に大きな処理能力をもって出
力することができるようにすることにある。
ムメモリと連係するアドレスカウンタの一連の値が当該
回路又は回路外部に格納される。その後、これらの値の
つながりが帰納的（a posteroiri）に分析される。或る
解決法では、情報を直列に出力するように構成される。
これによって、必要空間の問題を解決することができる
が、情報の出力処理能力（速度）が低下することにな
る。本発明の目的は、アクセスパッド数が低減された集
積回路からの情報を比較的に大きな処理能力をもって出
力することができるようにすることにある。
【０００７】
【問題を解決するための手段】そこで、本発明は、集積
回路の１以上の内部回路に接続され、２進データ又は電
気信号を外部から受け外部に供給するための入力及び出
力パッド、並びに、全数ｎビットでコード化され集積回
路のｎ本の内部ライン上に現れる２進情報を、集積回路
の外部に供給するための出力インタフェースを具備した
集積回路において、上記インタフェースは、ｋをｎに対
し小さいか等しいとしたとき、全数ｋの集積回路のパッ
ドを、集積回路に接続されている内部回路から隔離する
ための隔離手段、及び、情報がｋビットのパケットによ
って外部に供給されるように、これらｋ個のパッドを集
積回路のｎ本の内部ラインに接続するための接続手段を
備えることを特徴とする集積回路を提供するものであ
る。本発明は、それ故、アクセス専用でないパッドを使
用してビットパケットによって外部に転送されるべき情
報を出力するようにすることができる。
回路の１以上の内部回路に接続され、２進データ又は電
気信号を外部から受け外部に供給するための入力及び出
力パッド、並びに、全数ｎビットでコード化され集積回
路のｎ本の内部ライン上に現れる２進情報を、集積回路
の外部に供給するための出力インタフェースを具備した
集積回路において、上記インタフェースは、ｋをｎに対
し小さいか等しいとしたとき、全数ｋの集積回路のパッ
ドを、集積回路に接続されている内部回路から隔離する
ための隔離手段、及び、情報がｋビットのパケットによ
って外部に供給されるように、これらｋ個のパッドを集
積回路のｎ本の内部ラインに接続するための接続手段を
備えることを特徴とする集積回路を提供するものであ
る。本発明は、それ故、アクセス専用でないパッドを使
用してビットパケットによって外部に転送されるべき情
報を出力するようにすることができる。
【０００８】
【発明の実施の形態】本発明は、添付した図面と共にな
される以下の本発明の実施例の説明から、より明確に理
解され、他の特別な特徴及び利点が明らかになるが、こ
の実施例は、本発明の範囲を決して限定するものではな
い。
される以下の本発明の実施例の説明から、より明確に理
解され、他の特別な特徴及び利点が明らかになるが、こ
の実施例は、本発明の範囲を決して限定するものではな
い。
【０００９】通常のとおり、図示された集積回路１は次
のものを具備している： （１）それぞれ給電電位ＶＣＣ及び基準電位ＧＮＤを受
ける２つのパッド２，３、並びに、（２）アドレスバス
（参照番号７）、データバス（図示せず）及び制御バス
（図示せず）によって接続された中央処理装置（ＵＣ）
５及びプログラムメモリ（ＲＯＭ）６。
のものを具備している： （１）それぞれ給電電位ＶＣＣ及び基準電位ＧＮＤを受
ける２つのパッド２，３、並びに、（２）アドレスバス
（参照番号７）、データバス（図示せず）及び制御バス
（図示せず）によって接続された中央処理装置（ＵＣ）
５及びプログラムメモリ（ＲＯＭ）６。
【００１０】図示の例では、中央処理装置５がプログラ
ムメモリ６に記憶されたプログラム命令を実行し、プロ
グラムの進行は該回路のパッド４にて受けたクロック信
号ＣＬＫによって歩調がとられるものとされる。
ムメモリ６に記憶されたプログラム命令を実行し、プロ
グラムの進行は該回路のパッド４にて受けたクロック信
号ＣＬＫによって歩調がとられるものとされる。
【００１１】この例ではまた、前記アドレスバス７上に
おける参照番号ＡＤＤで示され全数ｎビットで２進コー
ド化されたものであってメモリ６に記憶された命令につ
いての一連のアドレスを分析することが望まれるものと
される。なお、ｎ＝１６とされる。
おける参照番号ＡＤＤで示され全数ｎビットで２進コー
ド化されたものであってメモリ６に記憶された命令につ
いての一連のアドレスを分析することが望まれるものと
される。なお、ｎ＝１６とされる。
【００１２】そして、回路１には、さらに、内部テスト
回路（ＴＡＰ）８が備えられ、ライン10にて該テスト回
路８に接続されるシフトレジスタ９によって、回路１の
ライン上に２進値を注入又はサンプリングすることがで
きようになっている。この例では、テスト回路８は、基
準ＩＥＥＥ 1149.1 で実施され、５つのパッド11〜15に
よって回路外部からアクセス可能とされる。
回路（ＴＡＰ）８が備えられ、ライン10にて該テスト回
路８に接続されるシフトレジスタ９によって、回路１の
ライン上に２進値を注入又はサンプリングすることがで
きようになっている。この例では、テスト回路８は、基
準ＩＥＥＥ 1149.1 で実施され、５つのパッド11〜15に
よって回路外部からアクセス可能とされる。
【００１３】テスト回路８は次のものを備えている： （１）２進データを直列に受けるためのデータ入力ＴＤ
Ｉ（Test Data Input;パッド12に接続される） （２）２進データを直列に供給するためのデータ出力Ｔ
ＤＯ（Test Data Output; パッド11に接続される） （３）制御信号入力ＴＭＳ（Test Mode Select; パッド
13に接続される）、 （４）テストクロック信号入力ＴＣＫ（Test Clock; パ
ッド14に接続される）、、及び、 （５）初期化信号を受けるための初期化信号入力／ＴＲ
ＳＴ（Test Reset Low）。より詳細にいうと、このタイ
プの回路は、当業者に知られており、例えば、次の文献
が参照されよう：Kenneth P. Parker による「The boun
dary scan handbook」（Tluwer Academic Publishers,
1992）。
Ｉ（Test Data Input;パッド12に接続される） （２）２進データを直列に供給するためのデータ出力Ｔ
ＤＯ（Test Data Output; パッド11に接続される） （３）制御信号入力ＴＭＳ（Test Mode Select; パッド
13に接続される）、 （４）テストクロック信号入力ＴＣＫ（Test Clock; パ
ッド14に接続される）、、及び、 （５）初期化信号を受けるための初期化信号入力／ＴＲ
ＳＴ（Test Reset Low）。より詳細にいうと、このタイ
プの回路は、当業者に知られており、例えば、次の文献
が参照されよう：Kenneth P. Parker による「The boun
dary scan handbook」（Tluwer Academic Publishers,
1992）。
【００１４】図示の例を理解するには、次の事項が考慮
されるべきである： （１）パッド11が出力に向かっていること、即ち、デー
タを集積回路１の外部に供給するために、このパッドが
内部回路８で使用されること、（２）パッド12〜15が出
力に向かっていること、即ち、データ又は制御信号を集
積回路１の外部から内部回路８に供給するために、これ
らのパッドが使用されること、そして、（３）論理信号
ＴＲＳＴが内部回路８の使用（ＴＲＳＴ＝１）又は不使
用（ＴＲＳＴ＝０）を表示するものであること（通常的
には、物理的構成テスト後、内部回路８は使用されず、
パッド15はアース電位に維持される。）。
されるべきである： （１）パッド11が出力に向かっていること、即ち、デー
タを集積回路１の外部に供給するために、このパッドが
内部回路８で使用されること、（２）パッド12〜15が出
力に向かっていること、即ち、データ又は制御信号を集
積回路１の外部から内部回路８に供給するために、これ
らのパッドが使用されること、そして、（３）論理信号
ＴＲＳＴが内部回路８の使用（ＴＲＳＴ＝１）又は不使
用（ＴＲＳＴ＝０）を表示するものであること（通常的
には、物理的構成テスト後、内部回路８は使用されず、
パッド15はアース電位に維持される。）。
【００１５】本発明は、ｋ＝４ビットのパケットによっ
て、アドレスバス上に現れるアドレスを回路１の外部に
供給するために、これらのパッドを出力パッドとして利
用することを提案するものである。
て、アドレスバス上に現れるアドレスを回路１の外部に
供給するために、これらのパッドを出力パッドとして利
用することを提案するものである。
【００１６】そこで、エミュレーション及び物理的テス
トの両資源が結合される。これは、このタイプの内部テ
スト回路が、回路の特定アプリケーションとは関係なく
集積回路に常套的に存在するだけに、一層有利である。
それ故、ＡＳＩＣの開発状況において、製造業者が一般
的に提案している回路コアは、中央処理装置、並びに、
シフトレジスタによって、且つ、ユーザによりアプリケ
ーションに応じて選択された所定数の光学装置によっ
て、物理的テストがなされる常時存在資源から成ってい
る。これは、回路のアクセスパッド（これは、勿論、例
えば給電パッドでない）、特に、回路構成をテストする
ために用いられるパッドにより、供給されるものが先験
的に知られているということを意味する。その上、一度
構成テストが実行されると、内部物理的テスト回路は、
もはや使用されず、そのアクセスパッドも使用されな
い。本発明が有利な構成として提供するのは、常時回路
上に存在するが実際は使用されない資源にパケットによ
る転送を結合することである。所定の使用に予定された
パッドを２重に利用することによって、つねに、パッド
数によるコストを減少すると同時に、受容可能な速度で
情報を出力することができる。
トの両資源が結合される。これは、このタイプの内部テ
スト回路が、回路の特定アプリケーションとは関係なく
集積回路に常套的に存在するだけに、一層有利である。
それ故、ＡＳＩＣの開発状況において、製造業者が一般
的に提案している回路コアは、中央処理装置、並びに、
シフトレジスタによって、且つ、ユーザによりアプリケ
ーションに応じて選択された所定数の光学装置によっ
て、物理的テストがなされる常時存在資源から成ってい
る。これは、回路のアクセスパッド（これは、勿論、例
えば給電パッドでない）、特に、回路構成をテストする
ために用いられるパッドにより、供給されるものが先験
的に知られているということを意味する。その上、一度
構成テストが実行されると、内部物理的テスト回路は、
もはや使用されず、そのアクセスパッドも使用されな
い。本発明が有利な構成として提供するのは、常時回路
上に存在するが実際は使用されない資源にパケットによ
る転送を結合することである。所定の使用に予定された
パッドを２重に利用することによって、つねに、パッド
数によるコストを減少すると同時に、受容可能な速度で
情報を出力することができる。
【００１７】ここで、アドレスＡＤＤの出力インタフェ
ースについて説明しよう。このインタフェースは出力す
べき情報（アドレスＡＤＤ）の格納手段を備えている。
この格納手段は、使用されるパッド数が情報のコード化
ビットより少ないのと同程度に必要である。実際上、シ
フトレジスタによるテストの回路に対するアクセスパッ
ドが用いられるのが通常のケースであるが、これはこの
ような回路へのアクセスが主として直列リンクにより接
続されるからである。
ースについて説明しよう。このインタフェースは出力す
べき情報（アドレスＡＤＤ）の格納手段を備えている。
この格納手段は、使用されるパッド数が情報のコード化
ビットより少ないのと同程度に必要である。実際上、シ
フトレジスタによるテストの回路に対するアクセスパッ
ドが用いられるのが通常のケースであるが、これはこの
ような回路へのアクセスが主として直列リンクにより接
続されるからである。
【００１８】実施例では、格納手段は、４つの４ビット
サブレジスタ17〜20で形成されたレジスタ16で構成され
る。レジスタ16は、アドレスバス７に接続される並列入
力を有し、この並列入力は16ワイヤで形成される。16ビ
ットでコード化されたアドレスＡＤＤがバス７上に現れ
るために、このアドレスは４つの４ビットパケットの形
式で格納されるが、各サブレジスタ17〜20はこれらパケ
ットの１つを格納することができる。各サブレジスタ17
〜20は、その内容を送出することができる並列出力を有
する。それ故、各サブレジスタ17〜20は４つのワイヤを
有する。
サブレジスタ17〜20で形成されたレジスタ16で構成され
る。レジスタ16は、アドレスバス７に接続される並列入
力を有し、この並列入力は16ワイヤで形成される。16ビ
ットでコード化されたアドレスＡＤＤがバス７上に現れ
るために、このアドレスは４つの４ビットパケットの形
式で格納されるが、各サブレジスタ17〜20はこれらパケ
ットの１つを格納することができる。各サブレジスタ17
〜20は、その内容を送出することができる並列出力を有
する。それ故、各サブレジスタ17〜20は４つのワイヤを
有する。
【００１９】サブレジスタ17〜20は、４つの並列入力と
１つの出力を有するマルチプレクサ21に接続され、マル
チプレクサ21の出力に４つのサブレジスタ17〜20の内容
が順次再生されるようになっている。マルチプレクサ21
の出力には、それ故、アドレスＡＤＤのパケットに対応
する４ビットが配分される。この並列出力は４つの出力
で形成され、各出力は各ビットパケットの１ビットを供
給する。出力に接続される入力の選択はカウンタ29から
受ける制御信号ＳＥＬを用いることによって行われる。
１つの出力を有するマルチプレクサ21に接続され、マル
チプレクサ21の出力に４つのサブレジスタ17〜20の内容
が順次再生されるようになっている。マルチプレクサ21
の出力には、それ故、アドレスＡＤＤのパケットに対応
する４ビットが配分される。この並列出力は４つの出力
で形成され、各出力は各ビットパケットの１ビットを供
給する。出力に接続される入力の選択はカウンタ29から
受ける制御信号ＳＥＬを用いることによって行われる。
【００２０】インタフェースは、また、マルチプレクサ
21をパッド11〜14に接続する手段を備えている。この接
続手段は、マルチプレクサ22、及び、参照番号23〜25で
示される３つの３状態バッファ回路で構成される。
21をパッド11〜14に接続する手段を備えている。この接
続手段は、マルチプレクサ22、及び、参照番号23〜25で
示される３つの３状態バッファ回路で構成される。
【００２１】マルチプレクサ22は、マルチプレクサ21の
１つの出力に接続された入力を有する。このマルチプレ
クサは、テスト回路８の出力ＴＤＯに接続された他の入
力を有する。このマルチプレクサは、パッド11に接続さ
れた出力を有する。そして、このマルチプレクサは、パ
ッド11を出力ＴＤＯ又はマルチプレクサ21の出力の１つ
に選択的に接続する。
１つの出力に接続された入力を有する。このマルチプレ
クサは、テスト回路８の出力ＴＤＯに接続された他の入
力を有する。このマルチプレクサは、パッド11に接続さ
れた出力を有する。そして、このマルチプレクサは、パ
ッド11を出力ＴＤＯ又はマルチプレクサ21の出力の１つ
に選択的に接続する。
【００２２】３つの３状態バッファ回路23〜25は、それ
ぞれ、マルチプレクサ21の残りの３つの出力の各１つ及
びパッド12〜14に接続される入力及び出力を備えてい
る。それで、マルチプレクサ21の出力に現れる情報をパ
ッド12〜14を介して並列的に供給することができる。
ぞれ、マルチプレクサ21の残りの３つの出力の各１つ及
びパッド12〜14に接続される入力及び出力を備えてい
る。それで、マルチプレクサ21の出力に現れる情報をパ
ッド12〜14を介して並列的に供給することができる。
【００２３】インタフェースは、さらに、パッド11〜14
を、テスト回路の入力ＴＤＩ，ＴＭＳ，ＴＣＫ及び出力
ＴＤＯから隔離するための隔離手段を備えている。この
隔離手段は、マルチプレクサ22の一部（これは出力ＴＤ
Ｏをパッド11から隔離することができる）、及び、それ
ぞれパッド12,13,14を入力ＴＤＩ，ＴＭＳ，ＴＣＫから
隔離することができる３つの３状態バッファ回路で構成
される。
を、テスト回路の入力ＴＤＩ，ＴＭＳ，ＴＣＫ及び出力
ＴＤＯから隔離するための隔離手段を備えている。この
隔離手段は、マルチプレクサ22の一部（これは出力ＴＤ
Ｏをパッド11から隔離することができる）、及び、それ
ぞれパッド12,13,14を入力ＴＤＩ，ＴＭＳ，ＴＣＫから
隔離することができる３つの３状態バッファ回路で構成
される。
【００２４】そして、インタフェースは、制御手段を備
えている。この制御手段は、図示の例では、カウンタ29
で構成される。有利な形態として採用されるのは、各前
縁で状態を変化させるクロック信号により、歩調がとら
れる２進カウンタである。このカウンタ29は、制御論理
信号ＯＵＴを所与の状態（図示の例では「ハイ」状態）
で受けているとき、クロック信号の２サイクルで（２進
で）００から１１までカウントする。このようにして、
マルチプレクサ21の出力を、クロック信号の２サイクル
に等しい期間に、４つの入力に順次接続することができ
る。
えている。この制御手段は、図示の例では、カウンタ29
で構成される。有利な形態として採用されるのは、各前
縁で状態を変化させるクロック信号により、歩調がとら
れる２進カウンタである。このカウンタ29は、制御論理
信号ＯＵＴを所与の状態（図示の例では「ハイ」状態）
で受けているとき、クロック信号の２サイクルで（２進
で）００から１１までカウントする。このようにして、
マルチプレクサ21の出力を、クロック信号の２サイクル
に等しい期間に、４つの入力に順次接続することができ
る。
【００２５】この信号ＯＵＴは、インバータ31を介して
パッド15に接続される（それ故、信号ＴＲＳＴＮを受け
る）入力、及び、制御論理信号ＴＲＡＣＥを受ける入力
を有するゲート30によって生成される。それで、ＴＲＳ
ＴＮ及びＴＲＡＣＥが「ハイ」状態であれば、信号ＯＵ
Ｔは「ハイ」状態である。信号ＯＵＴはマルチプレクサ
22及びバッファ回路23〜25に供給される。逆信号／ＯＵ
Ｔ（インバータ32を介して生成される）がバッファ回路
26〜28に供給される。ここで、バッファ回路23〜25がＯ
ＵＴ＝１に対して透過的（入力が出力に接続される）で
あり、バッファ回路26〜28がＯＵＴ＝０に対して透過的
であると仮定する。
パッド15に接続される（それ故、信号ＴＲＳＴＮを受け
る）入力、及び、制御論理信号ＴＲＡＣＥを受ける入力
を有するゲート30によって生成される。それで、ＴＲＳ
ＴＮ及びＴＲＡＣＥが「ハイ」状態であれば、信号ＯＵ
Ｔは「ハイ」状態である。信号ＯＵＴはマルチプレクサ
22及びバッファ回路23〜25に供給される。逆信号／ＯＵ
Ｔ（インバータ32を介して生成される）がバッファ回路
26〜28に供給される。ここで、バッファ回路23〜25がＯ
ＵＴ＝１に対して透過的（入力が出力に接続される）で
あり、バッファ回路26〜28がＯＵＴ＝０に対して透過的
であると仮定する。
【００２６】制御論理信号ＴＲＡＣＥは、回路１からの
情報をパッド11〜14を介して出力することが望まれてい
ることを指示するために、回路１の外部から或いは内部
的に（例えば、中央処理装置５によって）供給されるも
のである。信号ＯＵＴが信号ＴＲＳＴＮによって取り替
えられ、これによって、内部回路８が使用されない場合
パッド11〜14をマルチプレクサに自動的に接続すること
に帰着するということが分かるだろう。これは、もは
や、パッド11〜14の入力或いは出力の役割を規定する基
準ＩＥＥＥ 1149.1 に従わないという結果をもたらす。
これは、これらのパッドを介して接続される数個の回路
に並列に実行される物理的構成テストを実施するとき
に、重大な意味をもつ。さらに、クロック信号ＴＣＫ
は、／ＴＲＳＴＮ＝０の時には停止することができな
い。
情報をパッド11〜14を介して出力することが望まれてい
ることを指示するために、回路１の外部から或いは内部
的に（例えば、中央処理装置５によって）供給されるも
のである。信号ＯＵＴが信号ＴＲＳＴＮによって取り替
えられ、これによって、内部回路８が使用されない場合
パッド11〜14をマルチプレクサに自動的に接続すること
に帰着するということが分かるだろう。これは、もは
や、パッド11〜14の入力或いは出力の役割を規定する基
準ＩＥＥＥ 1149.1 に従わないという結果をもたらす。
これは、これらのパッドを介して接続される数個の回路
に並列に実行される物理的構成テストを実施するとき
に、重大な意味をもつ。さらに、クロック信号ＴＣＫ
は、／ＴＲＳＴＮ＝０の時には停止することができな
い。
【００２７】制御信号ＴＲＡＣＥを使用する利点は、出
力インタフェースの存在は回路８の使用のみについてパ
ッド11〜14を用いることに満足する全ユーザに対して透
明性があることである。制御信号ＴＲＡＣＥは、「ロ
ー」論理レベルでは、デフォルトによって回路１により
基準ＩＥＥＥ 1149.1 に従うようにする。
力インタフェースの存在は回路８の使用のみについてパ
ッド11〜14を用いることに満足する全ユーザに対して透
明性があることである。制御信号ＴＲＡＣＥは、「ロ
ー」論理レベルでは、デフォルトによって回路１により
基準ＩＥＥＥ 1149.1 に従うようにする。
【００２８】有利な態様として、バッファ回路26〜28
に、入力が出力と隔離されたときに出力が固定電位に復
帰する機能をもたせることである。換言すれば、回路８
の入力ＴＤＩ，ＴＭＳ，ＴＣＫに、これらがパッド12〜
14と隔離されたとき固定電位を与えるのである。一方で
は、これは、浮動ノードの存在（典型的には、入力がト
ランジスタの制御ゲートに作用する）により増大される
電力消費を回避することができる。他方では、ＴＭＳを
高電位（ＶＣＣ）に固定することにより、回路８の不使
用状態に対応したテスト初期化論理（Test Logic Rese
t）状態が維持される（引用文献第15頁を参照）。入力
ＴＤＩ，ＴＣＫについては、これらは適宜高電位或いは
低電位に維持することがてきる。
に、入力が出力と隔離されたときに出力が固定電位に復
帰する機能をもたせることである。換言すれば、回路８
の入力ＴＤＩ，ＴＭＳ，ＴＣＫに、これらがパッド12〜
14と隔離されたとき固定電位を与えるのである。一方で
は、これは、浮動ノードの存在（典型的には、入力がト
ランジスタの制御ゲートに作用する）により増大される
電力消費を回避することができる。他方では、ＴＭＳを
高電位（ＶＣＣ）に固定することにより、回路８の不使
用状態に対応したテスト初期化論理（Test Logic Rese
t）状態が維持される（引用文献第15頁を参照）。入力
ＴＤＩ，ＴＣＫについては、これらは適宜高電位或いは
低電位に維持することがてきる。
【００２９】レジスタ16のローディングには、ビンポン
（ping-pong ）と言われるローディング法、即ち、全サ
ブレジスタ17〜20が同時にローディングされる方法をと
ることが有利である。実際、全サブレジスタを同時にロ
ーディング場合、マルチプレクサ21の出力の状態が、ロ
ーディング時にこの出力に接続されるサブレジスタにロ
ーディングされる値に応じて、変更される結果がもたら
される（実際には、これは出力される最後のパケットを
含むサブレジスタである）。マルチプレクサ21の出力と
ローディング時にこの出力に接続されるサブレジスタと
の間を接続する或る期間の後にのみ、サブレジスタのロ
ーディング（制御論理信号ＳＴＯＲＥを介する）が許可
されるように考慮されている。これは、制御手段を修正
してカウンタ29を周期的に所与の状態に保持するように
することを意味する。それ故、情報の出力処理能力（ビ
ット速度）は遅くなる。
（ping-pong ）と言われるローディング法、即ち、全サ
ブレジスタ17〜20が同時にローディングされる方法をと
ることが有利である。実際、全サブレジスタを同時にロ
ーディング場合、マルチプレクサ21の出力の状態が、ロ
ーディング時にこの出力に接続されるサブレジスタにロ
ーディングされる値に応じて、変更される結果がもたら
される（実際には、これは出力される最後のパケットを
含むサブレジスタである）。マルチプレクサ21の出力と
ローディング時にこの出力に接続されるサブレジスタと
の間を接続する或る期間の後にのみ、サブレジスタのロ
ーディング（制御論理信号ＳＴＯＲＥを介する）が許可
されるように考慮されている。これは、制御手段を修正
してカウンタ29を周期的に所与の状態に保持するように
することを意味する。それ故、情報の出力処理能力（ビ
ット速度）は遅くなる。
【００３０】本発明においては、（全サブレジスタの
内）少なくとも最後の出力パケットを含むサブレジスタ
のローディングが遅延され、このローディングは、例え
ば、次のアドレスＡＤＤの第１パケットを出力する期間
に、行われる。また、例えば、２つのサブレジスタ19,2
0 がマルチプレクサ21の出力に接続されているときにサ
ブレジスタ17,18 をローディングし、サブレジスタ17,1
8 がマルチプレクサの出力に接続されているときにサブ
レジスタ19,20 をローディングすることもできる。その
ために、サブレジスタ17,18 をローディングを有効化す
る制御信号（図１では参照記号ＳＴＯＲＥ）のサブレジ
スタ19,20 への供給が遅延される。これを行うために
は、遅延プリップフロップを介して信号ＳＴＯＲＥを通
過させるようにすれば十分である。それ故、本発明によ
って、標準且つ最適時間のパケット出力が得られる。
内）少なくとも最後の出力パケットを含むサブレジスタ
のローディングが遅延され、このローディングは、例え
ば、次のアドレスＡＤＤの第１パケットを出力する期間
に、行われる。また、例えば、２つのサブレジスタ19,2
0 がマルチプレクサ21の出力に接続されているときにサ
ブレジスタ17,18 をローディングし、サブレジスタ17,1
8 がマルチプレクサの出力に接続されているときにサブ
レジスタ19,20 をローディングすることもできる。その
ために、サブレジスタ17,18 をローディングを有効化す
る制御信号（図１では参照記号ＳＴＯＲＥ）のサブレジ
スタ19,20 への供給が遅延される。これを行うために
は、遅延プリップフロップを介して信号ＳＴＯＲＥを通
過させるようにすれば十分である。それ故、本発明によ
って、標準且つ最適時間のパケット出力が得られる。
【００３１】注目されるのは、基準ＩＥＥＥ 1149.1 下
において、たった４つのパッドしか使用しないという可
能性があり、ＴＭＳ，ＴＣＫで示されるパッドを使用す
ることにより再初期化が行われることである。これによ
って、ユニットのパッド数を減少することができる。本
発明は、このような態様で適用可能であるが、ビットを
出力するためにＴＤＩ，ＴＤＯに接続されるバッドのみ
を使用することができる。それで、図１に示された例と
比べると、出力処理能力（ビット速度）は半分になる。
しかし、この能力は、直列出力の能力の２倍を維持して
いる。
において、たった４つのパッドしか使用しないという可
能性があり、ＴＭＳ，ＴＣＫで示されるパッドを使用す
ることにより再初期化が行われることである。これによ
って、ユニットのパッド数を減少することができる。本
発明は、このような態様で適用可能であるが、ビットを
出力するためにＴＤＩ，ＴＤＯに接続されるバッドのみ
を使用することができる。それで、図１に示された例と
比べると、出力処理能力（ビット速度）は半分になる。
しかし、この能力は、直列出力の能力の２倍を維持して
いる。
【００３２】本発明を提示した実施例を参照しつつ説明
してきたが、本発明の枠から離れずに種々の変更がなさ
れ得ることが理解されよう。従って、パッド11〜14は内
部テスト回路及びアドレスバスに接続される必要がない
ことが理解されよう。また、ＩＥＥＥ 1149.1 とは異な
る基準に従った内部テスト回路であってもよい。さら
に、サブレジスタのサイズ及び数は、ｎ及びｋを考慮し
て適合することができ、ｎはｋの倍数である必要はな
く、この場合、固定電位に使用されない入力をワイヤリ
ングするによって最終サブレジスタの値を完全化すれば
十分である。そしてまた、ｋ＝ｎとすることもでき、こ
の場合は、情報格納手段を省略することができる。
してきたが、本発明の枠から離れずに種々の変更がなさ
れ得ることが理解されよう。従って、パッド11〜14は内
部テスト回路及びアドレスバスに接続される必要がない
ことが理解されよう。また、ＩＥＥＥ 1149.1 とは異な
る基準に従った内部テスト回路であってもよい。さら
に、サブレジスタのサイズ及び数は、ｎ及びｋを考慮し
て適合することができ、ｎはｋの倍数である必要はな
く、この場合、固定電位に使用されない入力をワイヤリ
ングするによって最終サブレジスタの値を完全化すれば
十分である。そしてまた、ｋ＝ｎとすることもでき、こ
の場合は、情報格納手段を省略することができる。
【図１】本発明による回路を説明するブロック図であ
る。
る。
１ 集積回路 ２〜４ それぞれ、給電電位ＶＣＣ、基準電位ＧＮＤ、
クロック信号ＣＬＫを受けるパッド、 ５（ＵＣ） 中央処理装置、 ６（ＲＯＭ） プログラムメモリ、 ７ ｎビット（ｎ＝16）アドレスＡＤＤのアドレスパ
ス、 ８（ＴＡＰ） データ入力ＴＤＩ、データ出力ＴＤＯ、
制御信号入力ＴＭＳ、テストクロック信号入力ＴＣＫ及
び初期化信号入力／ＴＲＳＴＮを備える内部テスト回
路、 ９ シフトレジスタ、 10 ライン、 11 出力パッド、 12〜15 入力パッド、 16 ｋビット（ｋ＝４）サブレジスタ17〜20より成るレ
ジスタ（格納手段）、 21，22 マルチプレクサ、 23〜28 ３状態バッファ回路、 29 ２進カウンタ、 30 ゲート、 31，32 インバータ。
クロック信号ＣＬＫを受けるパッド、 ５（ＵＣ） 中央処理装置、 ６（ＲＯＭ） プログラムメモリ、 ７ ｎビット（ｎ＝16）アドレスＡＤＤのアドレスパ
ス、 ８（ＴＡＰ） データ入力ＴＤＩ、データ出力ＴＤＯ、
制御信号入力ＴＭＳ、テストクロック信号入力ＴＣＫ及
び初期化信号入力／ＴＲＳＴＮを備える内部テスト回
路、 ９ シフトレジスタ、 10 ライン、 11 出力パッド、 12〜15 入力パッド、 16 ｋビット（ｋ＝４）サブレジスタ17〜20より成るレ
ジスタ（格納手段）、 21，22 マルチプレクサ、 23〜28 ３状態バッファ回路、 29 ２進カウンタ、 30 ゲート、 31，32 インバータ。
Claims (9)
- 【請求項１】２進データ又は電気信号を外部から受け外
部に供給するための入力（12,13,14,15 ）及び出力（1
1）のパッドであって、これらのパッドは、集積回路
（１）の１以上の内部回路（８）に接続されるパッド、
並びに、 ２進情報（ＡＤＤ）を集積回路の外部に供給するための
出力インタフェースであって、この２進情報は、全数ｎ
ビットでコード化され、集積回路のｎ本の内部ライン
（７）上に現れる出力インタフェースを具備した集積回
路（１）において、上記インタフェースは、 ｋをｎに対して小さいか等しいとして、集積回路に接続
されている内部回路（８）から全数ｋ個の（１）のパッ
ド（11,12,13,14 ）を隔離するための隔離手段（22,26,
27,28 ）、及び、 前記情報がｋビットのパケットによって外部に供給され
るように、これらｋ個のパッドを集積回路（１）のｎ本
の内部ライン（７）に接続するための接続手段（21,22,
23,24,25）を備えることを特徴とする回路 - 【請求項２】前記隔離手段（22,26,27,28 ）は、 前記入力パッド（12,13,14）を前記内部回路（８）から
隔離するための１以上の３状態バッファ（26,27,28）、
及び、 前記入力パッド（12,13,14）を前記内部回路（８）から
隔離するための１以上のマルチプレクサ（22）を備える
ことを特徴とする請求項１に記載の回路。 - 【請求項３】ｎはｋより大きいとし、 前記出力インタフェースは、 ｋビットのパケットによって、出力されるべきｎビット
の２進情報（ＡＤＤ）を格納する格納手段（16）、及
び、 前記ｋビットのパケットを順次出力するために前記ｋ個
の出力パッド（11,12,13,14 ）を前記格納手段に接続す
るためのマルチプレキシング手段（21）を備えることを
特徴とする請求項１又は２に記載の回路。 - 【請求項４】前記格納手段は、ｋビットのレジスタ（1
7,18,19,20 ）より成ることを特徴とする請求項３に記
載の回路。 - 【請求項５】前記格納は少なくとも1 つのレジスタに遅
延され、このレジスタの内容が他のレジスタへの格納中
に前記外部に供給されることを特徴とする請求項４に記
載の回路。 - 【請求項６】前記マルチプレキシング手段（21）は、前
記集積回路の動作歩調をとるクロック信号の各前縁で増
分される２進カウンタ（29）によって制御されることを
特徴とする請求項３〜５のいずれか１項に記載の回路。 - 【請求項７】前記集積回路の内部テスト回路に接続され
るｋ個の出力パッドが使用されることを特徴とする請求
項１〜６のいずれか１項に記載の回路。 - 【請求項８】基準ＩＥＥＥ 1149.1 に従うテスト回路に
接続されるｋ個の出力パッドが使用されることを特徴と
する請求項７に記載の回路。 - 【請求項９】前記テスト回路（８）は、データ入力（Ｔ
ＤＩ）、データ出力（ＴＤＯ）、制御信号入力（ＴＭ
Ｓ）、テストクロック信号入力（ＴＣＫ）、及び、前記
集積回路のパッドに接続されており初期化信号を受ける
ための初期化信号入力（／ＴＲＳＴＮ）を備え、 前記ｋ個の２進情報出力パッドは、ｋが４に対して小さ
いか等しいとされ、前記データ入力、データ出力、制御
信号入力、及び、テストクロック信号入力に接続された
パッドの中から選択され、そして、 前記隔離及び接続手段は、前記テストクロック信号入力
を受け、前記Ｋ個のパッドが、この信号の状態に応じ
て、前記内部テスト回路の前記入力及び出力か、或いは
前記ラインかに接続されるようにすることを特徴とする
請求項８に記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9503455A FR2732132B1 (fr) | 1995-03-21 | 1995-03-21 | Interface de sortie de donnees binaires |
| FR9503455 | 1995-03-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08292237A true JPH08292237A (ja) | 1996-11-05 |
Family
ID=9477373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8092060A Pending JPH08292237A (ja) | 1995-03-21 | 1996-03-21 | ２進データ出力インタフェース |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5948114A (ja) |
| EP (1) | EP0733975B1 (ja) |
| JP (1) | JPH08292237A (ja) |
| DE (1) | DE69600327T2 (ja) |
| FR (1) | FR2732132B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9809203D0 (en) * | 1998-04-29 | 1998-07-01 | Sgs Thomson Microelectronics | Packet distribution in a microcomputer |
| DE19835608A1 (de) * | 1998-08-06 | 2000-02-10 | Siemens Ag | Initialisierung eines JTAG-Interfaces ohne Reset-Eingang |
| US6163867A (en) * | 1998-08-28 | 2000-12-19 | Hewlett-Packard Company | Input-output pad testing using bi-directional pads |
| US6091261A (en) * | 1998-11-12 | 2000-07-18 | Sun Microsystems, Inc. | Apparatus and method for programmable delays using a boundary-scan chain |
| US6629222B1 (en) * | 1999-07-13 | 2003-09-30 | Micron Technology Inc. | Apparatus for synchronizing strobe and data signals received from a RAM |
| US6404370B2 (en) | 2000-04-13 | 2002-06-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit realizing electrical interface |
| US7564141B2 (en) * | 2006-03-17 | 2009-07-21 | Broadcom Corporation | Apparatus and method for preventing configurable system-on-a-chip integrated circuits from becoming I/O limited |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5618766A (en) * | 1979-07-26 | 1981-02-21 | Fujitsu Ltd | Testing apparatus for logic circuit |
| US4929889A (en) * | 1988-06-13 | 1990-05-29 | Digital Equipment Corporation | Data path chip test architecture |
| US5132614A (en) * | 1989-08-03 | 1992-07-21 | Kabushiki Kaisha Toshiba | Semiconductor device and method and apparatus for testing the same |
| US5254940A (en) * | 1990-12-13 | 1993-10-19 | Lsi Logic Corporation | Testable embedded microprocessor and method of testing same |
| US5311520A (en) * | 1991-08-29 | 1994-05-10 | At&T Bell Laboratories | Method and apparatus for programmable memory control with error regulation and test functions |
| US5594694A (en) * | 1995-07-28 | 1997-01-14 | Micron Quantum Devices, Inc. | Memory circuit with switch for selectively connecting an input/output pad directly to a nonvolatile memory cell |
-
1995
- 1995-03-21 FR FR9503455A patent/FR2732132B1/fr not_active Expired - Fee Related
-
1996
- 1996-03-06 EP EP96470003A patent/EP0733975B1/fr not_active Expired - Lifetime
- 1996-03-06 DE DE69600327T patent/DE69600327T2/de not_active Expired - Fee Related
- 1996-03-20 US US08/618,920 patent/US5948114A/en not_active Expired - Lifetime
- 1996-03-21 JP JP8092060A patent/JPH08292237A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0733975A1 (fr) | 1996-09-25 |
| DE69600327D1 (de) | 1998-07-09 |
| FR2732132B1 (fr) | 1997-05-23 |
| DE69600327T2 (de) | 1998-09-24 |
| FR2732132A1 (fr) | 1996-09-27 |
| EP0733975B1 (fr) | 1998-06-03 |
| US5948114A (en) | 1999-09-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010403 |