JPH06300823A - 集積回路 - Google Patents
集積回路Info
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- JPH06300823A JPH06300823A JP5088561A JP8856193A JPH06300823A JP H06300823 A JPH06300823 A JP H06300823A JP 5088561 A JP5088561 A JP 5088561A JP 8856193 A JP8856193 A JP 8856193A JP H06300823 A JPH06300823 A JP H06300823A
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- Japan
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- signal
- circuit
- output
- input
- test
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Abstract
(57)【要約】
【目的】 本発明は集積回路に関し、集積回路の稼働時
において該集積回路に無駄な電力消費を生じさせないよ
うな集積回路の提供を目的とする。 【構成】 メモリ又は論理回路のテストモードを付勢す
る信号を入力する入力端子１と、メモリ又は論理回路の
テストに係る信号を出力する出力端子２と、該出力端子
２の信号を駆動する出力回路３とを備える集積回路にお
いて、前記テストモードを付勢する信号の入力により付
勢されて対応する出力回路３の入力を固定信号からテス
トに係る信号に切り換える切換回路４を備える。また、
メモリ又は論理回路のテストモードを付勢する信号を入
力する入力端子１と、メモリ又は論理回路のテストに係
る信号を出力する出力端子２と、該出力端子２の信号を
駆動する出力回路３とを備える集積回路において、前記
出力回路３はテストモードを付勢する信号の入力により
付勢されてその出力をハイインピーダンスモードの状態
から信号出力モードの状態に切り換わるトライステート
の出力回路とする。
において該集積回路に無駄な電力消費を生じさせないよ
うな集積回路の提供を目的とする。 【構成】 メモリ又は論理回路のテストモードを付勢す
る信号を入力する入力端子１と、メモリ又は論理回路の
テストに係る信号を出力する出力端子２と、該出力端子
２の信号を駆動する出力回路３とを備える集積回路にお
いて、前記テストモードを付勢する信号の入力により付
勢されて対応する出力回路３の入力を固定信号からテス
トに係る信号に切り換える切換回路４を備える。また、
メモリ又は論理回路のテストモードを付勢する信号を入
力する入力端子１と、メモリ又は論理回路のテストに係
る信号を出力する出力端子２と、該出力端子２の信号を
駆動する出力回路３とを備える集積回路において、前記
出力回路３はテストモードを付勢する信号の入力により
付勢されてその出力をハイインピーダンスモードの状態
から信号出力モードの状態に切り換わるトライステート
の出力回路とする。
Description
【０００１】
【産業上の利用分野】本発明は集積回路に関し、更に詳
しくはメモリ又は論理回路のテストモードを付勢する信
号を入力する入力端子と、メモリ又は論理回路のテスト
に係る信号を出力する出力端子と、該出力端子の信号を
駆動する出力回路とを備える集積回路に関する。
しくはメモリ又は論理回路のテストモードを付勢する信
号を入力する入力端子と、メモリ又は論理回路のテスト
に係る信号を出力する出力端子と、該出力端子の信号を
駆動する出力回路とを備える集積回路に関する。
【０００２】近年、集積回路の複雑化、高集積化に伴
い、この種の集積回路が有するメモリや論理回路を検査
するための内蔵の検査支援回路も充実化されつつある。
ところで、このような検査支援回路は、集積回路製造時
の品質検査、又は集積回路故障時の原因究明のための検
査等においてその威力を発揮するが、集積回路の稼働時
には使用されることは無い。一方、集積回路の消費電力
は年々増す傾向にあり、電子機器の小型化、携帯化が進
んでいる今日では、個々の集積回路における電力消費の
一層の低減が望まれている。
い、この種の集積回路が有するメモリや論理回路を検査
するための内蔵の検査支援回路も充実化されつつある。
ところで、このような検査支援回路は、集積回路製造時
の品質検査、又は集積回路故障時の原因究明のための検
査等においてその威力を発揮するが、集積回路の稼働時
には使用されることは無い。一方、集積回路の消費電力
は年々増す傾向にあり、電子機器の小型化、携帯化が進
んでいる今日では、個々の集積回路における電力消費の
一層の低減が望まれている。
【０００３】
【従来の技術】図４は従来の集積回路のブロック図で、
図において３０は従来の集積回路、１０はＲＡＭやＲＯ
Ｍ等から成るメモリ（ＭＥＭ）、１１はアドレスバス、
１２はデータバス、１３はゲート回路等による組合せ論
理回路、１４はレジスタやフリップフロップ等の記憶素
子から成る部分の演算回路、１５1 〜１５n はスキャン
機能付きフリップフロップ（ＳＦＦ）、Ｂはバッファ回
路、１はメモリ又は演算回路のテストモードを付勢する
信号を入力するための入力端子、２はメモリ又は演算回
路のテストに係る信号を出力するための出力端子、３は
出力端子２の信号を駆動する出力バッファ回路、５はス
キャン機能付きフリップフロップに対してテストのため
のシリアルデータ信号ＳＤＩを入力する入力端子、６は
同じくクロック信号ＸＴＣＫ，ＸＡＣＫ，ＢＣＫを入力
する入力端子、７は集積回路３０の本来の稼働時に必要
なデータ及び制御信号ＰＩ0 〜ＰＩK を入力するための
入力端子、８は同じくデータ及び制御信号Ｐ０0 〜Ｐ０
q を出力するための出力端子である。
図において３０は従来の集積回路、１０はＲＡＭやＲＯ
Ｍ等から成るメモリ（ＭＥＭ）、１１はアドレスバス、
１２はデータバス、１３はゲート回路等による組合せ論
理回路、１４はレジスタやフリップフロップ等の記憶素
子から成る部分の演算回路、１５1 〜１５n はスキャン
機能付きフリップフロップ（ＳＦＦ）、Ｂはバッファ回
路、１はメモリ又は演算回路のテストモードを付勢する
信号を入力するための入力端子、２はメモリ又は演算回
路のテストに係る信号を出力するための出力端子、３は
出力端子２の信号を駆動する出力バッファ回路、５はス
キャン機能付きフリップフロップに対してテストのため
のシリアルデータ信号ＳＤＩを入力する入力端子、６は
同じくクロック信号ＸＴＣＫ，ＸＡＣＫ，ＢＣＫを入力
する入力端子、７は集積回路３０の本来の稼働時に必要
なデータ及び制御信号ＰＩ0 〜ＰＩK を入力するための
入力端子、８は同じくデータ及び制御信号Ｐ０0 〜Ｐ０
q を出力するための出力端子である。
【０００４】図中、二重の四角で表した各入出力端子は
集積回路３０の検査時にのみ使用する入出力端子であ
り、集積回路３０の検査時にはＩＣテスター（不図示）
等のテストピンを接続されるが、稼働時には通常開放に
されている。一方、一重の四角で表した各入出力端子は
集積回路３０の検査時及び稼働時に使用される入出力端
子である。
集積回路３０の検査時にのみ使用する入出力端子であ
り、集積回路３０の検査時にはＩＣテスター（不図示）
等のテストピンを接続されるが、稼働時には通常開放に
されている。一方、一重の四角で表した各入出力端子は
集積回路３０の検査時及び稼働時に使用される入出力端
子である。
【０００５】かかる構成で、例えばメモリ１０の検査を
行う場合には、入力端子１のテストモード信号ＸＭＭを
「１」にし、かつ必要なら入力端子７にアドレス信号や
データ信号を入力してメモリ１０にデータを書き込む。
また入力端子７にアドレス信号を入力してメモリ１０か
らデータを読み出す。その際にデータバス１２上に現れ
る各データＭＤ0 〜ＭＤn は夫々の出力バッファ回路３
を介して各出力端子２に取り出され、外部のＩＣテスタ
ーによってモニタされる。
行う場合には、入力端子１のテストモード信号ＸＭＭを
「１」にし、かつ必要なら入力端子７にアドレス信号や
データ信号を入力してメモリ１０にデータを書き込む。
また入力端子７にアドレス信号を入力してメモリ１０か
らデータを読み出す。その際にデータバス１２上に現れ
る各データＭＤ0 〜ＭＤn は夫々の出力バッファ回路３
を介して各出力端子２に取り出され、外部のＩＣテスタ
ーによってモニタされる。
【０００６】一方、この例の演算回路１４のレジスタや
フリップフロップ等の記憶素子から成る部分には全てス
キャン機能付きフリップフロップ１５1 〜１５n が使用
されており、これらは図示の如くシリアルに接続されて
全体として一つのシフトレジスタを構成している。但
し、これらの各フリップフロップ１５1 〜１５n は集積
回路３０の稼働時には組合せ論理回路１３から個別に供
給されるデータ信号Ｄ1〜Ｄn 及びクロック信号Ｃ1 〜
Ｃn により夫々独自にセット又はリセットされ、夫々の
出力信号Ｑ1 〜Ｑn を組合せ論理回路１３に供給する。
フリップフロップ等の記憶素子から成る部分には全てス
キャン機能付きフリップフロップ１５1 〜１５n が使用
されており、これらは図示の如くシリアルに接続されて
全体として一つのシフトレジスタを構成している。但
し、これらの各フリップフロップ１５1 〜１５n は集積
回路３０の稼働時には組合せ論理回路１３から個別に供
給されるデータ信号Ｄ1〜Ｄn 及びクロック信号Ｃ1 〜
Ｃn により夫々独自にセット又はリセットされ、夫々の
出力信号Ｑ1 〜Ｑn を組合せ論理回路１３に供給する。
【０００７】このような演算回路１４の検査を行う場合
には、入力端子１のテストモード信号ＸＴＳＴを「１」
にし、しかる後、入力端子５にシリアルデータ信号ＳＤ
Ｉを入力すると同時に入力端子６にスキャンクロック信
号ＸＡＣＫ，ＢＣＫを入力して、全フリップフロップ１
５1 〜１５n にシリアルデータ信号ＳＤＩをスキャンイ
ンする。次いで入力端子６にテストクロック信号ＸＴＣ
Ｋを入力し、前記スキャンインしたデータＱ1 〜Ｑn と
一般の入力ＰＩ0 〜ＰＩK とに基づいて形成されたデー
タＤ1 〜Ｄn によりフリップフロップ１５1 〜１５n に
新たな情報をセットする。必要なら引き続き数個のテス
トクロック信号ＸＴＣＫを入力して上記の動作を繰り返
す。次いでスキャンクロック信号ＸＡＣＫ，ＢＣＫを供
給することにより、こうして得られた全フリップフロッ
プ１５1 〜１５n のデータＱ1 〜Ｑn を出力端子２にシ
リアルデータ信号ＳＤＯとしてスキャンアウトすると同
時に新たなシアリアルデータ信号ＳＤＩをスキャンイン
する。外部ではこの様な制御を行いつつ、出力端子２を
介して読み出されたシリアルデータ信号ＳＤＯをモニタ
する。
には、入力端子１のテストモード信号ＸＴＳＴを「１」
にし、しかる後、入力端子５にシリアルデータ信号ＳＤ
Ｉを入力すると同時に入力端子６にスキャンクロック信
号ＸＡＣＫ，ＢＣＫを入力して、全フリップフロップ１
５1 〜１５n にシリアルデータ信号ＳＤＩをスキャンイ
ンする。次いで入力端子６にテストクロック信号ＸＴＣ
Ｋを入力し、前記スキャンインしたデータＱ1 〜Ｑn と
一般の入力ＰＩ0 〜ＰＩK とに基づいて形成されたデー
タＤ1 〜Ｄn によりフリップフロップ１５1 〜１５n に
新たな情報をセットする。必要なら引き続き数個のテス
トクロック信号ＸＴＣＫを入力して上記の動作を繰り返
す。次いでスキャンクロック信号ＸＡＣＫ，ＢＣＫを供
給することにより、こうして得られた全フリップフロッ
プ１５1 〜１５n のデータＱ1 〜Ｑn を出力端子２にシ
リアルデータ信号ＳＤＯとしてスキャンアウトすると同
時に新たなシアリアルデータ信号ＳＤＩをスキャンイン
する。外部ではこの様な制御を行いつつ、出力端子２を
介して読み出されたシリアルデータ信号ＳＤＯをモニタ
する。
【０００８】
【発明が解決しようとする課題】上記の如く、従来は、
集積回路３０のテストに係る信号ＴＤ0 〜ＴＤn 及びＳ
ＤＯは夫々対応する出力バッファ回路３により何らの制
限もなく出力端子２に常時出力されていた。しかし、デ
ータバス１２上のデータ信号ＭＤ0 〜ＭＤn は集積回路
３０の検査時のみならず稼働時にも変化するし、同様に
してフリップフロップ１５n の出力信号Ｑn も集積回路
３０の稼働時に変化する。このため、これらに接続する
出力バッファ回路３ではそのスイッチング動作により無
駄な電力が消費され、集積回路３０の消費電力を増大さ
せるという問題が生じていた。特に集積回路３０がＣＭ
ＯＳで構成される場合はこの電力消費は無視できない。
集積回路３０のテストに係る信号ＴＤ0 〜ＴＤn 及びＳ
ＤＯは夫々対応する出力バッファ回路３により何らの制
限もなく出力端子２に常時出力されていた。しかし、デ
ータバス１２上のデータ信号ＭＤ0 〜ＭＤn は集積回路
３０の検査時のみならず稼働時にも変化するし、同様に
してフリップフロップ１５n の出力信号Ｑn も集積回路
３０の稼働時に変化する。このため、これらに接続する
出力バッファ回路３ではそのスイッチング動作により無
駄な電力が消費され、集積回路３０の消費電力を増大さ
せるという問題が生じていた。特に集積回路３０がＣＭ
ＯＳで構成される場合はこの電力消費は無視できない。
【０００９】本発明の目的は、集積回路の稼働時におい
て該集積回路に無駄な電力消費を生じさせないような集
積回路を提供することにある。
て該集積回路に無駄な電力消費を生じさせないような集
積回路を提供することにある。
【００１０】
【課題を解決するための手段】上記の課題は図１の
（Ａ）の構成により解決される。即ち、本発明の集積回
路は、メモリ又は論理回路のテストモードを付勢する信
号を入力する入力端子１と、メモリ又は論理回路のテス
トに係る信号を出力する出力端子２と、該出力端子２の
信号を駆動する出力回路３とを備える集積回路におい
て、前記テストモードを付勢する信号の入力により付勢
されて対応する出力回路３の入力を固定信号からテスト
に係る信号に切り換える切換回路４を備えるものであ
る。
（Ａ）の構成により解決される。即ち、本発明の集積回
路は、メモリ又は論理回路のテストモードを付勢する信
号を入力する入力端子１と、メモリ又は論理回路のテス
トに係る信号を出力する出力端子２と、該出力端子２の
信号を駆動する出力回路３とを備える集積回路におい
て、前記テストモードを付勢する信号の入力により付勢
されて対応する出力回路３の入力を固定信号からテスト
に係る信号に切り換える切換回路４を備えるものであ
る。
【００１１】また上記の課題は図１の（Ｂ）の構成によ
り解決される。即ち、本発明の集積回路は、メモリ又は
論理回路のテストモードを付勢する信号を入力する入力
端子１と、メモリ又は論理回路のテストに係る信号を出
力する出力端子２と、該出力端子２の信号を駆動する出
力回路３とを備える集積回路において、前記出力回路３
はテストモードを付勢する信号の入力により付勢されて
その出力をハイインピーダンスモードの状態から信号出
力モードの状態に切り換わるトライステートの出力回路
であることを特徴とするものである。
り解決される。即ち、本発明の集積回路は、メモリ又は
論理回路のテストモードを付勢する信号を入力する入力
端子１と、メモリ又は論理回路のテストに係る信号を出
力する出力端子２と、該出力端子２の信号を駆動する出
力回路３とを備える集積回路において、前記出力回路３
はテストモードを付勢する信号の入力により付勢されて
その出力をハイインピーダンスモードの状態から信号出
力モードの状態に切り換わるトライステートの出力回路
であることを特徴とするものである。
【００１２】
【作用】図１の（Ａ）において、メモリ又は論理回路２
１は入力端子１がテストモードの場合は該テストに係る
信号を出力し、またテストモードでない場合は集積回路
本来の動作に基づく信号を出力する。一方、切換回路４
は入力端子１がテストモードでない場合は端子ａ−ｃ間
が接続しており、このために出力回路３の入力はＨＩＧ
Ｈ又はＬＯＷレベルの信号に固定され、出力回路３はス
イッチング動作を行わない。従って、出力回路３におけ
る無駄な電力消費は大幅に低減される。また、この切換
回路４は入力端子１がテストモードになると端子ｂ−ｃ
間が接続し、このために出力回路３の入力には該テスト
に係る信号が供給される。従って、この出力回路３はテ
ストモードの場合にだけスイッチング動作し、出力端子
２に必要な信号を提供する。
１は入力端子１がテストモードの場合は該テストに係る
信号を出力し、またテストモードでない場合は集積回路
本来の動作に基づく信号を出力する。一方、切換回路４
は入力端子１がテストモードでない場合は端子ａ−ｃ間
が接続しており、このために出力回路３の入力はＨＩＧ
Ｈ又はＬＯＷレベルの信号に固定され、出力回路３はス
イッチング動作を行わない。従って、出力回路３におけ
る無駄な電力消費は大幅に低減される。また、この切換
回路４は入力端子１がテストモードになると端子ｂ−ｃ
間が接続し、このために出力回路３の入力には該テスト
に係る信号が供給される。従って、この出力回路３はテ
ストモードの場合にだけスイッチング動作し、出力端子
２に必要な信号を提供する。
【００１３】図１の（Ｂ）において、メモリ又は論理回
路２１は上記と同様にして入力端子１がテストモードの
場合は該テストに係る信号を出力し、またテストモード
でない場合は集積回路本来の動作に基づく信号を出力す
る。一方、トライステートの出力回路３は入力端子１が
テストモードでない場合はそのゲート入力信号Ｇにより
その出力をハイインピーダンスモードの状態にする。即
ち、この場合の出力回路３は入力のＨＩＧＨ／ＬＯＷレ
ベルに係わらずその内部論理がゲート入力信号Ｇにより
固定され、出力回路３はスイッチング動作を行わない。
従って、出力回路３における無駄な電力消費は大幅に低
減される。また、このトライステートの出力回路３は入
力端子１がテストモードの場合はそのゲート入力信号Ｇ
によりその出力を信号出力モードの状態にする。即ち、
この場合の出力回路３はその内部論理がゲート入力信号
Ｇにより固定されておらず、よって入力のＨＩＧＨ／Ｌ
ＯＷレベルに応じて出力をＨＩＧＨ／ＬＯＷレベルとす
るようなスイッチング動作を行う。従って、このトライ
ステートの出力回路３はテストモードの場合にだけスイ
ッチング動作し、出力端子２に必要な信号を提供する。
路２１は上記と同様にして入力端子１がテストモードの
場合は該テストに係る信号を出力し、またテストモード
でない場合は集積回路本来の動作に基づく信号を出力す
る。一方、トライステートの出力回路３は入力端子１が
テストモードでない場合はそのゲート入力信号Ｇにより
その出力をハイインピーダンスモードの状態にする。即
ち、この場合の出力回路３は入力のＨＩＧＨ／ＬＯＷレ
ベルに係わらずその内部論理がゲート入力信号Ｇにより
固定され、出力回路３はスイッチング動作を行わない。
従って、出力回路３における無駄な電力消費は大幅に低
減される。また、このトライステートの出力回路３は入
力端子１がテストモードの場合はそのゲート入力信号Ｇ
によりその出力を信号出力モードの状態にする。即ち、
この場合の出力回路３はその内部論理がゲート入力信号
Ｇにより固定されておらず、よって入力のＨＩＧＨ／Ｌ
ＯＷレベルに応じて出力をＨＩＧＨ／ＬＯＷレベルとす
るようなスイッチング動作を行う。従って、このトライ
ステートの出力回路３はテストモードの場合にだけスイ
ッチング動作し、出力端子２に必要な信号を提供する。
【００１４】
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は実施例の集積回
路のブロック図で、図において２０は実施例の集積回
路、４は切換回路の一例であるデータセレクタ（ＳＥ
Ｌ）、３´は出力回路の一例であるトライステートの出
力バッファ回路（Ｂ）である。なお、その他の図４と同
一又は相当部分については同一番号を付して説明を省略
する。
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は実施例の集積回
路のブロック図で、図において２０は実施例の集積回
路、４は切換回路の一例であるデータセレクタ（ＳＥ
Ｌ）、３´は出力回路の一例であるトライステートの出
力バッファ回路（Ｂ）である。なお、その他の図４と同
一又は相当部分については同一番号を付して説明を省略
する。
【００１５】集積回路２０の稼働時には、入力端子１の
テストモード信号ＸＭＭ及びＸＴＳＴ、入力端子５のシ
リアデータ信号ＳＩＤ、及び入力端子６のクロック信号
ＸＴＣＫ，ＸＡＣＫ，ＢＣＫ等は夫々論理「０」レベル
又は開放にされている。開放の場合は不図示のプルダウ
ン抵抗によりこれらの入力端子１，５，６はＬＯＷレベ
ルに駆動される。
テストモード信号ＸＭＭ及びＸＴＳＴ、入力端子５のシ
リアデータ信号ＳＩＤ、及び入力端子６のクロック信号
ＸＴＣＫ，ＸＡＣＫ，ＢＣＫ等は夫々論理「０」レベル
又は開放にされている。開放の場合は不図示のプルダウ
ン抵抗によりこれらの入力端子１，５，６はＬＯＷレベ
ルに駆動される。
【００１６】この状態では、メモリ１０は集積回路２０
の本来の動作に従ってデータバス１２上のデータＭＤ0
〜ＭＤn をメモリ１０に書き込み、また該メモリ１０か
らデータバス１２上にデータＭＤ0 〜ＭＤn を読み出
す。また、演算回路１４においても集積回路２０が実行
するプログラムの命令語に従ってスキャン機能付きフリ
ップフロップ１５1 〜１５n を夫々独自にセットし又は
リセットする。
の本来の動作に従ってデータバス１２上のデータＭＤ0
〜ＭＤn をメモリ１０に書き込み、また該メモリ１０か
らデータバス１２上にデータＭＤ0 〜ＭＤn を読み出
す。また、演算回路１４においても集積回路２０が実行
するプログラムの命令語に従ってスキャン機能付きフリ
ップフロップ１５1 〜１５n を夫々独自にセットし又は
リセットする。
【００１７】更にこの状態では、データセレクタ４はＸ
ＭＭ＝０により、ａ側入力の固定信号（例えばＬＯＷレ
ベル）を選択出力しており、このために対応する各出力
バッファ回路３はスイッチング動作を行わない。従っ
て、該出力バッファ回路３による無駄な電力消費が大幅
に削減される。一方、トライステートの出力バッファ回
路３´はゲート信号Ｇ（即ち、信号ＸＴＳＴ）＝０の入
力によりその出力がハイインピーダンスの状態に保たれ
ている。即ち、この場合の出力バッファ回路３´はスイ
ッチング動作を行わない。従って、ここでも出力バッフ
ァ回路３´による無駄な電力消費が大幅に削減される。
ＭＭ＝０により、ａ側入力の固定信号（例えばＬＯＷレ
ベル）を選択出力しており、このために対応する各出力
バッファ回路３はスイッチング動作を行わない。従っ
て、該出力バッファ回路３による無駄な電力消費が大幅
に削減される。一方、トライステートの出力バッファ回
路３´はゲート信号Ｇ（即ち、信号ＸＴＳＴ）＝０の入
力によりその出力がハイインピーダンスの状態に保たれ
ている。即ち、この場合の出力バッファ回路３´はスイ
ッチング動作を行わない。従って、ここでも出力バッフ
ァ回路３´による無駄な電力消費が大幅に削減される。
【００１８】そして、例えばメモリ１０のテストを行う
場合は、入力端子１にＸＭＭ＝１を入力する。これによ
りメモリ１０はテストモードになると共に、データセレ
クタ４はｂ側入力のテストに係るデータ信号ＭＤ0 〜Ｍ
Ｄn を選択出力する。これにより対応する各出力バッフ
ァ回路３は入力に応じたスイッチング動作を行い、その
出力端子２からは該テストに係るデータ信号ＴＤ0 〜Ｔ
Ｄn が得られる。なお、この場合でもテストの対象にさ
れていない演算回路１４の側のトライステートの出力バ
ッファ回路３´はゲート信号Ｇ（即ち、信号ＸＴＳＴ）
＝０の入力によりその出力がハイインピーダンスの状態
に保たれている。即ち、無駄な電力消費の発生が阻止さ
れている。
場合は、入力端子１にＸＭＭ＝１を入力する。これによ
りメモリ１０はテストモードになると共に、データセレ
クタ４はｂ側入力のテストに係るデータ信号ＭＤ0 〜Ｍ
Ｄn を選択出力する。これにより対応する各出力バッフ
ァ回路３は入力に応じたスイッチング動作を行い、その
出力端子２からは該テストに係るデータ信号ＴＤ0 〜Ｔ
Ｄn が得られる。なお、この場合でもテストの対象にさ
れていない演算回路１４の側のトライステートの出力バ
ッファ回路３´はゲート信号Ｇ（即ち、信号ＸＴＳＴ）
＝０の入力によりその出力がハイインピーダンスの状態
に保たれている。即ち、無駄な電力消費の発生が阻止さ
れている。
【００１９】一方、論理回路１４のテストを行う場合
は、入力端子１にＸＴＳＴ＝１を入力する。これにより
論理回路１４に含まれる各スキャン機能付きフリップフ
ロップ１５1 〜１５n はテストモードになると共に、ト
ライステートの出力バッファ回路３´はゲート信号Ｇ
（即ち、信号ＸＴＳＴ）＝１の入力によりその出力が信
号出力の状態になる。これにより該出力バッファ回路３
´はスキャン機能付きフリップフロップ１５n の出力信
号Ｑn の変化に応じたスイッチング動作を行い、その出
力端子２からはテストに係るシリアルデータ信号ＳＤＯ
が得られる。なお、この場合でもテストの対象にされて
いないメモリ１０の側のデータセレクタ４はＸＭＭ＝０
の入力によりｂ側入力の固定信号Ｌを選択出力してい
る。従って、対応する各出力バッファ回路３による無駄
な電力消費の発生は阻止されている。
は、入力端子１にＸＴＳＴ＝１を入力する。これにより
論理回路１４に含まれる各スキャン機能付きフリップフ
ロップ１５1 〜１５n はテストモードになると共に、ト
ライステートの出力バッファ回路３´はゲート信号Ｇ
（即ち、信号ＸＴＳＴ）＝１の入力によりその出力が信
号出力の状態になる。これにより該出力バッファ回路３
´はスキャン機能付きフリップフロップ１５n の出力信
号Ｑn の変化に応じたスイッチング動作を行い、その出
力端子２からはテストに係るシリアルデータ信号ＳＤＯ
が得られる。なお、この場合でもテストの対象にされて
いないメモリ１０の側のデータセレクタ４はＸＭＭ＝０
の入力によりｂ側入力の固定信号Ｌを選択出力してい
る。従って、対応する各出力バッファ回路３による無駄
な電力消費の発生は阻止されている。
【００２０】図３は出力バッファ回路の例を示す図で、
図においてＩはＣＭＯＳで構成されているインバータ回
路、Ｎは同じくＮＯＲゲート回路、Ｑ1 は出力段を構成
するＰチャネルＭＯＳＦＥＴ、Ｑ2 は同じくＮチャネル
ＭＯＳＦＥＴである。図３の（Ａ）は一例の出力バッフ
ァ回路３を示している。入力信号ＩＮ＝１（ＨＩＧＨレ
ベル）の場合はＱ1 ＝ＯＮ、かつＱ2 ＝ＯＦＦにより出
力信号ＯＵＴ＝１になる。また入力信号ＩＮ＝０（ＬＯ
Ｗレベル）の場合はＱ1 ＝ＯＦＦ、かつＱ2 ＝ＯＮによ
り出力信号ＯＵＴ＝０になる。
図においてＩはＣＭＯＳで構成されているインバータ回
路、Ｎは同じくＮＯＲゲート回路、Ｑ1 は出力段を構成
するＰチャネルＭＯＳＦＥＴ、Ｑ2 は同じくＮチャネル
ＭＯＳＦＥＴである。図３の（Ａ）は一例の出力バッフ
ァ回路３を示している。入力信号ＩＮ＝１（ＨＩＧＨレ
ベル）の場合はＱ1 ＝ＯＮ、かつＱ2 ＝ＯＦＦにより出
力信号ＯＵＴ＝１になる。また入力信号ＩＮ＝０（ＬＯ
Ｗレベル）の場合はＱ1 ＝ＯＦＦ、かつＱ2 ＝ＯＮによ
り出力信号ＯＵＴ＝０になる。
【００２１】ところで、このようなＭＯＳＦＥＴを使用
した回路では入力信号ＩＮの１／０に係わらずＦＥＴの
ゲート端子Ｇに流れる電流は常に略０である。またその
出力端子ＯＵＴが開放されている場合は、出力信号ＯＵ
Ｔの１／０に係わらず負荷に流れる電流も０である。し
かし、これらのＦＥＴを図示の如くＣＭＯＳ構成にした
場合には、出力信号ＯＵＴが１から０又は０から１に遷
移する時にＱ1 及びＱ 2 が同時にＯＮになる期間があ
り、このために比較的大きな電力の消費が発生する。前
段のインバータ回路Ｉにおいても、程度の差はあれ、同
様に電力の消費が発生する。
した回路では入力信号ＩＮの１／０に係わらずＦＥＴの
ゲート端子Ｇに流れる電流は常に略０である。またその
出力端子ＯＵＴが開放されている場合は、出力信号ＯＵ
Ｔの１／０に係わらず負荷に流れる電流も０である。し
かし、これらのＦＥＴを図示の如くＣＭＯＳ構成にした
場合には、出力信号ＯＵＴが１から０又は０から１に遷
移する時にＱ1 及びＱ 2 が同時にＯＮになる期間があ
り、このために比較的大きな電力の消費が発生する。前
段のインバータ回路Ｉにおいても、程度の差はあれ、同
様に電力の消費が発生する。
【００２２】図３の（Ｂ）は一例のトライステートの出
力バッファ回路３´を示している。ゲート信号Ｇ＝１
（ＨＩＧＨレベル）の場合は、上記と同様にして入力信
号ＩＮの１／０に従って出力信号ＯＵＴも１／０に変化
し、従って、この出力バッファ回路でも比較的大きな電
力の消費が発生する。前段のインバータ回路ＩやＮＯＲ
ゲート回路Ｎについても同様である。しかし、ゲート信
号Ｇ＝０（ＬＯＷレベル）になると、Ｑ1 及びＱ2 は共
にＯＦＦになり、Ｑ1 ，Ｑ2 間には電流は流れない。し
かも、この例では前段のＮＯＲゲート回路及びその後段
のインバータ回路Ｉにおけるスイッチング動作もゲート
信号Ｇ＝０の入力によりロックされるので、ここでも無
駄な電力消費の発生が阻止される。従って、この例では
スイッチング動作を行うのは入力信号ＩＮに直接接続す
るインバータ回路Ｉのみであり、これによる電力消費は
十分に小さくできる。
力バッファ回路３´を示している。ゲート信号Ｇ＝１
（ＨＩＧＨレベル）の場合は、上記と同様にして入力信
号ＩＮの１／０に従って出力信号ＯＵＴも１／０に変化
し、従って、この出力バッファ回路でも比較的大きな電
力の消費が発生する。前段のインバータ回路ＩやＮＯＲ
ゲート回路Ｎについても同様である。しかし、ゲート信
号Ｇ＝０（ＬＯＷレベル）になると、Ｑ1 及びＱ2 は共
にＯＦＦになり、Ｑ1 ，Ｑ2 間には電流は流れない。し
かも、この例では前段のＮＯＲゲート回路及びその後段
のインバータ回路Ｉにおけるスイッチング動作もゲート
信号Ｇ＝０の入力によりロックされるので、ここでも無
駄な電力消費の発生が阻止される。従って、この例では
スイッチング動作を行うのは入力信号ＩＮに直接接続す
るインバータ回路Ｉのみであり、これによる電力消費は
十分に小さくできる。
【００２３】以上からして、ＣＭＯＳの集積回路に本発
明を適用すれば無駄な電力の消費が大幅に削減され、特
にバッテリー等で動作するような携帯機器の連続使用時
間の延長につながる。なお、上記実施例では出力バッフ
ァ回路をＣＭＯＳバッファ回路又はトライステートのＣ
ＭＯＳバッファ回路としたがこれに限らない。他に、例
えばトーテムポール出力タイプ又はオープンコレクタ出
力タイプの出力バッファ回路を用いても良く、これらの
出力バッファ回路で消費される電力が最小となるような
動作レベルに該回路を固定しておけば、それ相当の効果
が得られる。
明を適用すれば無駄な電力の消費が大幅に削減され、特
にバッテリー等で動作するような携帯機器の連続使用時
間の延長につながる。なお、上記実施例では出力バッフ
ァ回路をＣＭＯＳバッファ回路又はトライステートのＣ
ＭＯＳバッファ回路としたがこれに限らない。他に、例
えばトーテムポール出力タイプ又はオープンコレクタ出
力タイプの出力バッファ回路を用いても良く、これらの
出力バッファ回路で消費される電力が最小となるような
動作レベルに該回路を固定しておけば、それ相当の効果
が得られる。
【００２４】
【発明の効果】以上述べた如く本発明の集積回路は、上
記構成であるので、集積回路の稼働時において該集積回
路に無駄な電力消費を生じさせないような集積回路を提
供できる。
記構成であるので、集積回路の稼働時において該集積回
路に無駄な電力消費を生じさせないような集積回路を提
供できる。
【図１】図１は本発明の原理的構成図である。
【図２】図２は実施例の集積回路のブロック図である。
【図３】図３は出力バッファ回路の例を示す図である。
【図４】図４は従来の集積回路のブロック図である。
２０ 集積回路 ２１ メモリ又は論理回路 １ テストモードの入力端子 ２ テスト信号の出力端子 ３ 出力回路 ４ 切換回路
Claims (2)
- 【請求項１】 メモリ又は論理回路のテストモードを付
勢する信号を入力する入力端子（１）と、メモリ又は論
理回路のテストに係る信号を出力する出力端子（２）
と、該出力端子（２）の信号を駆動する出力回路（３）
とを備える集積回路において、 前記テストモードを付勢する信号の入力により付勢され
て対応する出力回路（３）の入力を固定信号からテスト
に係る信号に切り換える切換回路（４）を備えることを
特徴とする集積回路。 - 【請求項２】 メモリ又は論理回路のテストモードを付
勢する信号を入力する入力端子（１）と、メモリ又は論
理回路のテストに係る信号を出力する出力端子（２）
と、該出力端子（２）の信号を駆動する出力回路（３）
とを備える集積回路において、 前記出力回路（３）はテストモードを付勢する信号の入
力により付勢されてその出力をハイインピーダンスモー
ドの状態から信号出力モードの状態に切り換わるトライ
ステートの出力回路であることを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5088561A JPH06300823A (ja) | 1993-04-15 | 1993-04-15 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5088561A JPH06300823A (ja) | 1993-04-15 | 1993-04-15 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06300823A true JPH06300823A (ja) | 1994-10-28 |
Family
ID=13946290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5088561A Withdrawn JPH06300823A (ja) | 1993-04-15 | 1993-04-15 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06300823A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100364032B1 (ko) * | 1999-05-12 | 2002-12-11 | 닛본 덴기 가부시끼가이샤 | 반도체 장치, 그의 테스트 장치 및 방법 |
| JP2013116612A (ja) * | 2011-12-05 | 2013-06-13 | Canon Inc | 液体吐出ヘッド用半導体装置、液体吐出ヘッド及び液体吐出装置 |
-
1993
- 1993-04-15 JP JP5088561A patent/JPH06300823A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100364032B1 (ko) * | 1999-05-12 | 2002-12-11 | 닛본 덴기 가부시끼가이샤 | 반도체 장치, 그의 테스트 장치 및 방법 |
| JP2013116612A (ja) * | 2011-12-05 | 2013-06-13 | Canon Inc | 液体吐出ヘッド用半導体装置、液体吐出ヘッド及び液体吐出装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |