JPH0618628A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH0618628A JPH0618628A JP4172230A JP17223092A JPH0618628A JP H0618628 A JPH0618628 A JP H0618628A JP 4172230 A JP4172230 A JP 4172230A JP 17223092 A JP17223092 A JP 17223092A JP H0618628 A JPH0618628 A JP H0618628A
- Authority
- JP
- Japan
- Prior art keywords
- test
- circuit
- integrated circuit
- power supply
- boundary scan
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【目的】テスト時のときだけ働くバウンダリィスキャン
テスト回路を通常動作時に止めて、その分の消費電力を
低減させること。 【構成】集積回路チップ１周辺のＩ／Ｏセル３内に含む
バウンダリィスキャンレジスタ５と内部領域２に設けら
れたテストコントロール部６からなるバウンダリィスキ
ャンテスト回路用に独立なテスト回路用電源ライン８を
主第１電源ライン７と別個に設ける。 【効果】通常動作時にテスト回路用電源を止めることが
でき、その分の消費電力の低減ができる。
テスト回路を通常動作時に止めて、その分の消費電力を
低減させること。 【構成】集積回路チップ１周辺のＩ／Ｏセル３内に含む
バウンダリィスキャンレジスタ５と内部領域２に設けら
れたテストコントロール部６からなるバウンダリィスキ
ャンテスト回路用に独立なテスト回路用電源ライン８を
主第１電源ライン７と別個に設ける。 【効果】通常動作時にテスト回路用電源を止めることが
でき、その分の消費電力の低減ができる。
Description
【０００１】
【産業上の利用分野】本発明は集積回路装置の機能試験
の効率化のために、バウンダリィスキャンテスト回路を
被試験集積回路装置自体に集積回路装置に関する。
の効率化のために、バウンダリィスキャンテスト回路を
被試験集積回路装置自体に集積回路装置に関する。
【０００２】
【従来の技術】図２はバウンダリィスキャンテスト回路
を、ファンクションブロックなどの他の回路と同じチッ
プ内に有する従来の集積回路装置チップの部分平面図で
ある。図において、集積回路チップ１の周辺に信号用パ
ッド３ａを持つＩ／Ｏセル３が多数設けられ、その内側
の内部領域２にはファンクションブロック（図示せず）
およびテストコントロール部６が設けられている。各Ｉ
／Ｏセル３には、図３のブロック回路図に示すバウンダ
リィスキャンレジスタ５を含み、これらに対して、第１
電源用パッド７ａをもつ第１電源ライン７により電力の
供給が行われる。
を、ファンクションブロックなどの他の回路と同じチッ
プ内に有する従来の集積回路装置チップの部分平面図で
ある。図において、集積回路チップ１の周辺に信号用パ
ッド３ａを持つＩ／Ｏセル３が多数設けられ、その内側
の内部領域２にはファンクションブロック（図示せず）
およびテストコントロール部６が設けられている。各Ｉ
／Ｏセル３には、図３のブロック回路図に示すバウンダ
リィスキャンレジスタ５を含み、これらに対して、第１
電源用パッド７ａをもつ第１電源ライン７により電力の
供給が行われる。
【０００３】バウンダリィスキャンレジスタ５は図３の
ブロック回路図に示すように、第１のデータセレクタ５
１、第２のデータセレクタ５２、第１のフリップフロッ
プ５３、第２のフリップフロップ５４とを有し、さら
に、第１および第２データセレスタ５１および５２の入
力に並列につながるデータ入力端子２１、第２のデータ
セレクタへの入力用スキャンイン端子２２、第１および
第２のフリップフロップ用の第１および第２のクロック
入力端子２４、２５、第２データセレクタ用のシフト／
ロードセレクト端子２３、第１フリップフロップからの
スキャンアウト端子２４、データセレクタ用のモードセ
レクタ端子２５、第１データセレクタからのデータ出力
端子２８、さらに、第２データセレクタ５２、第１フリ
ップフロップ５３、第２フリップフロップ５４、第１デ
ータセレクタ５１へとタンデムに接続する配線とを備え
ている。
ブロック回路図に示すように、第１のデータセレクタ５
１、第２のデータセレクタ５２、第１のフリップフロッ
プ５３、第２のフリップフロップ５４とを有し、さら
に、第１および第２データセレスタ５１および５２の入
力に並列につながるデータ入力端子２１、第２のデータ
セレクタへの入力用スキャンイン端子２２、第１および
第２のフリップフロップ用の第１および第２のクロック
入力端子２４、２５、第２データセレクタ用のシフト／
ロードセレクト端子２３、第１フリップフロップからの
スキャンアウト端子２４、データセレクタ用のモードセ
レクタ端子２５、第１データセレクタからのデータ出力
端子２８、さらに、第２データセレクタ５２、第１フリ
ップフロップ５３、第２フリップフロップ５４、第１デ
ータセレクタ５１へとタンデムに接続する配線とを備え
ている。
【０００４】なお、第１および第２フリップフロップは
それぞれラッチ回路で置き換えることができる。
それぞれラッチ回路で置き換えることができる。
【０００５】このようなバウンダリィスキャンレジスタ
５と、内部領域２にあるテストコントロール部６により
バウンダリィスキャンテスト回路は構成され、テストの
時は、テストコントロール部６から各バウンダリィスキ
ャンレジスタ５にテスト信号を加えて、この集積回路装
置の効率的なテストが行われる。
５と、内部領域２にあるテストコントロール部６により
バウンダリィスキャンテスト回路は構成され、テストの
時は、テストコントロール部６から各バウンダリィスキ
ャンレジスタ５にテスト信号を加えて、この集積回路装
置の効率的なテストが行われる。
【０００６】
【発明が解決しようとする課題】上述のバウンダリィス
キャンテスト回路を備えた従来の集積回路装置では、通
常動作の時にも、テスト時以外は動作不要なバウンダリ
ィスキャンテスト回路にも電力の供給が行われるので、
通常動作の時においてはバウンダリィスキャンテスト回
路で無駄な電力消費が行われるという問題があった。
キャンテスト回路を備えた従来の集積回路装置では、通
常動作の時にも、テスト時以外は動作不要なバウンダリ
ィスキャンテスト回路にも電力の供給が行われるので、
通常動作の時においてはバウンダリィスキャンテスト回
路で無駄な電力消費が行われるという問題があった。
【０００７】
【課題を解決するための手段】上記課題に対して本発明
では、通常動作時には動作不要のバウンダリィスキャン
テスト回路には独立の電源を設けて、テストのときだけ
この電源を働かせ、通常動作時にはこの電源をオフにす
る。
では、通常動作時には動作不要のバウンダリィスキャン
テスト回路には独立の電源を設けて、テストのときだけ
この電源を働かせ、通常動作時にはこの電源をオフにす
る。
【０００８】
【実施例】つぎに図面を参照して本発明する説明する。
図１は本発明の一実施例の部分平面図である。図におい
て、これを図２の従来の集積回路装置と比べると、集積
回路チップ１周辺にＩ／Ｏセル３、内部領域２にテスト
コントロール部６が設けられており、テストコントロー
ル部６から各Ｉ／Ｏセルに含まれるバウンダリィスキャ
ンレジスタ５にテスト信号が加えられてバウンダリィス
キャンテストが行われることは同じである。ただし本例
では、バウンダリィスキャンレジスタ５およびテストコ
ントロール部６に対しても、Ｉ／Ｏセル３および内部領
域２のファンクションブロック（図示せず）などと共通
の第１電源ラインから電力を供給した従来例とは異なっ
て、バウンダリィスキャンレジスタのうちの第１データ
セレクタを除いた残り回路およびテストコントロール部
を含むバウンダリィスキャンテスト回路に対して、独立
のテスト回路用の電源ライン８および電源パッド８ａを
設け、テストのときだけこの電源８を働かせ通常動作時
にはオフとすることにより、通常動作時の消費電力を低
減させることができる。より電力を低減する必要がある
ときは、第２の電源ライン９、第３の電源ライン１０に
対しても同様の処置を施すことにより実現できる。
図１は本発明の一実施例の部分平面図である。図におい
て、これを図２の従来の集積回路装置と比べると、集積
回路チップ１周辺にＩ／Ｏセル３、内部領域２にテスト
コントロール部６が設けられており、テストコントロー
ル部６から各Ｉ／Ｏセルに含まれるバウンダリィスキャ
ンレジスタ５にテスト信号が加えられてバウンダリィス
キャンテストが行われることは同じである。ただし本例
では、バウンダリィスキャンレジスタ５およびテストコ
ントロール部６に対しても、Ｉ／Ｏセル３および内部領
域２のファンクションブロック（図示せず）などと共通
の第１電源ラインから電力を供給した従来例とは異なっ
て、バウンダリィスキャンレジスタのうちの第１データ
セレクタを除いた残り回路およびテストコントロール部
を含むバウンダリィスキャンテスト回路に対して、独立
のテスト回路用の電源ライン８および電源パッド８ａを
設け、テストのときだけこの電源８を働かせ通常動作時
にはオフとすることにより、通常動作時の消費電力を低
減させることができる。より電力を低減する必要がある
ときは、第２の電源ライン９、第３の電源ライン１０に
対しても同様の処置を施すことにより実現できる。
【０００９】一例として、Ｉ／Ｏセル３が４００個でこ
の中のデータセレクタ回路の消費電力が２ｍＷ、フリッ
プフロップの消費電力が３ｍＷ、テストコントロール部
の消費電力が３００ｍＷとすれば、全体として、 （２ｍＷ×４００）＋（３ｍＷ×２×４００）＋３００
ｍＷ＝３．５Ｗ の電力を低減できる。
の中のデータセレクタ回路の消費電力が２ｍＷ、フリッ
プフロップの消費電力が３ｍＷ、テストコントロール部
の消費電力が３００ｍＷとすれば、全体として、 （２ｍＷ×４００）＋（３ｍＷ×２×４００）＋３００
ｍＷ＝３．５Ｗ の電力を低減できる。
【００１０】
【発明の効果】上述のとおり本発明では、バウンダリィ
スキャンテスト回路に対して他の電源と独立した電源ラ
インを設けているので、通常動作時はこの独立のバウン
ダリィスキャンテスト回路用の電源をオフにすることが
でき、そうすることにより全部に共通の電源を用いてい
た従来例に比べテスト回路用の消費電力分を節減できる
という効果がある。
スキャンテスト回路に対して他の電源と独立した電源ラ
インを設けているので、通常動作時はこの独立のバウン
ダリィスキャンテスト回路用の電源をオフにすることが
でき、そうすることにより全部に共通の電源を用いてい
た従来例に比べテスト回路用の消費電力分を節減できる
という効果がある。
【図１】本発明の一例に係る集積回路チップの部分平面
図である。
図である。
【図２】従来の集積回路装置の一例に係る集積回路チッ
プの部分平面図である。
プの部分平面図である。
【図３】バウンダリィスキャンレジスタのブロック回路
図である。
図である。
１ 集積回路チップ ２ 内部領域 ３ Ｉ／Ｏセル ４ バウンダリィスキャンテスト回路 ５ バウンダリィスキャンレジスタ ６ テストコントロール部 ７ 第１電源ライン ８ テスト用電源ライン ９ 第２電源ライン １０ 第３電源ライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｄ 8427−4Ｍ Ｅ 8427−4Ｍ
Claims (1)
- 【請求項１】 データセレクタとフリップフロップまた
はラッチ回路とからなるバウンダリィスキャンレジスタ
と、このレジスタにテスト信号を入力するテストコント
ロール部とを含むバウンダリィスキャンテスト回路を有
する集積回路装置において、前記バウンダリィスキャン
テスト回路のうちのテストの時だけ動作する回路に対
し、他の回路と独立な電源ラインと電源パッドとを備え
ていることを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4172230A JPH0618628A (ja) | 1992-06-30 | 1992-06-30 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4172230A JPH0618628A (ja) | 1992-06-30 | 1992-06-30 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0618628A true JPH0618628A (ja) | 1994-01-28 |
Family
ID=15938020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4172230A Withdrawn JPH0618628A (ja) | 1992-06-30 | 1992-06-30 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618628A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997024670A1 (fr) * | 1995-12-27 | 1997-07-10 | Koken Co., Ltd. | Dispositif de controle |
| JP2002286813A (ja) * | 2001-03-28 | 2002-10-03 | Agilent Technologies Japan Ltd | トラック・ホールド回路を内蔵した集積回路及び試験方法 |
| KR100521323B1 (ko) * | 1998-04-25 | 2006-01-12 | 삼성전자주식회사 | 볼 핀을 구비하는 반도체 메모리 장치의 제이텍회로 |
-
1992
- 1992-06-30 JP JP4172230A patent/JPH0618628A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997024670A1 (fr) * | 1995-12-27 | 1997-07-10 | Koken Co., Ltd. | Dispositif de controle |
| US6243665B1 (en) | 1995-12-27 | 2001-06-05 | Duaxes Corporation | Monitoring and control apparatus incorporating run-time fault detection by boundary scan logic testing |
| KR100521323B1 (ko) * | 1998-04-25 | 2006-01-12 | 삼성전자주식회사 | 볼 핀을 구비하는 반도체 메모리 장치의 제이텍회로 |
| JP2002286813A (ja) * | 2001-03-28 | 2002-10-03 | Agilent Technologies Japan Ltd | トラック・ホールド回路を内蔵した集積回路及び試験方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |