JP3194475B2 - 入出力領域に配置された試験制御回路を有する半導体集積回路 - Google Patents

入出力領域に配置された試験制御回路を有する半導体集積回路

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Description

【発明の詳細な説明】 背景技術 本発明は、半導体集積回路装置に係り、詳しくは、例
えば、半導体集積回路装置における内部回路の機能を試
験する試験制御回路を備えた半導体集積回路装置に関す
る。
近年、半導体集積回路装置の高集積化に伴って、その
内部回路の機能を確認するために様々な試験手法、例え
ば、 内部スキャン手法、 バウンダリースキャン手法、 内蔵メモリダイレクトアクセス手法、 といった試験手法が用いられている。
内部スキャン手法とは、半導体集積回路装置内の、例
えば、フリップフロップ（以下、FFという）等の故障を
見つける場合、通常の信号経路ではFFにデータをセット
するにしても、FFのデータを読み出すにしても、必ず論
理演算部分を介することになり、その試験信号の制御が
面倒なものとなるため、予め、これらのFFを、スキャン
チェーンと呼ばれる通常の信号経路と異なる信号経路で
接続しておき、このスキャンチェーンにシリアルに制御
信号を流すことで、まず最初にFFにデータをセットし、
次にFFに１発のクロックを出力することにより、データ
が転送され、FFだけの内容を読み出すことができ、故障
の検出率を向上させるものである。
バウンダリースキャン手法とは、I/O（入出力）領域
部内に配置され、外部からのデータを取り込み、また、
外部にデータを出力することもできるFFを、バウンダリ
ーチェーンと呼ばれる信号経路でそれぞれ接続し、ある
入力信号に対してシリアルにデータが出力されてチェー
ンの内容が読み出されるものであり、例えば、半導体集
積回路装置が２つ並んだ場合、各半導体集積回路の端子
をそれぞれ結線し、一方のFFのデータを他方のFFに転送
することで、この２つの半導体集積回路装置間の配線が
断線していないかどうかをチェックするものである。
内蔵メモリダイレクトアクセス手法とは、半導体集積
回路装置内のRAMの試験を行なう場合、通常の信号経路
ではRAMへの読み書きは、必ず論理演算部分を介するこ
とになり、論理演算部分での論理変化を考慮した試験信
号による試験では、所定の試験信号を与えることが煩雑
なものとなるため、RAMに対して直接、データの読み書
きを行ない、RAMの動作を試験するものである。これら
の各手法においては、試験時に、クロックやデータを通
常の使用時とは異なる経路によって、被試験回路に供給
する必要があるため、図１に示すように、経路を切り換
えるためのセレクタが設けられ、このセレクタを切り換
えるための試験用の制御信号が必要となる。
しかし、高集積化の図られた半導体集積回路装置にお
いては、半導体集積回路装置の試験を行なうために、試
験用の制御信号を与えるための端子数も10本から20本程
度となり、制御信号をこのまま半導体集積回路装置の入
力ピンから供給することは、パッケージにおけるピン数
の大幅な増加を意味し、実用的ではない。
そこで、半導体集積回路装置内にデコード回路を設
け、入力ピンから供給される、例えば、４本程度の少数
ピンからの制御信号をデコード回路によりデコードし、
半導体集積回路装置内に供給することが要求される。
なお、この場合、スキャンクロックを制御するための
スキャンクロック制御回路、内蔵メモリ試験に使用され
る試験用クロックを制御するためのメモリ試験のための
クロック制御回路も必要となる。
従来技術 従来のこの種の半導体集積回路装置としては、例え
ば、図２に示すようなものがある。
半導体集積回路装置１のチップ1a上の領域は、大別し
て、コア領域２、I/O領域３からなり、コア領域２に
は、所定の機能を有する被試験回路４、試験制御回路５
が配置されている。
I/O領域部３には、I/Oセル６、試験回路７が配置さ
れ、I/Oセル６は、コア領域２内の被試験回路４から外
部に信号を出力したり、外部からの信号を入力する際に
信号を蓄えて増幅するバッファアンプや、外部からの静
電気による内部回路の破壊を防止するためのESDと呼ば
れる静電気破壊防止回路等を含んだものであり、外部と
の入出力端子であるパッド８と接続されている。なお、
Cinは外部より供給された外部制御信号、Cdcは試験制御
回路５によりデコードされた制御信号として試験制御信
号である。
以上の構成において、半導体集積回路１の機能を確認
するために試験を行なう場合、外部から外部制御進行C
inが与えられ、試験制御回路５によりデコードされた試
験制御信号Cdcが被試験回路４、およびI/O領域３の試験
回路７に出力され、前述の内部スキャン手法、バウンダ
リースキャン手法、内蔵メモリダイレクトアクセス手
法、といった各種の試験が行なわれる。
しかしながら、このような従来の半導体集積回路装置
１にあっては、試験制御回路５をコア領域２に配置する
という構成となっていたため、予めコア領域２に試験制
御回路５を配置するための領域を確保しなければなら
ず、このため、半導体集積回路装置１のチップサイズが
大きくなってしまうという問題点があった。
また、半導体集積回路装置１の設計において、レイア
ウト設計者が試験制御回路５の配置を考慮してレイアウ
トを行なわなければならず、レイアウト作業が面倒にな
るという問題点があった。特に、コア領域２の設計をユ
ーザが行なう場合に、コア領域２内の試験制御回路５の
存在は不都合である。通常ユーザは試験制御回路５を必
要としない。多くの場合、試験制御回路５を用いるのは
半導体集積回路装置１の製造メーカである。従って、ユ
ーザに必要のない試験制御回路５を含めてコア領域２の
設計をユーザに強いることになり好ましくない。
さらに、試験を行なう際は、外部から与えられる外部
制御信号Cinを試験制御用の信号線によってコア領域２
まで引き込み、I/O領域３の試験回路７まで結線する必
要があるため、配線が複雑になるという問題点があっ
た。
発明の開示 そこで本発明は、チップサイズが大きくなるのを防止
しつつ、レイアウトが容易で試験制御信号線をコア領域
部に引き回さない半導体集積回路装置を提供することを
目的としている。
本発明の目的は、所定の機能を有する被試験回路が配
置されるコア領域と、前記コア領域の外周に設けられた
前記I/O領域とを備えた半導体集積回路装置において、
前記I/O領域上に設けられ、前記被試験回路の機能を試
験するために選択的に前記被試験回路に接続される試験
回路と、前記I/O領域上に設けられるとともに、前記被
試験回路と前記試験回路とに接続され、外部制御信号に
基づいて前記被試験回路と前記試験回路とに試験制御信
号を供給するデコード回路と、前記I/O領域上に設けら
れ、前記デコード回路からの試験制御信号に基づいて試
験クロック信号を生成し前記被試験回路に供給するクロ
ック発生回路とを備えた半導体集積回路装置で達成され
る。
図面の簡単な説明 図１はセレクタによる切り替えを説明するための図、 図２は従来例のチップの全体構成を示す平面図、 図３は本発明の半導体集積回路装置の原理を示す図、 図４は本発明の一実施例のチップの全体構成を示す平
面図、 図5A,5Bは図４の試験制御回路中のデコード回路を示
すブロック図、 図6A,6Bは図４の試験制御回路中のクロック制御回路
を示すブロック図、及び 図7A,7Bは図４のI/Oセルの構成を示すブロック図であ
る。
発明を実施するための最良の形態 図３は、本発明の概要を示す図である。
本発明による半導体集積回路装置10は、所定の機能を
有する被試験回路14が配置されるチップ10a上のコア領
域12と、コア領域12の被試験回路14の機能を試験する試
験回路17が配置されるI/O領域13とを備え、I/O領域13
に、外部からの外部制御信号に基づいて、試験回路17、
および被試験回路14に所定の制御信号、およびクロック
信号を与える試験制御回路15を設けるように構成してい
る。
図示するように、試験制御回路15はチップ10aの２つ
のコーナー部分に分けて設けられている。右上のコーナ
ー部分にはデコード回路19が設けられ、左上のコーナー
部分にはクロック制御回路20が設けられている。すなわ
ち、試験制御回路15はデコード回路19とクロック制御回
路20とを具備している。
デコード回路19は、外部装置からの外部制御信号をデ
コードし、デコードした結果である制御信号を試験回路
17、及び被試験回路14に出力する。クロック制御回路20
は、デコード回路19による制御信号に基づいて外部から
のクロック信号を前記試験回路17、および被試験回路14
に出力する。半導体集積回路装置10の試験を行なう際、
試験制御回路15は、通常時と異なる信号経路を用いて制
御信号、およびクロック信号を試験回路17、および被試
験回路14に出力するように構成することが好ましい。
本発明では、I/O領域13に試験制御回路15が配置さ
れ、コア領域12には所定の機能を有する被試験回路14だ
けが配置される。すなわち、コア領域12に配置される試
験制御回路15の領域が不要となるため、半導体集積回路
装置10のチップサイズが大きくなるのが防止され、ま
た、コア領域12の領域が所定の機能を有する被試験回路
14だけで有効に利用され、レイアウトが容易化されると
ともに、試験制御回路15と試験回路17とが共にI/O領域1
3に配置されるため、試験制御回路15と試験回路17との
接続が容易化される。試験制御回路15をI/O領域13の任
意の部分に設けることができるが、図３に示すようにフ
リーなエリアが多いチップ10aのコーナー部分に設ける
ことが好ましい。
図４は、本発明の一実施例の半導体集積回路装置10の
平面図である。チップ10a上の領域はコア領域12とI/O領
域13とからなる。コア領域12には、所定の機能を有する
被試験回路14が配置され、I/O領域13の２つのコーナー
部分には、試験制御回路15が配置されている。試験制御
回路15は、デコード回路19とクロック制御回路20から構
成されている。
デコード回路19は、外部からの外部制御信号C1をデコ
ードし、デコードした結果である制御信号C2及びC4をそ
れぞれ試験回路17および被試験回路14に出力するもので
ある。
クロック制御回路20は、デコード回路19による制御信
号C2に基づいて外部からのクロック信号C5又は内部で生
成したクロック信号を試験回路17、および被試験回路14
に出力するものである。尚、図中、クロック制御回路20
から試験回路17および被試験回路14に出力されるクロッ
ク信号をそれぞれC3及びC6で示す。
クロック制御回路20には、前述の試験手法に基づき、
例えば、内部スキャン手法、またはバウンダリースキャ
ン手法を用いて試験を行なう場合のスキャンクロックを
制御するためのスキャンクロック制御回路、内蔵メモリ
ダイレクトアクセル手法を用いて試験を行なう場合の試
験用クロックを制御するためのメモリ試験クロック制御
回路のいずれか又は両方を具備する。
I/O領域13には複数のI/Oセル13Aが配列されている。
各I/Oセル13Aは、パッド18、試験回路17、試験用配線な
どを含む。
図5Aは、図４に示す試験制御回路15のデコード回路19
を示すブロック図である。デコード回路19は、所定のデ
ータが書き込まれたROM19aとレジスタ19bから構成され
ている。ROM19aは、半導体集積回路装置１の外部より供
給される外部制御信号C1中のROM19aのアドレス信号（複
数ビットからなる）に対応する制御信号C2を、外部制御
信号C1中のクロック信号に同期して動作するレジスタ19
bを介して、各試験回路17及びクロック制御回路20に制
御信号C2を出力し、各被試験回路14に制御信号C4を出力
する。尚、後で詳述するように、制御信号C2は制御信号
C2a〜C2fを含む。
図5Bは、図5Aに示すデコード回路19のレイアウトを示
すブロック図である。チップ10aのコーナー近傍にROM19
aが配置され、レジスタ19bはROM19aに隣接している。
図6aは、図４に示すクロック制御回路20のブロック図
である。クロック制御回路20はクロック発生器20a、ク
ロックバッファ20b及びセレクタ20cを有する。クロック
発生器20aは図5AのROM19aが出力する試験（制御信号）C
2fに従い、テスト用の種々のクロック信号を選択的に発
生する。クロックバッファ20bは、外部からの種々のク
ロック信号C5を一時保持してセレクタ20cに出力する。
セレクタ20cは、図4AのROM19aが出力する制御信号C2fに
従い、クロック発生器20aが発生したクロック信号C3と
クロックバッファ20bからのクロック信号のいずれか一
方を選択して、各被試験回路14へ出力する。また、クロ
ック発生器20aが発生したクロック信号C3は、各I/Oセル
13Aに与えられる。
図6Bは、図6Aに示すクロック制御回路20のレイアウト
を示すブロック図である。チップ10aのコーナー近傍に
クロック発生器20aが配置され、その近傍にクロックバ
ッファ20bとセレクタ20cが図のように配置されている。
図7Aは、各I/Oセル13A中に設けられた試験回路17のブ
ロック図である。試験回路17はスキャン用フリップフロ
ップ（以下、単にフリップフロップという）13a、入力
回路13b、トライステートインバータで構成される出力
回路13c、保護回路13d、プルアップトランジスタ13e及
びセレクタ13f〜13iを有する。フリップフロップ13a
は、バウダリスキャンテストで用いられ、SI（スキャン
・イン）端子をアクティブに保持した状態でSCK（スャ
キンクロック）端子に与えられるスキャンクロック信号
に同期して、パッド18又は前段のI/Oセル17Aからセレク
タ13f、出力回路13d、保護回路13d及び入力回路13dを介
してＤ（データ）端子にテストデータをラッチする。各
I/Oセル17Aのフリップフロップ13aにテストデータがラ
ッチされた後、TCK（テストクロック）端子に１発のテ
ストクロックを与え、ラッチしたデータを端子Ｑを介し
て順次読出すことで、試験を行なう。尚、SI,SCK及びTC
Kはそれぞれ各I/Oセル17A間で接続されており、例えば
外部から対応する信号が順次供給される。
セレクタ13gは、入力回路13bからの信号又は図6Aのク
ロック発生器20aが発生するクロック信号C3を，、図5A
のROM19aが出力する制御信号C2eに従い、選択的に被試
験回路17に出力する。セレクタ13hは、図5AのROM19aが
出力する制御信号C2eに従い、出力回路13cの状態を制御
するROM19aからの制御信号C2dと電源電圧Vccのいずれか
一方を選択して、セレクタ13iに出力する。セレクタ13i
は、図5AのROM19aが出力する制御信号C2dに従い、被試
験回路17Aからの信号とセレクタ13hからの信号とを選択
して、出力回路13cに出力する。プルアップトランジス
タ13eは、ROM19aからの制御信号C2aに従い、パッド18を
選択的に電源線Vccに接続する。
図7Bは、図7Aに示す試験回路17のレイアウトを示すブ
ロック図である。図示するように、チップ10aの端から
順に、パッド18、保護回路13d、出力回路13c、入力回路
13b、プルアップ回路13e、フリップフロップ13a及びセ
レクタ13f〜13iが配置されている。試験回路17上には、
配線L1〜L7が形成されている。配線L1は制御信号C2aを
通し、配線L2は制御信号C2fを通す。配線L3は、図6Aの
クロック発生器20aが発生するクロック信号C3及びクロ
ックバッファ20bからのスキャンイン信号、スキャンク
ロック信号及びテストクロック信号を含むクロック信号
C3を通す。配線L4は制御信号C2eを通し、配線L5は制御
信号C2dを通す。配線L6は制御信号C2cを通し、配線L7は
制御信号C2bを通す。尚、図を簡略化するために図示を
省略するが、配線L1〜L7と試験回路13Aの各構成要素と
は、図7Aに示すように結線されている。
半導体集積回路装置10の機能を確認するために試験を
行なう場合、まず、外部よりデコード回路19に外部制御
信号C1が与えられ、デコード回路19によってデコードさ
れた試験制御信号C2a〜C2fがI/O領域13の試験回路17
に、試験制御信号C2eがクロック制御回路20に、および
試験制御信号C6がコア領域12内の被試験回路14に出力さ
れるとともに、デコード回路19からクロック制御回路10
に出力される試験制御信号C2eに基づいて、外部よりク
ロック制御回路20に供給される試験用のクロック信号C5
が、クロック制御回路20からI/O領域13の試験回路17に
供給されるクロック信号C3、コア領域12内の被試験回路
14に供給されるクロック信号C6として出力され、前述の
内部スキャン手法、バウンダリースキャン手法、内蔵メ
モリダイレクトアクセス手法、といった各種の試験が行
なわれる。すなわち、スキャンチェーンを構成する試験
手法が用いられる場合、I/O領域３内だけでスキャンチ
ェーンが構成される。
このように本実施例では、コア領域12に配置される試
験制御回路15の領域を不要とすることができ、コア領域
12の領域が所定の機能を有する被試験回路14だけで有効
に利用できるとともに、試験制御回路15と試験回路17と
を共にI/O領域13に配置できるので、半導体集積回路装
置10のチップサイズが大きくなるのを防止でき、また、
レイアウトを容易にすることができるとともに、試験制
御回路15と試験回路17との接続を容易化できる。
したがって、チップサイズが大きくなるのを防止で
き、レイアウトが容易で試験制御信号線をコア領域12に
引き回さないように半導体集積回路を構成することがで
きる。
また、試験制御回路15と試験回路17とを共にI/O領域1
3に配置することにより、ユーザが設計を行なうコア領
域12内にユーザに不要な試験制御回路15部分を配置しな
くてもよいので、試験制御回路15の使用をユーザ側に公
開しなくてもよい。
なお、上記実施例はI/O領域13のコーナーの部分に試
験制御回路15を配置した場合を例に採り説明したが、こ
れに限らず、I/O領域13のピン数を犠牲にしてもかまわ
ない場合は、I/O領域13の他の部分に試験制御回路15を
配置してもよい。
産業上の利用可能性 本発明では、コア領域に配置される試験制御回路の領
域を不要とすることができ、半導体集積回路装置のチッ
プサイズが大きくなるのを防止できる。
また、コア領域が所定の機能を有する被試験回路だけ
で有効に利用でき、レイアウトを容易にすることができ
るとともに、試験制御回路と試験回路とを共にI/O領域
に配置でき、試験制御回路と試験回路との接続を容易化
できる。
したがって、チップサイズが大きくなるのを防止で
き、レイアウトが容易で試験制御信号線をコア領域部に
引き回さない半導体集積回路装置を提供することができ
る。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−103632（ＪＰ，Ａ) 特開 昭62−132182（ＪＰ，Ａ) 特開 昭63−72136（ＪＰ，Ａ) 特開 平２−67761（ＪＰ，Ａ) 特開 昭57−98038（ＪＰ，Ａ) 特開 昭63−163291（ＪＰ，Ａ) 特開 昭63−260145（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】所定の機能を有する被試験回路が配置され
    るコア領域と、 前記コア領域の外周に設けられた前記I/O領域と を備えた半導体集積回路装置において、 前記I/O領域上に設けられ、前記被試験回路の機能を試
    験するために選択的に前記被試験回路に接続される試験
    回路と、 前記I/O領域上に設けられるとともに、前記被試験回路
    と前記試験回路とに接続され、外部制御信号に基づいて
    前記被試験回路と前記試験回路とに試験制御信号を供給
    するデコード回路と、 前記I/O領域上に設けられ、前記デコード回路からの試
    験制御信号に基づいて試験クロック信号を生成し前記被
    試験回路に供給するクロック発生回路と、 を備えたことを特徴とする半導体集積回路装置。
  2. 【請求項２】前記デコード回路はチップの第１のコーナ
    ーの近傍に配置され、 前記クロック発生回路は前記チップの第２のコーナーの
    近傍に配置されていること を特徴とする請求項１に記載の半導体集積回路装置。
  3. 【請求項３】前記I/O領域は、 前記試験制御信号又は前記試験クロック信号を伝搬させ
    る配線を有すること を特徴とする請求項１又は２に記載の半導体集積回路装
    置
  4. 【請求項４】前記I/O領域は、 前記試験回路と、パッドと、前記被試験回路と前記パッ
    ドとを接続するインターフェイス回路と、 を有することを特徴とする請求項１ないし３のいずれか
    一項に記載の半導体集積回路装置。
  5. 【請求項５】前記デコード回路は、 前記試験制御信号を記憶する記憶手段を有し、前記外部
    制御信号は該記憶手段のアドレスであること を特徴とする請求項１ないし４のいずれか一項に記載の
    半導体集積回路装置。
  6. 【請求項６】前記クロック発生回路は、 外部クロック信号を前記被試験回路に供給するバッファ
    手段を有すること を特徴とする請求項１ないし５のいずれか一項に記載の
    半導体集積回路装置。
  7. 【請求項７】前記クロック発生回路は、 外部クロック信号又は前記試験クロック信号のいずれか
    一方を選択して前記被試験回路に供給すること を特徴とする請求項１ないし６のいずれか一項に記載の
    半導体集積回路装置。
  8. 【請求項８】前記I/O領域は、 試験用のフリップフロップを有し、該フリップフロップ
    はチェーン状に接続されていること を特徴とする請求項１ないし７のいずれか一項に記載の
    半導体集積回路装置。
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