DE69125140T2 - Integrierte halbleiter-schaltung mit prüf-steuerschaltung in einem e/a-bereich - Google Patents

Description

• Die vorliegende Erfindung betrifft eine integrierte Halbleiterschaltungsvorrichtung und spezieller eine integrierter Halbleiterschaltungsvorrichtung, die mit Teststeuerschaltungen ausgestattet ist, um die Funktionen einer internen Schaltung in der integrierten Halbleiterschaltung zu testen.
• Mit dem kürzlich aufgetretenen Trend nach hoherer Integration von integrierten Halbleiterschaltungsvorrichtungen wurden vielfältige Verfahren zur Prüfung einer internen Schaltung zur Anwendung gebracht. Diese umfassen:
• 1. ein internes Abtastverfahren
• 2. ein Rand-Abtastverfahren (boundary scan)
• 3. ein Internspeicher-Direktzugriffsverfahren
• Bei einem internen Abtastverfahren wird ein Flipflop (im folgenden FF bezeichnet) mit einem Signalpfad verbunden, der als Abtastkette bezeichnet wird, welcher verschieden ist von einem Pfad für die Verwendung beim normalen Betrieb und indem ein Steuersignal in serieller Form eingegeben wird, um dadurch ein Datum in den FF zu setzen und wobei ein Taktsignal an den FF ausgegeben wird, um einen Datentransfer zu bewirken, so daß der Inhalt des FF lediglich gelesen wird, wodurch eine Ausfall-Feststellrate verbessert wird im Hinblick auf die Tatsache, daß dann, wenn andererseits ein Signalpfad für die Verwendung beim normalen Betrieb dafür verwendet wird, einen Fehler in dem FF zu detektieren, eine Steuerung eines Testsignals mühsam ist, da unvermeidbar das Testsignal durch eine logische Einheit läuft, entweder beim Einstellen eines Datums in dem FF oder beim Lesen eines Datums, welches in dem FF eingestellt wurde.
• Bei einem Rand-Abtastverfahren (boundary scan) werden FFs in einem I/O-Bereich plaziert und sind bereit, Daten von außerhalb aufzunehmen und auch Daten nach außerhalb auszugeben, und diese sind über einen Signalpfad, der als Randkette (boundary chain) bezeichnet wird, verbunden, so daß Daten seriell in Abhängigkeit von einem Eingangssignal ausgegeben werden können und somit das Lesen der Inhalte der Kette von FFs ermöglicht wird. Bei diesem Verfahren kann beispielsweise ein Paar von integrierten Halbleiterschaltungsvorrichtungen so konfiguriert werden, daß die Anschlüsse solcher integrierter Halbleiterschaltungsvorrichtungen verbunden sind und Daßen in einem FF von einer der Vorrichtungen zu einem FF einer anderen Vorrichtung übertragen werden, so daß eine überprüfung vorgenommen wird, ob ein Schreiben zwischen den zwei integrierten Halbleiterschaltungsvorrichtungen sichergestellt ist.
• Bei einem Internspeicher-Direktzugriffsverfahren wird eine direkte Lesen-/Schreiben-Operation von Daten in Verbindung mit einem RAM ausgeführt, um den Betrieb des RAM zu testen: Da dann, wenn ein Signalpfad für die Verwendung beim normalen Betrieb beim Testen eines RAM in einer Halbleiterschaltungsvorrichtung verwendet wird, eine Lesen-/ Schreiben-Operation unvermeidbar über eine logische Einheit erfolgt, ist es schwierig gemacht, ein spezifisches Testsignal vorzusehen, da das Vorsehen des Testsignals in dieser Weise eine logische Umsetzung an einer logischen Einheit zulassen muß. Bei den oben beschriebenen Verfahren werden Taktsignale und Daten zu einer Testschaltung über einen Pfad abgegeben, der verschieden ist von Pfaden, die bei dem normalen Betrieb verwendet werden, wodurch das Vorsehen einer Wählvorrichtung erforderlich wird, um zwischen den Pfaden umzuschalten, wie in Fig. 1 gezeigt ist, und es erforderlich ist, ein Teststeuersignal zu erzeugen, um diese Wählvorrichtung zu betätigen.
• Bei einer integrierten Halbleiterschaltungsvorrichtung mit höherer Integration erreicht die Zahl der Teststeuersignal-Anschlüsse, die zu implementieren sind, bis zu einer Gesamtheit von 10 bis 20 Anschlüssen, um einen Test hinsichtlich einer integrierten Halbleiterschaltungsvorrichtung auszuführen; ferner stellt das Vorsehen eines Testsignals über Eingangsstifte der integrierten Halbleiterschaltungsvorrichtung eine nicht modifizierte Konfiguration dar, was eine große Erhöhung der Stiftzahl in der Pakkung bedeutet und daher unausführbar ist.
• Es wird daher empfohlen, daß eine Dekodierschaltung vorgesehen wird, und zwar in einer integrierten Halbleiterschaltungsvorrichtung, um ein Steuersignal zu dekodieren, welches über so wenige wie beispielsweise vier Eingangsstifte zugeführt wird und indem das Signal für eine integrierte Halbleiterschaltungsvorrichtung geliefert wird.
• Dies erfordert eine Abtasttakt-Steuerschaltung zum Steuern eines Abtasttaktes und eine Speicher-Test-Taktsteuerschaltung zum Steuern eines Testtaktes, der bei dem Test des internen Speichers zu verwenden ist.
VERWANDTER STAND DER TECHNIK
• Herkömmliche integrierte Halbleiterschaltungsvorrichtungen des oben beschriebenen Typs umfassen einen Typ, wie er in Fig. 2 gezeigt ist.
• Der Bereich auf einem Chip 1a einer integrierten Halbleiterschaltungsvorrichtung 1 wird grob in einen Kernbereich 2 und in einen I/O-Bereich 3 aufgeteilt. An dem Kernbereich 2 sind Testschaltungen 4 und Teststeuerschaltungen 5 vorgesehen.
• In dem I/O-Bereich 3 sind I/O-Zellen 6 und Tester-Schaltungen 7 vorgesehen. Die I/O-Zellen 6 sind mit einer Anschlußfläche 8 verbunden, die einen I/O-Anschluß für einen Anschluß von außerhalb darstellt, enthaltend einen Puffer-Verstärker zum Speichern und zum Verstärken eines Signals, wenn ein Signal von der Testschaltung 4 in den Kernbereich 2 nach außen ausgegeben wird und wenn ein Signal von außerhalb eingegeben wird, und umfassen ferner eine elektrostatische Zerstörungsschutzschaltung, die als ESD bezeichnet wird, um einen Schutz gegen eine Zerstörung einer interen Schaltung aufgrund einer elektrostatischen Ladung von außerhalb zu bieten. Cin bildet ein externes Steuersignal, welches von außerhalb vorgesehen wird, und Cdc bildet ein Teststeuersignal, welches durch die Teststeuer schaltungen 5 dekodiert wurde.
• Wenn bei dieser Konfiguration ein Test hinsichtlich Funktionen der integrierten Halbleiterschaltung 1 durchgeführt wird, so wird das externe Steuersignal Cin von außerhalb geliefert und das Teststeuersignal Cdc wird durch die Teststeuerschaltungen 5 dekodiert und wird an die zu testende Schaltung 4 und die Tester-Schaltungen 7 in dem I/O-Bereich 3 ausgegeben; es werden dann verschiedene Arten von Tests inklusive der oben beschriebenen internen Abtastverfahren, Boundary-Scan-Verfahren und dem internen Speicher-Direktzugriffsverfahren durchgeführt.
• Jedoch ist eine solche herkömmliche integrierte Halbleiterschaltungsvorrichtung 1 mit einem Nachteil behaftet: daß nämlich das Plazieren der Teststeuerschaltung 5 in dem Kernbereich 2 es erforderlich macht, einen Bereich in dem Kernbereich 2 zu sichern, und zwar zum Plazieren der Teststeuerschaltungen 5 auf denselben, was somit zu einer großen Chipgröße einer integrierten Halbleiterschaltungsvorrichtung 1 führt.
• Die herkömmliche Technologie ist auch mit einem Nachteil behaftet dahingehend, daß das Layout komplex wird, da ein Layout-Designer die Anordnung der Teststeuerschaltungen 5 mit in Betracht ziehen muß. Wenn speziell ein Anwender den Kernbereich 2 entwirft, stellt das Vorhandensein der Teststeuerschaltungen 5 in dem Kernbereich 2 ein Problem dar. Normalerweise benötigt ein Anwender nicht die Teststeuerschaltungen 5. In vielen Fällen ist es der Hersteller einer integrierten Halbleiterschaltungsvorrichtung 1, der die Teststeuerschaltungen 5 verwendet. Den Anwender zu zwingen, den Kernbereich 2 unter Berücksichtigung der nicht erforderlichen Teststeuerschaltungen 5 auszulegen, ist unerwünscht.
• Darüber hinaus ist die herkömmliche Vorrichtung mit einem Nachteil dahingehend behaftet, daß sie eine komplizierte Verdrahtungsstruktur besitzt, und zwar aufgrund der Tatsache, daß das externe Steuersignal Cin an dem Kernbereich 2 über eine Teststeuersignalleitung geliefert werden muß, die zu den Tester-Schaltungen 7 in dem I/O-Bereich 3 verteilt ist, was zu einer komplexen Verdrahtung führt.
OFFENBARUNG DER ERFINDUNG
• Es ist daher Aufgabe der vorliegenden Erfindung, eine integrierte Halbleiterschaltungsvorrichtung zu schaffen, bei der die Zunahme der Chipgröße verhindert ist und bei der das Layout der Vorrichtung einfach gestaltet ist, da eine Teststeuersignalleitung nicht in dem Kernbereich verteilt werden muß.
• Diese Aufgabe wird erfindungsgemäß durch die Merkmale des Anspruches 1 gelöst.
KURZBESCHREIBUNG DER ZEICHNUNGEN
• Fig. 1 zeigt ein Diagramm, welches einen Schaltvorgang veranschaulicht, der durch eine Wählvorrichtung ausgeführt wird;
• Fig. 2 ist eine Draufsicht, welche eine gesamte Konfiguration eines herkömmlichen Chips veranschaulicht;
• Fig. 3 zeigt ein Diagramm, welches ein Prinzip einer integrierten Halbleiterschaltungsvorrichtung der vorliegenden Erfindung veranschaulicht;
• Fig. 4 ist eine Draufsicht, welche eine gesamte Konfiguration eines Chips einer Ausführungsform der vorliegenden Erfindung veranschaulicht;
• Fig. 5A und 5B zeigen Blockschaltbilder, welche eine Dekodierschaltung in jeder von Teststeuerschaltungen von Fig. 4 veranschaulichen;
• Fig. 6A und 6B sind Blockschaltbilder, die eine Taktsteuerschaltung in der Teststeuerschaltung von Fig. 4 wiedergeben; und
• Fig. 7A und 7B zeigen Blockschaltbilder, die eine Konfiguration einer I/O-Zelle von Fig. 4 veranschaulichen.
DIE BESTE ART, DIE VORLIEGENDE ERFINDUNG AUSZUFÜHREN
• Fig. 3 zeigt ein Diagramm, welches einen Überblick über die vorliegende Erfindung veranschaulicht.
• Eine integrierte Halbleiterschaltungsvorrichtung der vorliegenden Erfindung ist derart konfiguriert, daß die integrierte Halbleiterschaltungsvorrichtung einen Kernbereich 12 auf einem Chip 10a aufweist, auf welchem Kernbereich zu testende Schaltungen 14 plaziert sind, und einen I/O-Bereich 13 aufweist, auf welchem Tester-Schaltungen 17 zum Testen der Funktionen der zu testenden Schaltungen 14 auf dem Kernbereich 12 plaziert sind; und Teststeuerschaltungen 15, die ebenfalls in dem I/O-Bereich plaziert sind, wobei die Teststeuerschaltungen auf der Grundlage eines von außen kommenden externen Steuersignals ein spezifisches Steuersignal und ein Taktsignal zu den Tester-Schaltungen 17 und den zu testenden Schaltungen 14 liefern.
• Wie in der Figur dargestellt ist, sind die Teststeuerschaltungen 15 an zwei getrennten Eckenabschnitten des Chips 10a plaziert. In der oberen rechten Ecke ist eine Dekodierschaltung 19 plaziert und in der oberen linken Ecke ist eine Taktsteuerschaltung 20 plaziert. Das heißt, die Teststeuerschaltungen 15 sind mit der Dekodierschaltung 19 und der Taktsteuerschaltung 20 vorgesehen.
• Die Dekodierschaltung 19 dekodiert das von außerhalb kommende externe Steuersignal und gibt das resultierende dekodierte Signal an die Tester-Schaltungen 17 und die zu testenden Schaltungen 14 aus. Die Taktsteuerschaltung 20 gibt ein externes Taktsignal auf der Grundlage des Steuersignals, welches durch die Dekodierschaltung 19 dekodiert wurde, an die Tester-Schaltungen 17 und die zu testenden Schaltungen 14 aus. Bei der Durchführung eines Tests hinsichtlich der integrierten Halbleiterschaltungsvorrichtung 10 ist es zu bevorzugen, daß die Konfiguration derart ausgelegt ist, daß die Teststeuerschaltungen 15 das Steuersignal und das Taktsignal an die Tester-Schaltungen 17 und die zu testende Schaltung 14 über einen Signalpfad ausgeben, der verschieden ist von denjenigen, die für den normalen Betrieb verwendet werden.
• Bei der vorliegenden Erfindung sind die Teststeuerschaltungen 15 in dem I/O-Bereich 13 plaziert und lediglich die zu testenden Schaltungen 14, die spezifische Funktionen haben, sind in dem Kernbereich 12 plaziert. Das heißt, ein Bereich in dem Kernbereich für die Plazierung der Teststeuerschaltungen 15 ist nicht erforderlich mit der Folge, daß eine Erhöhung der Chipgröße der integrierten Halbleiterschaltungsvorrichtung 10 verhindert wird; der Raum des Kernbereiches 12 wird effektiv lediglich durch die zu testenden Schaltungen 14 mit den spezifischen Funktionen ausgenutzt, wodurch das Layout in einfacher Weise realisiert werden kann, die Verbindung zwischen den Teststeuerschaltungen 15 und den zu testenden Schaltungen 17 einfach realisiert werden kann, und zwar aufgrund der Tatsache, daß die Teststeuerschaltungen 15 und die Tester-Schaltungen 17 beide in dem I/O-Bereich 13 plaziert sind. Obwohl die Teststeuerschaltungen 15 an irgendeinem Abschnitt des I/O-Bereiches 13 plaziert werden können, wird eine Plazierung derselben an den Eckenbereichen des Chips 10a, wie in Fig. 3 gezeigt ist, bevorzugt, und zwar aufgrund eines verfügbaren großen freien Bereiches.
• Fig. 4 zeigt eine Draufsicht auf eine integrierte Halbleiterschaltungsvorrichtung 10 gemäß einer Ausführungsform der vorliegenden Erfindung. Der Bereich auf dem Chip 10a besteht aus einem Kernbereich 12 und einem I/O-Bereich 13. In dem Kernbereich sind die zu testenden Schaltungen 14, die spezifische Funktionen haben&sub1; plaziert und in den zwei Ecken des I/O-Bereiches 13 sind die Teststeuerschaltungen 15 plaziert. Die Teststeuerschaltungen 15 umfassen die Dekodierschaltung 19 und die Taktsteuerschaltung 20.
• Die Dekodierschaltung 19 dekodiert ein externes Steuersignal C1, welches von außerhalb kommt, und gibt die resultierenden dekodierten Signale C2 und C4 jeweils an die Tester-Schaltungen 17 und die zu testenden schaltungen 14 aus.
• Die Taktsteuerschaltung 20 gibt auf der Grundlage des Steuersignals C2 von der Dekodierschaltung 19 ein externes Taktsignal C5 oder ein intern erzeugtes Taktsignal an die Tester-Schaltungen 17 und die zu testenden Schaltungen 14 aus. In der Figur sind die Taktsignale, die von der Taktsteuerschaltung 20 an die Tester-Schaltungen 17 und die zu testenden Schaltungen 14 ausgegeben werden, jeweils mit C3 und C6 bezeichnet.
• Die Taktsteuerschaltung 20 ist mit einer oder mit beiden der folgenden Schaltungen ausgerüstet: einer Abtast- Taktsteuerschaltung zum Steuern eines Abtasttaktes, der für den Fall zu verwenden ist, daß die zuvor erwähnten Testverfahren, wie beispielsweise das interne Abtastverfahren oder das Boundary-Scan-Verfahren als Testverfahren verwendet werden; und/oder eine Speicher-Test-Taktsteuerschaltung zum Steuern eines Testtaktes für den Fall, daß ein Internspeicher-Direktzugriffsverfahren als ein Testverfahren verwendet wird.
• In dem I/O-Bereich 13 sind eine Vielzahl von I/O- Zellen 13A angeordnet. Jede I/O-Zelle 13A enthält eine Anschlußfläche (pad) 18, eine Tester-Schaltung 17 und eine Testverdrahtung.
• Fig. 5A zeigt ein Blockschaltbild, welches die Dekodierschaltung 19 der Teststeuerschaltung 15 veranschaulicht, die in Fig. 4 gezeigt ist. Die Dekodierschaltung 19 besteht aus einem ROM 19a, in den spezifische Daten eingeschrieben werden, und aus einem Register 19b. Der ROM 19a gibt, über das Register 19b, welches in Synchronisation mit einem Taktsignalabschnitt des externen Taktsignals C1 arbeitet, das Steuersignal C2, das ist der Abschnitt des externen Steuersignals C1, der von außerhalb der integrierten Halbleiterschaltungsvorrichtung 1 zugeführt wird, welches einem Adressensignal (bestehend aus einer Vielzahl von Bits) des ROM 19a entspricht, an jede Tester-Schaltung 17 und die Taktsteuerschaltung 20 aus und gibt das Steuersignal C4 an jede zu testende Schaltung 14 aus. Wie an späterer Stelle noch beschrieben werden soll, enthält das Steuersignal C2 Steuersignale C2a - C2f.
• Fig. 5B zeigt ein Blockschaltbild, welches ein Layout der Dekodierschaltung 19, die in Fig. 5A gezeigt ist, veranschaulicht. Nahe der Ecke des Chips 10a ist der ROM 19a plaziert und das Register 19b ist dicht bei dem ROM 19a plaziert.
• Fig. 6A ist ein Blockschaltbild der Taktsteuerschaltung 20, die in Fig. 4 gezeigt ist. Die Taktsteuerschaltung 20 umfaßt einen Taktgenerator 20a, einen Taktpuffer 20b und eine Wählvorrichtung 20c. Der Taktgenerator 20a erzeugt selektiv verschiedene Taktsignale für die Testverwendung in Einklang mit einem Teststeuersignal C2f, welches durch den ROM 19a in Fig. 5A ausgegeben wird. Der Taktpuffer 20b hält zeitweilig verschiedene externe Taktsignale C5 fest und gibt diese an die Wählvorrichtung 20c aus. Die Wählvorrichtung 20c wählt zwischen dem Taktsignal C3, welches durch den Taktgenerator 20a erzeugt wurde, und dem Taktsignal aus dem Taktpuffer 20b aus und gibt eines von den zweien an jede zu testende Schaltung 14 aus, und zwar in Einklang mit dem Steuersignal C2f, welches durch den ROM 19a von Fig. 4A ausgegeben wird. Das durch den Taktgenerator 20a erzeugt Taktsignal C3 wird zu jeder I/O-Zelle 13A zugeführt.
• Fig. 6B zeigt ein Blockschaltbild, welches ein Layout der Taktsteuerschaltung 20 veranschaulicht, die in Fig. 6A gezeigt ist. Nahe der Ecke des Chips 10a ist der Taktgenerator 20a plaziert und der Taktpuffer 20b und die Wählvorrichtung 20c sind in der Nähe desselben plaziert, wie dies in der Figur dargestellt ist.
• Fig. 7A zeigt ein Blockschaltbild, welches die Tester-Schaltung 17 veranschaulicht, die in jeder I/O-Zelle 13A vorgesehen ist. Die Tester-Schaltung 17 umfaßt einen Abtast-Flipflop (im folgenden einfach als Flipflop bezeichnet) 13a, eine Eingangsschaltung 13b, eine Ausgangsschaltung 13c, die aus drei Zustandsinvertern zusammengesetzt ist, eine Schutzschaltung 13d, einen Hochzieh-Transistor 13e und Wählvorrichtungen 13f - 13i. Der Flipflop 13a wird bei einem Boundary-Scan-Test in einer solchen Weise verwendet, daß der Flipflop mit einem Abtast-Taktsignal synchronisiert wird, welches an einem SCK(Abtasttakt)-Anschluß vorgesehen wird, während ein SI(scan-in)-Anschluß aktiv gehalten wird und wobei der Flipflop Testdaten verriegelt, und zwar von der Anschlußfläche 18 oder der vorhergehenden I/O-Zelle 17A, in einem D(Daten)-Anschluß über die Wählvorrichtung 13f, die Ausgangsschaltung 13d, die Schutzschaltung 13d und die Eingangsschaltung 13d. Ein Test wird in solcher Weise durchgeführt, daß, nachdem die Testdaten in dem Flipflop 13a in jeder I/O-Zelle 17a verriegelt wurden, ein Impuls des Testtaktes bei einem TCK(Testtakt)-Anschluß vorgesehen wird und die verriegelten Daten aufeinanderfolgend über einen Anschluß Q gelesen werden. Die SI-, SCK- und TCK-Anschlüsse jeder I/O-Zelle 17A sind miteinander verbunden und werden aufeinanderfolgend mit einem entsprechenden Signal von außerhalb versorgt.
• Die Wählvorrichtung 139 gibt selektiv ein Signal von der Eingangsschaltung 13b oder das Taktsignal C3, welches von dem Taktgenerator 20a der Fig. 6A erzeugt wurde, an die zu testende Schaltung 17 in Einklang mit dem Steuersignal C2e aus, welches durch den ROM 19a von Fig. 5A ausgegeben wurde. Die Wählvorrichtung 13h wählt entweder das Steuersignal C2d aus, welches durch den ROM 19a ausgegeben wird, um den Status der Ausgangsschaltung 13c zu steuern, oder eine Stromversorgungsspannung Vcc aus, in Einklang mit dem Steuersignal C2e von dem ROM 19a der Fig. 5A, und gibt das ausgewählte eine Signal oder die Stromversorgungsspannung Vcc an die Wählvorrichtung 13i aus. Die Wählvorrichtung 13i wählt auf der Grundlage des Steuersignals C2b, welches von dem ROM 19a in Fig. 5A ausgegeben wird, zwischen einem Signal von der zu testenden Schaltung 17A und einem Signal von der Wählvorrichtung 13h und gibt das ausgewählte Signal an die Ausgangsschaltung 13c aus. Der Hochzieh-Transistor 13e verbindet selektiv die Anschlußfläche 18 mit der Stromversorgungsleitung Vcc, und zwar in Einklang mit dem Steuersignal C2a von dem ROM 19a.
• Fig. 7B ist ein Blockdiagramm, welches ein Layout der Tester-Schaltung 17 von Fig. 7A veranschaulicht. Wie in der Figur gezeigt ist, sind, ausgehend von der Nähe des Umfangs des Chips 10a, die Anschlußfläche 18, die Schutzschaltung 13d, die Ausgangsschaltung 13c, die Eingangsschaltung 13b, die Hochzieh-Schaltung 13e, der Flipflop 13a und die Wählvorrichtungen 13f - 13i angeordnet. Auf der Tester-Schaltung 17 sind die Verdrahtungen L1 - L7 ausgebildet. Die Verdrahtung L1 führt das Steuersignal C2a und die Verdrahtung L2 führt das Steuersignal C2f. Die Verdrahtung L3 führt das Taktsignal C3, welches durch den Taktgenerator 20a von Fig. 6A erzeugt wurde, und das Taktsignal C3, welches in einem Scan-in-Signal enthalten ist, das Abtasttaktsignal und ein Testtaktsignal von dem Taktpuffer 20b. Die Verdrahtung L4 führt das Steuersignal C2e und die Verdrahtung L5 führt das Steuersignal C2d. Die Verdrahtung L6 führt das Steuersignal C2c und die Verdrahtung L7 führt das Steuersignal C2b. Jede der jeweiligen Komponenten der Verdrahtungen L1 - L7 und die Tester-Schaltung 13A sind verbunden, wie in Fig. 7A gezeigt ist, obwohl dies nicht in Fig. 7B gezeigt ist.
• Wenn ein Test durchgeführt wird, um die Funktionen der integrierten Halbleiterschaltungsvorrichtung 10 zu prüfen, wird ein externes Steuersignal C1 der Dekodierschaltung 19 von außerhalb zugeführt, damit es durch die Dekodierschaltung 19 dekodiert wird, und zwar in Teststeuersignal C2a - C2f, wobei diese Teststeuersignale an die Tester-Schaltungen 17 in dem I/O-Bereich 13 ausgegeben werden. Das Teststeuersignal C2e wird an die Taktsteuerschaltung 20 ausgegeben; das Teststeuersignal C6 wird an die zu testende Schaltung 14 in dem Kernbereich 12 ausgegeben; das Testtaktsignal C5, welches von außerhalb der Taktsteuerschaltung 20 zugeführt wird, wird als Taktsignal C3, welches von der Taktsteuerschaltung 20 zugeführt wurde, den Tester-Schaltungen 17 in dem I/O-Bereich 13 ausgegeben und als Taktsignal C6, welches von der zu testenden Schaltung 14 in den Kernbereich 12 zugeführt wird, wodurch die Ausführung verschiedener Tests inklusive des oben beschriebenen internen Abtastverfahrens, Boundary-Scan-Verfahrens oder des Internspeicher-Direktzugriffsverfahrens erlaubt. Somit wird für einen Fall, bei dem ein Testverfahren ausgeführt wird, bei dem eine Abtastkette gebildet wird, eine Abtastkette innerhalb des I/O-Bereiches 3 alleine ausgebildet.
• Somit beseitigt die vorliegende Erfindung den Bedarf eines Raumes in dem Kernbereich 12 für die Teststeuerschaltungen 15 und ermöglicht somit eine effektive Ausnutzung des Raumes in dem Kernbereich 12 lediglich durch die zu testenden Schaltungen 14, die spezifische Funktionen haben, ferner erlaubt die Erfindung die Plazierung von sowohl den Teststeuerschaltungen 15 als auch den Testern-Schaltungen 17 in dem I/O-Bereich 13, so daß eine Vergrößerung der Chipgröße der integrierten Halbleiterschaltungsvorrichtung verhindert wird und darüber hinaus eine einfache Layouterstellung ermöglicht wird und auch eine einfache Verbindung zwischen den Teststeuerschaltungen 15 und den Testern- Schaltungen 17 ermöglicht wird.
• Demzufolge kann eine integrierte Halbleiterschaltungsvorrichtung so konfiguriert werden, daß eine Vergrößerung der Chipgröße verhindert wird, das Layout einfach durchgeführt werden kann und die Teststeuersignalleitungen nicht in dem Kernbereich 12 verteilt zu werden brauchen.
• Darüber hinaus erfordert die Plazierung von sowohl den Teststeuerschaltungen 15 als auch der Tester- Schaltungen 17 in dem I/O-Bereich 13 nicht das Plazieren der Teststeuerschaltungen 15, die für den Anwender nicht erforderlich sind, in dem Kernbereich 12, der für ein eigenes Design durch Verwendung gewünscht wird und daher braucht die Verwendung der Teststeuerschaltungen 15 nicht den Anwendern auferlegt zu werden.
• Obwohl die oben erwähnte Ausführungsform unter Verwendung eines beispielhaften Falles erläutert wurde, bei dem die Teststeuerschaltungen 15 an der Ecke des I/O-Bereiches 13 plaziert sind, können die Teststeuerschaltungen auch an anderen Abschnitten des I/O-Bereiches 13 plaziert werden, wenn dies zulässig ist, um eine niedrige Stiftzahl in dem I/O-Bereich 13 sicherzustellen.
MÖGLICHE INDUSTRIELLE ANWENDUNG
• Die vorliegende Erfindung macht es unnötig, einen Raum für die Teststeuerschaltungen in dem Kernbereich vorzusehen und verhindert eine Zunahme in der Chipgröße der integrierten Halbleiterschaltungsvorrichtung.
• Der Kernbereich wird effektiv lediglich für die zu testenden Schaltungen verwendet, die spezifische Funktionen haben, so daß auch das Layout einfacher erstellt werden kann. Sowohl die Teststeuerschaltungen als auch die Tester-Schaltungen sind in dem I/O-Bereich plaziert, so daß die Verbindung zwischen den Teststeuerschaltungen und den Tester-Schaltungen einfach ist.
• Demzufolge wird eine Erhöhung der Chipgröße vermieden, während jedoch eine Halbleitervorrichtung geschaffen werden kann, bei der das Layout in einfacher Weise realisiert werden kann, und die Verteilung der Teststeuersignalleitungen in dem Kernbereich nicht erforderlich ist.

Claims (14)

1. Integrierte Halbleiterschaltungsvorrichtung, mit:

einem Chip;

einem Kernbereich auf dem Chip, auf dem zu testende schaltungen mit spezifischen Funktionen plaziert sind; und

einem I/O-Bereich auf dem Chip, wobei der I/O- Bereich an der Peripherie des Kernbereiches gelegen ist und auf dem I/O-Bereich eine Vielzahl von Tester-Schaltungen zum Testen der Funktionen der zu testenden Schaltungen in dem Kernbereich plaziert sind,

wobei die integrierte Halbleiterschaltungsvorrichtung dadurch gekennzeichnet ist, daß

der I/O-Bereich ferner mit Teststeuerschaltungen ausgestattet ist, welche Teststeuerschaltungen Steuersignale und ein Taktsignal zum Testen der zu testenden Schaltungen den Tester-Schaltungen und den zu testenden Schaltungen auf der Grundlage eines von außerhalb kommenden externen Signales zuführen.

2. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, bei der

jede der Teststeuerschaltungen folgendes umfaßt:

eine Dekodiereinrichtung zum Dekodieren des externen Steuersignals und zum Erzeugen eines Steuersignals als Ergebnis der Dekodierung; und

eine Taktsteuereinrichtung für die Ausgabe des Taktsignals auf der Grundlage des Abschnitts des durch die Dekodiereinrichtung erzeugten Steuersignals, welcher Abschnitt der Ausgabegröße entspricht.

3. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 2, bei der die Dekodiereinrichtung nahe einer ersten Ecke des Chips plaziert ist und die Taktsteuereinrichtung nahe einer zweiten Ecke des Chips plaziert ist.

4. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, bei der der I/O-Bereich Verdrahtungen enthält, um das Steuersignal und das Taktsignal zu übertragen.

5. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, bei der

die integrierte Halbleiterschaltungsvorrichtung eine Vielzahl von I/O-Zellen umfaßt, die in dem I/O-Bereich vorgesehen sind, und

jede der I/O-Zellen eine der Vielzahl der Tester- Schaltungen, eine Anschlußfläche und eine Interface-Schaltung umfaßt, die jede der zu testenden Schaltungen mit der Anschlußfläche verbindet.

6. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 2, bei der

die Dekodiereinrichtung einen ROM zum Speichern des Steuersignals enthält; und

das externe Steuersignal ein Adreßsignal des ROM's darstellt.

7. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 2, bei der die Taktsteuereinrichtung eine Taktgeneratoreinrichtung umfaßt, um ein spezifiziertes Testtaktsignal in Einklang mit dem entsprechenden Steuersignal zu erzeugen.

8. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 2, bei der die Taktsteuereinrichtung eine Puffereinrichtung umfaßt, um ein externes Taktsignal, welches von außerhalb zugeführt wird, an jede der Tester- Schaltungen auszugeben.

9. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 7, bei der die Taktsteuereinrichtung eine Wähleinrichtung umfaßt, um selektiv an jede der zu testenden Schaltungen entweder das externe Taktsignal, welches von außerhalb zugeführt wurde, oder das Testtaktsignal auszugeben.

10. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 9, bei der die Wähleinrichtung durch eines der Steuersignale, welches der Wähleinrichtung entspricht, steuerbar ist.

11. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 5, bei der jede der I/O-Zellen einen Flipflop für die Verwendung beim Test umfaßt, wobei jeder Flipflop mit jedem anderen Flipflop in einer kettenförmigen Weise verbunden ist.

12. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 5, bei der jedes I/O-Zellen-Interface einen Puffer mit drei Zuständen aufweist; und

jede der I/O-Zellen eine Steuereinrichtung aufweist, um den Puffer mit drei Zuständen auf der Grundlage von einem der Steuersignale, welches der Steuereinrichtung entspricht, zu steuern.

13. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 5, bei der jede I/O-Zelle einen Hochzieh- Transistor aufweist; und

jeder Hochzieh-Transistor die Anschlußfläche mit einer spezifischen Stromversorgungsspannung auf der Grundlage von einem der Steuersignale, welches dieser Einstellung entspricht, versieht.

14. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 5, bei der jede I/O-Zelle entweder ein Signal von der Interface-Schaltung oder ein Taktsignal zu jeder der zu testenden Schaltungen auf der Grundlage von einem der Steuersignale, welches der Ausgabegröße entspricht, ausgibt.