DE2729053C2

DE2729053C2 - Prüfverfahren für eine monolithisch integrierte stufenempfindliche, einseitig verzögerungsabhängige logische Einheit

Info

Publication number: DE2729053C2
Application number: DE2729053A
Authority: DE
Inventors: Edward Baxter Purdy Station N.Y. Eichelberger; Eugen Igor Potomac Muehldorf, Md.; Ronald Gene Vestal N.Y. Walther; Thomas Walter Longmont Col. Williams
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1976-06-30
Filing date: 1977-06-28
Publication date: 1986-11-06
Also published as: CA1075770A; JPS5539227B2; DE2729053A1; FR2356997A1; DE2728676C2; CA1089031A; GB1581865A; DE2728318C2; US4051352A; GB1581861A; FR2356997B1; DE2728318A1; DE2728676A1; JPS533145A; US4063080A; GB1581863A; CA1077567A; JPS573107B2; US4074851A; JPS533141A

Description

a) serielles Eingeben eines ersten Prüfmusters in das Schiebe register (44, 45), um dieses durch anschließendes Ausschieben und Vergleichen seiner Ausgangssignale mit erwarteten Ausgangssignalen auf Fehlerfreiheit zu prüfen,

b) bei Fehlerfreiheit Eingeben eines zweiten Prüfmusters in das Schieberegister,

c) Eingeben des zweiten Prüfmusters auch an die Eingänge (S) der logischen Einheit,

d) Vergleichen der Ausgangssignale (R) der kombinatorischen logischen Schaltungen mit erwarteten Ausgangssignalen,

e) bei Übereinstimmung Einschreiben der Ausgangssignale der dor MaV jcanordnung (43) vorgeschalteten kombinatorischen logischen Schaltungen (41) in die Matrix,

f) Vergleichen der Ausgangssignale der der Matrixanordnung (43) nachgeschaiteten kombinatorischen logischen Schaltungen (42) mit erwarteten Ausgangssignalen,

g) bei Übereinstimmung Übertragen der Ausgangssignale der kombinatorischen logischen Schaltungen (42) in das zugeordnete Schieberegister (45) und Ausschieben des Schieberegisterinhaltes,

h) Vergleich der erhaltenen Ausgangssignale mit erwarteten Ausgangsignalen und

i) bei Übereinstimmung Wiederholung der Verfahrensschritte a) bis h) mit anderen Prüfmustern.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß im Falle der Ausbildung der Matrixanordnung als Matrixspeicher mit MxN Speicherelementen nach Schritt c) und vor Schritt d) Information in die Speichermatarix eingeschrieben und anschließend ausgelesen wird.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß im Falle der Ausbildung der Matrixanordnung als programmierbares logisches Feld nach Schritt b) und vor Schritt c) dem programmierbaren Feld die Ausgangssignale der kombinatorischen logischen Schaltung (41) zugeführt werden und die Ausgangssignale des programmierbaren logischen Feldes den kombinatorischen logischen Schaltungen (42) zugeführt werden.

Die Erfindung geht aus von einem Prüfverfahren gemäß dem Oberbegriff des Anspruchs 1.

Bisher hatte der Konstrukteur von Computerlogik

vollkommene Freiheit bei der Anordnung logischer Schaltungen und Matrixanordnungen zur Implementierung logischer System- und Untersystemfunktionen in Zentraleinheiten, Kanälen und Steuereinheiten, die in digitalen Rechnern und dergleichen verwendet werden. Daraus ergab sich eine Vielzahl von Konstruktionen. Jede dieser Konstruktionen hatte ihre eigene spezielle Abhängigkeit von den Eigenschaften der einzelnen im System verwendeten Schaltungen. Die Schnittstelle zwi sehen dem Konstrukteur logischer Schaltungen und dem Komponentenhersteller war einigermaßen gut definiert und in der Vergangenheit konnte die Lösung in der Komponentenherstellung unterstützt werden, da die Schaltungsparameter ziemlich leicht zu prüfen waren.

Mit dem Aufkommen der Großintegration jedoch gibt es diese wohldefinierte und zuverlässig ausgeprüfte Schnittstelle nicht mehr. Die Großintegration bietet dem Konstrukteur logischer Schaltungen und dem Kornponentenherstelier die Möglichkeit, maximal Hunderte von Schaltungen oder eine komplette Matrixanordnung auf einem einzigen Chip aus Halbleitermaterial unterzubringen. Dadurch können der Stromverbrauch gesenkt, die Schaltgeschwindigkeit erhöht und die Kosten digitaler Schaltungen nennenswert gesenkt werden. Bei einer so hohen Schaltungsdichte ist es jedoch unmöglich oder unpraktisch, jede Schaltung oder Matrixanordnung auf die bekannten Schaltungsparameter hin zu überprüfen. Infolgedessen müssen Systeme und Untersysteme aus logischen Schaltungen und Matrixanordnungen in Funktionseinheiten unterteilt werden, deren Eigenschaften für diese einzelnen Parameter im wesentlichen unempfindlich sind. Solche Funktionseinheiten verlangen Prüfverfahren, die die Leistung der gesamten Funkiionsanordnung messen. Die herkömmlichen Prüfverfahren können die Leistung solcher Funktionseinheiten nicht bestimmen.

In der Vergangenheit wurde beispielsweise jede einzelne Schaltung und Matrixanordnung auf die üblichen und normalen Wechselstrom- und Gleichstromparameter hin geprüft. Zugriff zur Baueinheit zum Anlegen der Eingangsprüfbedingungen und Messen der Ausgangsantworten erhielt man über eine feste Anzahl von Eingangs-/Ausgangsanschlußstiften. Mit dem Aufkommen der hochgradig integrierten Funktionseinheiten steht jedoch nur dieselbe Anzahl von Eingangs-/Ausgangs· stiften zur Verfugung, man hat jedoch wesentlich mehr

Schaltungen und Matrixanordnungen. In einem typischen Modul mit 100 Chips und jeweils

bis zu 600 Schaltungen (durchschnittlich 400 Schaltungen) und 25 mit Matrixanordnungen, würde der Modul so wenigstens 30 000 Schaltungen und 25 Chips mit Matrixanordnungen enthalten. Parameterprüfungen sind bei einzelnen Schaltungseinheiten hier nicht mehr ausführbar. Somit muß die Prüfung an einer ganzen logischen Funktionseinheit auf der Stufe des Chips, des

Moduls oder einer anderen Stufe vorgenommen

werden.

Funktionseinheiten eines logischen Systems werden

«ι bekanntlich aus kombinatorischen logischen Schaltungen und Matrixanordnungen sowie aus sequentiellen Schaltungen gebildet. Obwohl Rechenverfahren zur Errechnung von Prüfbedingungen und Prüfmustern für kombinatorische Schaltungen bekannt sind, lassen sich diese Verfahren nur mit großen Schwierigkeiten auf sequentielle Schaltungen mit Matrixanordnungen anwenden und es gibt bisher noch keine allgemeine Lösung für das Problem der Erzeugung von Prüfmu-

stern für komplizierte sequentielle logische Schaltungen. Letztere sind abhängig sowohl von ihrer Vorgeschichte als auch von dem an sie angelegten Prüfmuster und demzufolge muß jede sequentielle Schaltung in einem logischen System effektiv auf eine kombinatorische Schaltung reduziert werden, um ein Prüfverfahren an einem Netzwerk von Schaltungen wirken lassen zu können. Über die automatische Prüfmustererzeugung kann man dann Prüfmuster für das gesamte logische System erstellen.

Aus der US-PS 37 61 695 ist ein Verfahren zum Prüfen eines stufenempfindlichen logischen Systems bekannt, wie es beispielsweise in der arithmetischen und logischen Einheit einer digitalen Rechenanlage Verwendung findet.

Der Erfindung liegt die Aufgabe zugrunde, ein Prüfverfahren für eine monolithische integrierte stufenemp-Findliche, einseitig verzögerungsabhängige logische Einheit anzugeben, die sich von der aus der US-PS 37 61 695 bekannten dadurch unerscheidet, daß sich zwischen den kombinatorischen logischen Schaltungen noch eine Matrixanordnung befindet.

Diese Aufgabe wird durch das im Patentanspruch 1 angegebene Verfahren gelöst.

Ein Ausführungsbeispiel der Erfindung wird anschließend in Verbindung mit den Zeichnungen näher beschrieben, von denen zeigt

Fig. i in einem Blockdiagramm ein zur Ausführung des erfindungsgemäßen Verfahrens verwendbares Prüfsystem,

Fig. 2 ein Blockschaltbild der Organisation eines allgemeinen logischen Systems, das nach dem Erfindungsgedanken geprüft werden kann,

Fig. 3 ein Zeitdiagramm der im logischen System der Fig. 2 verwendeten Systemiaktierung,

Fig. 4 ein Blockschaltbild einer Form einer taktzustandsgesteuerten Verriegelungsschaltung, aufgebaut aus NAND-Gliedern, zur Verwendung im logischen System der Fig. 2,

Fig. 5 ein Blockschaltbild der Organisation eines allgemeinen logischen Sysems mit Vorrichtungen zur Ein-/ Ausgabe von Daten des Systems, um das erfindungsgemäße Verfahren durchführen zu können,

Fig. 6 ir? symbolischer Darstellung eine in der allgemeinen Struktur der Fig. 5 verwendete Konfiguration einer Verriegelungsschaltung,

Fig. 7 das Blockschaltbild einer getakteten Gleichstrom-Verriegelungsschcrttung mit Eingabe-ZAusgabevorrichtung, verwendet in der Struktur nach Fig. 5,

Fig. 8 ein Ablaufdiagramm der Schritte des erfindungsgsmäßen Prüfverfahrens,

Fig. 9 ein Blockschaltbild, das zeigt wie der Prüfgencrator der Fig. 1 ein logisches kombinatorisches Netzwerk einer logischen Funktionseinheit bei der Ausführung des erfindungsgemäßen Verfahrens sieht,

Fig. 10 symbolisch die Art, wie mehrere der in Fig. 6 gezeigten Verriegelungsschaltungen auf einem Halbleiterchip verbunden werden und

Fig. 11 symbolisch die Art, wie mehrere der in Fig. K) gezeigten Chipkonfigurationen auf einem Modul verbunden werden.

Das erfindungsgemäße Prüfverfahren kann zur stufenempfindlichen Prüfung der Funktion eines allgemeinen modularen logischen Systems mit einseitiger Verzögerungsabhängigkeit ur (f Eingabe-/Ausgabemöglichkeit verwendet werden. Solche Systeme werden in arithmetischen und logischen Einheiten eines Rechnersystems verwendet und bilden r^;r.en wesentlichen Funktionsteil der zentralen Verarbeitungseinheit, eines Kanals oder einer Steuereinheit im Rechensystem.

Die logische Konfiguration eines solchen Systems ist außer der einseitigen Verzögerungsabhängigkeit so 5 organisiert, daß ein richtiger Betrieb der Struktur nicht von der Anstiegszeit, Abfallzeit oder der Mindestverzögerung einer einzelnen Schaltung in einer logischen Einheit abhängig ist. Die einzige Abhängigkeit besteht darin, daß die Gesamtverzögerung durch eine Anzahl

ίο von Stufen oder Matrixanordnungen kleiner ist als ein bekannter Wert. Eine solche Konfiguration nennt man stufenempfindlich.

Ein logisches System ist nur dann stufenempfindlich, wenn die Antwort im eingeschwungenen Zustand auf jede zulässige Eingangszustandsänderung unabhängig von den Verzögerungen in der Schalung und der Verdrahtung innerhalb des Systems ist. Wenn zu einer Änderung des Eingangszustandes außerdem die Veränderung von mehr als einem Eingangssignal gehört, dann muß die Antwort von der Reihenfolge dieser Änderungen unabhängig sein.

Aus dieser Definition ist leicht abzuleiten, daß das Konzept des stufenempfindlichen Betriebes davon abhang*, daß man nur zulässige Eingangsänderungen hat. Zu einer stufenempfindlichen Konfiguration gehört somit eine gewisse Einschränkung bezüglich des Eintretens von Änderungen der Eingangssignale. Diese. Beschränkungen gelten fast ausschließlich für die Systemtaktsignale und, soweit vorhanden, für die Taktsignale der Matrixanordnung. Andere Eingangssignale wie Datensignale kennen bezüglich ihres Auftretens keinerlei Beschränkungen.

Der Ausdruck »Antwort im eingeschwungenen Zustand« bezieht sich auf den Endwert aller internen Speicherelemente wie Flip-Flops oder P-üekkopplungsschleifen. Es wird angenommen, daß ein stufenempfindliches System aufgrund einer Folge w;n zulässigen Änderungen des Eingangszustandes arbeitet, wobei genügend Zeit zwischen den Änderungen liegt, damit sicii das System in dem neuen internen Zustand stabilisieren kann. Diese Zeitdauer ist normalerweise gesichert durch die Systemtaktsignalzüge, die den dynamischen Betrieb der logischen Konfiguration steuern.
Zur logischen Organisation eines solchen Systems gehört auch die Anordnung aller internen Speicherelemente ausschließlich der Matrixanordnungen so, daß sie als Schieberegister oder Teile von Schieberegistern fungieren können, deren Zugriff- und Steuersignale vom Systemzugriff und dessen Steuersignalen unabhängig

so sind. Zur Implementierung dieses Konzepts erfolgt die gesamte Speicherung innerhalb der logischen Organisaron iah Hilfe von Vernegeluagsschaltungen, die frei von Zeitbedingungen sind, so daß man logische Systeme erhält, die für jegliche Wechselstromeigenschaften unempfindlich sind. Diese Verriegelungsschaltungeu sind auch stufenempfindlich. Durch Benutzung dieser Schieberegisterkonfiguration wird die Eingabe-/Ausgabemöglichkeit realisiert.
Das System wird durch zwei oder mehr nicht überlappende Taktsignalzüge gespeist, dis voneinander unabhängig sind. Jedes Signal in einem Zug muß lang genug sein, um eine Verriegelungsschaltung zu setzen, eine Matrixanordnung 711 lesen oder einzuschreiben. Das Erregungssignal und das Durchschaltsignal für jede getaktete Verriegelungsschaltung oder Matrixanordnung sind eine kombinatorische logische Funktion der Systemeingangssignale und der Ausgangssignale von Verriegelungsschaltungen, die durch aadere Taktsignal-

züge als denjenigen Signalzug geseuert werden, der ein Eingangssignal für diese getaktete Verriegelungsschaltung bildet.

Dieses zuletzt genannte Ziel kann man einmal dadurch erreichen, daß man jede so getaktete Verriegelungsschaltung durch genau eines der Systemtaktsignale steuert. Wenn das Durchschaltsignal und das Taktsignal beide einen hohen Pegel aufweisen, wird die getaktete Verriegelungsschaltung in den Zustand gesetzt, der durch das Erregungssignal für diese Verriegelungsschaltung bestimmt wird.

Bei einer derartigen Organisation eines logischen Systems werden von einem automatischen Prüfmustergenerator erzeugte Prüfmuster für die Funktionsprüfung des logischen Systems nach dem erfindungsgemäßen Verfahren geliefert. In dem in Fig. 1 gezeigten Prüfsystem werden Prüfmuster an eine zu prüfende Einheit 10 geliefert. Eine solche Einheit wird in Großintegration hergestellt und kann die Einheit der niedrigsten Integrationsstufe sein wie beispielsweise ein Halbleiterchip mit Hunderten von Schaltungen zuzüglich Matrixanordnungen, oder es kann eine höhere modulare Stufe sein, die Tausende von solchen Schaltungen und Matrixanordnungen enthält. In allen Fällen ist die Forderung der einseitigen Verzögerungsabhängigkeit und der Eingabe-/Ausgabemöglichkeit erfüllt.

Zu den an die zu prüfende Einheit 10 gelieferten Mustern gehören sowohl Anregungsimpulse als auch von der jeweiligen Einheit bei Einwirken eines bestimmten Anregungsimpulses erwartete Antworten. Die Muster werden durch ein automatisches Prüfsystem erzeugt, das ein Teil eines Digital-Universalrechners ist.

Die Organisation eines solchen Rechnersystems enthält einen automatischen Prüfgenerator 11, in dessen Bibliothek angenommene Fehler 12 gespeichert sind. Weiter gehören dazu Steuerkarten 13, die alle zur Erzeugung der Prüfmuster nötigen Parameter enthalten.

Die Steuerkarten 13 enthalten die Betriebsverfahren und bestimmen, welche Routinen und Unterroutinen für die Durchführung der Prüfung der jeweils zu prüfenden Einheit anzuwenden sind. Die angenommenen Fehler 12 sind ein Algorithmus für jeden Schaltungstyp oder für jedes Netzwerk, das geprüft werden kann. Um die jeweils zu erzeugenden Muster zu bestimmen, wird bei 14 die logische Beschreibung der jeweils zu prüfenden Einheit 10 an den automatischen Prüfgenerator 11 gegeben.

Die logische Beschreibung 14 besteht aus der physikalischen Konstruktion der jeweiligen Einheit und wird als Grundlage zur Bestimmung der jeweiligen Prüfung der möglicherweise auftretenden Fehler, wie beispielsweise Kurzschlüsse, verwendet.

Der automatische Prüfgenerator 11 liefert die logischen Muster, die an die bestimmte, zu prüfende Einheit angelegt werden müssen, wie sie durch die logische Beschreibung 14 definiert ist. Diese logischen Muster werden an einen Kompilierer 15 im System gegeben, der auch die Spezifikation 16 bezüglich der jeweils in der zu prüfenden Einheit verwendeten Technologie empfängt. Diese Spezifikationen 16 bestehen aus Spannungswerten und Stromwerten, die in dieser Technologie für die binären Einsen und Nullen des logischen Musters verwendet werden müssen. Der Kompilierer 15 liefert die Technologie spezifischen Muster aus binären Einsen und Nullen bei bestimmten Spannungen und Strömen ;an den Prüfkompilierer und Operationscode-Prüfgenerator 17. Dieses Gerät liefert das jeweilige Muster, das an die zu prüfende Einheit 10 ungelegt wird.

Wie bereits gesagt, gehören zum Prüfmuster sowohl die an die Einheit angelegten Anregungsimpulse als auch die erwartete Antwort. Prüfmuster für einwandfreien Betrieb werden direkt an die zu prüfende Einheit 10 angelegt. Nach dem erfindungsgemäßen Verfahren werden die Antworten der geprüften Einheit mit der erwarteten Antwort verglichen und entweder eine

ίο Annahme bei 18 oder eine Zurückweisung bei 19 angezeigt. Die Zurückweisungsanzeige kann auch als Teil des Prüfgeneratorsystems an ein Fehlerursachen-Vorhersagegerät 20, das auch vom Prüfkompilierer und Operationscode-Prüfgenerator 17 Prüfdaten empfängt, geliefert werden, um den Fehlerbetrieb vorherzusagen.

Dieser Gesichtspunkt des Prüfgeneratorsystems wird in

der Diagnoseprüfuno verwendet. Das Vnrhersagpgcfnl 20 liefert dann bei 21 die jeweilige Fehlervorhersage.

Alle zur Erzeugung der Prüfmuster und Durchfüh-

rung der Prüfungen für den logischen Teil notwendigen Geräte und Programmsteuerungen sind bekannt. Die Prüfung mit einer Matrixanordnung folgt aus dieser Kenntnis und der Benutzung der Matrixanordnung zum Weiterleiten der Prüfimpulse oder Ergebnisse in die Ausgabe-Verriegelungsschaltungssätze. Ein Algorithmus PTt die Berechnung der auf Fehler prüfenden Muster ist beschrieben in »Diagnosis of Automata Failures: A Calculus and a Method« von J. Paul Roth im IBM Journal of Research ind Development. JuIi

1966. In dieser Veröffentlichung wird die Entwicklung programmierter Algorithmen für die Prüferzeugung und -auswertung beschrieben. Dazu gehören die Erzeugung der angenommenen Fehlerdaten, die für das automatische Prüfsystem gebraucht werden.

Die vorliegende Erfindung beruht natürlich nicht auf der Erzeugung von Prüfmustern, die an eine zu prüfende Einheit anzulegen sind, sondern befaßt sich mit dem Prüfverfahren der Einheit, wenn die Muster angelegt werden. Um eine Einheit mit einer eingebetteten Matrixanordnung zu prüfen, muß eine einseitige Verzögerungsabhängigkeit und die Eingabe-/Ausgabemöglichkeit, die 1 : 1-Entsprechung der Logik, die die Matrixanordnung speist und die eindeutige Abfühlbarkeit der Ausgangsmuster der Matrixanordnung in der Einheit vorhanden sein. Eine allgemeine logische Organisation und Struktur, die dieses Konzept enthält, ist in Fig. 2 gezeigt.

Die allgemein in Fig. 2 mit der Bezugszahl 12 und in Fig. 5 mit der Bezugszahl 43 bezeichnete MatiiA&nord nung kann eine m x n-Speichermatrix oder eine pro grammierbare Matrixanordnung logischer Schaltungen sein, beide von allgemein bekannter Art. In diesem Zusammenhang wird hingewiesen auf die US-PS 35 93 317, 38 63 232 und 39 36 812.

Die Konfiguration der Fig. 2 wird aus einem Satz kombinatorischer Netzwerke 10 und 11 gebildet. Das Netzwerk 10 ist mit der Matrixanordnung 12 gekoppelt und wird durch mehrere Verriegelungsschaltungen 13, 14 und 15 und durch die primären Eingänge 1OA so gespeist, daß unter gewissen Bedingungen eine 1:1-Entsprechung zwischen den Matrixeingängen £1 und den Verriegelungsschaltungssätzen 13,14,15 und/oder den primären Eingängen 10.4 besteht. Das Netzwerk 11 ist mit den Verriegelungsschaltungssätzen 16,17,18 und den primären Ausgängen UA gekoppelt und wird durch die Matrixanordnung über BX und das Netzwerk 10 über El gespeist. Das Netzwerk U hat die Eigenschaft, daß jedes Matrixmuster bei Bl eindeutig abfühlbar ist

an den Vcrricgelungsschaltungssätzen 16, 17, 18 und/ oder den primären Ausgängen 1L4. Eine derartige Konstruktion braucht die primären Eingänge 10/4 oder die primären Ausgänge IiA nicht. Das ganze Netzwerk ist effektiv in eine in die zugehörigen kombinatorischen Netzwerke eingebettete Matrixanordnung und die VerricgeLsfgsschaltungssätze unterteilt. Obwohl nur eine Matrixanordnung in Fig. 2 dargestellt ist, können natürlich mehrere derartige Anordnungen vorhanden sein.

Jedes kombinatorische Netzwerk 10, 11 ist ein logisches Netzwerk mit mehreren Eingängen und mehreren Ausgängen und enthält eine Anzahl Stufen der kombinatorischen Schaltungen, die die Form konventioneller logischer Halbleiterschaltungen annehmen können. Jedes Netzwerk spricht auf eine eindeutige Kombination von Eingangssignalen an und liefert eine eindeutige

KintlbltlililUM Vüfi Ausgäilgääigriäicii. Die AüSgängSSi-

gnale £1, El sind eigentlich Sätze voin Ausgangssignalen, so daß die Bezeichnung £1 steht für eil, el2 . . . ein. In ähnlicher Weise beziehen sich die Bezeichnungen Gl, Gl und G3 auf Sätze von Durchschaltsignalen. Die an die kombinatorischen Netzwerke angelegten Eingangssignale sind der mit S bezeichnete Satz externer Eingangssignale.

Um die allgemeine Struktur nach dem erfindungsgemäßen Verfahren prüfen zu können, muß die Forderung erfüllt sein, daß eine Verriegelungsschaltung, ein Verriegelungsschaltungssatz oder eine Matrixanordnung, die durch einen Taktsignalzug gesteuert werden, durch die kombinatorische Schaltung nicht auf andere Verriegelungsschaltungen rückgekoppelt werden können, die durch denselben Taktsignalzug gesteuert werden. Der Ausgang des Verriegelungsschaltungssatzes 16 darf somit nicht in das kombinatorische Netzwerk 11 rückgekoppelt werden können, da die Verriegelungsschaltungssätze 16,18 auf den Taktsignalzug C3 ansprechen. Dieser Verriegelungsschaltungssatz kann jedoch auf ein kombinatorisches Netzwerk rückgekoppelt werden, das auf andere Taktsignalzüge anspricht.

Jeder Verriegelungsschaltungssatz wird durch genau einen Taktsignalzug so gesteuert, daß jedes steuernde Taktsignal Ci zu einer Verriegelungsschatung Lii gehört, die noch ein Erregungssignal Ei] und eventuell ein Durchschaltsignal Gi] empfängt. Diese drei Signale steuern die Verriegelungsschaltung so, daß sie auf den Wert des Erregungssignales gesetzt wird, wenn das Durchschaltsignal und das Taktsignal den hohen, dem Binärwert 1 entsprechenden Pegel aufweisen. Wenn eines dieser beiden Signale dem niedrigen, den Binärwert 0 entsprechenden Pegel aufweist, kann die Verriegelungsschaltung ihren Zustand nicht ändern. Die Taktierung kann über direkte Einwirkung der Taktsignalzüge auf die entsprechenden Verriegelungsschaltungssätze erfolgen, ohne daß die Durchschaltsignale Gl, Gl und G3 und die dazwischenliegenden UND-Glieder benutzt werden.

Der Normalbetrieb des logischen Systems wird durch die Taktsignalzüge gesteuert. Wenn in der Darstellung der Fig. 3 der Anstieg von Cl im Zeitabschnitt 19 liegt, weisen Cl, Ci und C4 den niedrigen Pegel auf, und die über S zugeführten Eingangssignale zu den Verriegelungsschaltungen 13, 14, 15 sind stabil. Das Taktsignal Cl wird dann zum Verriegelungsschaltungssatz 13,14, 15 durchgeschaltet, wenn die entsprechenden Durchschaltsignale Gl, Gl, Gn den hohen Pegel aufweisen. Die Verriegelungsschaltungen der Sätze 13,14,15 können während der Zeit verändert werden, in denen Cl den hohen Pegel aufweist. Der Zeitabschnitt 19 braucht nur so lang zu sein, daß die Verriegelungsschaltungen gesetzt werden können. Die Signaländerungen der Verriegelungsschaltungen durchlaufen unmittelbar die kombinatorischen Netzwerke 10 und 11.

Wenn mit dem Taktsignalzug Cl Matrixoperationen (entweder Lesen oder Schreiben) über den Schreibsteuereingang eingeleitet werden sollen, so müssen die Ausgangssignale der Verriegelungsschaltungssätze 13,

ίο 14, 15 das kombinatorische Netzwerk 10 durchlaufen haben, bevor das Taktsignal Cl den dem Binärwert 1 entsprechenden Pegel annehmen kann. Dieser Abschnitt zwischen den Taktsignalen Cl und Cl liegt im Zeitabschnitt 24, der mindestens so lang sein muß wie die Zeit zum Durchlaufen des Netzwerkes 10.

Wenn das Taktsignal Cl den hohen Pegel annimmt, wird in die Matrix eingeschrieben oder sie wird ausgelesen. Cl muß lange genug aktiv sein. Zeitintervall 28, damit die Lese- oder Schreiboperation abgeschlossen werden kann. Die Signalwechsel am Ausgang der Matrix laufen direkt durch das kombinatorische Netzwerk 11. Nachdem C2 vom hohen in den niedrigen Pegel wechselt, muß das Zeitintervall 25 lang genug sein, um die Weiterleitung durch das kombinatorische Netzwerk 11 zu komplettieren. Außerdem muß die Summe der Zeitabschnitte 19,20, 24 und 25 größer sein als die zum Durchlaufen der Netzwerke 10 und 11 über El gebrauchte Zeit. Wenn jetzt alle Eingangssignale zum Verriegelungsschaltungssatz 16, 17 18 stabil sind und die Durchschaltsignale Hl, Hl, HK ebenfalls stabil sind, kann der Takt C3 den hohen Pegel annehmen. C3 muß lange genug den hohen Pegel beibehalten, um die Verriegelungsschaltungen 16, 18 zu setzen und dann den niedrigen Pegel anzunehmen. Als nächstes kann C4 den hohen Pegel lange genug annehmen, um den Verriegelungsschaltungssatz 17 zu setzen, wobei angenommen wird, daß Kl und Hl stabil gewesen sind. Eine solche Operation erfüllt die Forderung nach einem stufenempfindlichen System und nimmt eine minimale Abhängigkeit von Wechselstromparametern an.

Information fließt in die stufenempfindlichen logischen Systeme durch den Satz von Eingangssignalen S. Diese Eingangssignale stehen innerhalb des logischen Systems in Wechselwirkung und werden mit den mit dem logischen System synchronisierten Taktsignalen gesteuert. Die jeweilige Taktzeit, in der das Signal wechselt, wird gesteuert und dann das Eingangssignal auf die betreffenden kombinatorischen Netzwerke beschränkt. Wenn beispielsweise in Fig. 2 der Satz von Eingangssignalen S immer zur Taktzeit Cl wechselt, können die Verriegelungsschaltungssätze 13, 14, 15 durch C2 getaktet werden, die Matrix durch C3, die Verriegelungsschaltungssätze 16, 18 durch C4 und der Verriegelungsschaltungssatz 17 durch Cl.

Wenn die externen Eingangssignale insofern asynchron sind, als sie sich jederzeit ändern, dann werden sie innerhalb des logischen Systems verarbeitet, indem sie mit Hilfe von Verriegelungsschaltungen synchronisiert werden. Eine Verriegelungsschaltung empfängt als Eingangssignale eines der Erregungssignale sowie das jeweilige Taktsignal. Da die Verriegelungsschaltung nicht umschalten kann, wenn das Taktsignal den niedrigen Pegel aufweist, ändert sich das Ausgangssignal der Verriegelungsschaltung nur in der Zeit, in der <fer Taktimpuls den hohen, dem Binärwert 1 entsprechenden Pegel aufweist. Auch wenn der Satz von Eingangssignalen 5 sich in der Zeit ändert, in der das Taktsignal den hohen Pegel aufweist, tritt kein Betriebsproblem auf

9 10

unter der Voraussetzung, daß der Satz von Eingangssi- Durch die Eingabe-/Ausgabemöglichkeit lassen sich

gnalen S für einen vollen Taktzyklus auf seinem neuen sowohl Konstruktionsfehler als auch Bauteilfehler für

Wert bleibt. Eine Zustandsänderung der Verriegelungs- den Systemanlauf, die Systemschlußprüfungen und die

schaltung tritt beim nächsten Taktsignal ein. Wenn die Diagnose im Feld genau diagnostizieren. Schiebcrcgi-

Verriegelungsschaltung beinahe umschaltet, kann ein 5 ster sind auch nützlich für Systemfunktionen wie Konso- Ausgangsimp'ils der Verriegelungsschaltung in der Zeit lenschnittstelle, Systemrückstellung und Prüfanzeige,

erscheinen, in der der Taktimpuls den hohen Pegel Die automatische Prüfmustererzeugung, wie sie im

aufweist. Dadurch entstehen jedoch keine Probleme, da Zusammenhang mit Fig. 1 beschrieben wurde, ist für

das Ausgangssignal dieser Verriegelungsschaltung nur logische kombinatorische Netzwerke bekanntlich relativ

während einer anderen Taktzeit verwendet wird. io einfacher als für komplizierte sequentielle logische

Das in Fig. 2 gezeigte logische System hat mit seiner Schaltungen. Daher müssen sequentielle logische

einseitigen Verzögerungsabhängigkeit eine zur Ausfüh- Schaltkreise wie der interne Speicherkreis des allgemci-

rung des erfindungsgemäßen Prüfverfahrens notwen- nen logischen Systems auf eine kombinatorische Form

dige Voraussetzung, während die andere die Eingabe-/ zurückgeführt werden. Dazu wird eine zusätzliche

Ausgabemöglichkeit ist. 15 Schaltung vorgesehen zur wahlweisen Umwandlung aer Die Speicherelemente eines solchen allgemeinen getakteten Gleichstrom-Verriegelungsschaltungen zu Systems sind stufenempfindliche Bauelemente, die Schieberegister-Verriegelungsschaltungen und außcr-

keine Zeitbedingungen kennen. Schaltungen, die diese dem wird die Möglichkeit der Eingabe/Ausgabe ge-

Forderungen erfüllen, werden allgemein als getaktete schaffen. Gleichstrom-Verriegelungsschaltungen klassifiziert. 20 Das illustrative logische System in Fig. 5 hat diese Eine derartige Verriegelungsschaltung ist die in Fig. 4 zusätzlichen Schaltkreise und verwendet zwei Taktsi-

durch NAND-Glieder realisierte Polaritätshalte-Verrie- gnale und zwei Sätze Register-Verriegelungsschaltun-

gelungsschaltung. Der Speicherteil dieser Verriege- gen. Die kombinatorischen Netzwerke 41, 42 sind vom

lungsschaltung ist mit 24 gekennzeichnet und arbeitet selben Typ, wie er in Verbindung mit Fig. 2 beschrie-

mit den NAND-Gliedern 25, 26 und dem Inverter 27 25 ben wurde. Sie sprechen auf die Eingangssignalsätze

zusammen. £1, 56, £4, £3 an. Die kombinatorischen Netzwerke

Die Polaritätshalte-Verriegelungsschaltung erhält 41, 42 liefern jeweils einen Satz von Erregungssignalen Eingangssignale E und C und besitzt einen Ausgang L. £3, £2, £5.Durch UND-Glieder werden die System-Wenn das Taktsignal C im Betrieb den niedrigen Pegel takte Ci, CZ auf die Verriegelungsschaltungssätze 44 aufweist, kann die Verriegelungsschaltung ihren 30 bzw. 45 geleitet. Die Verriegelungsschaltungssätze 44, Zustand nicht ändern. Wenn es jedoch den hohen Pegel 45 unterscheiden sich von denen in Fig. 2 dadurch, daß aufweist, wird der interne Zustand der Verriegelungs- sie als Schieberegister-Verriegelungsschaltungssätze geschaltung auf den dem Wert des Erregungs-Eingangssi- schaltet sind. Eine solche Schieberegister-Verriegegnales entsprechenden Zustand £ gesetzt. lungsschaltung ist in symbolischer Form in Fig. 6 darge-

Um das erfindungsgemäße Verfahren anwenden zu 35 stellt und enthält zwei verschiedene Verriegelungs- »der können, muß das logische System den Zustand aller Speicherschaiiungen 47, 4S. Die Verriegciüngssehaiinternen Speicherelemente dynamisch überwachen kön- tung 47 ist dieselbe, wie sie in den Verriegelungsschalnen. Dadurch braucht man dann keine besonderen tungssätzen der Fig. 2 verwendet und in einer Form in Prüfpunkte und alle Phasen der manuellen Fehlerbesei- Fig. 4 gezeigt ist. Jeder derartige Verriegelungsschaltigung werden vereinfacht und eine Standardschnitt- 40 tung hat einen Erregungseingang £, einen Taktsignalstelle für Bedienungs- und Wartungskonsolen erstellt. eingang C und einen Ausgang L. Zu diesem Zweck ist für jede Verriegelungsschaltung in Die Verriegelungsschaltung 48 ist die zusätzliche jedem Satz des Systems eine Schaltung vorgesehen, die Schaltung, mit der die Struktur zu einer Schieberegisterden Betrieb der Verriegelungsschaltung als eine Stelle Verriegelungsschaltung gemacht wird. Sie enthält einen eines Schieberegisters gestattet, wobei die Schiebe- 45 separaten Eingang U, einen separaten Ausgang V und Steuerungen unabhängig von den Systemtakten sind und die Schiebesteuereingänge A und B. Die Realisierung eine Eingabe-ZAusgabemöglichkeit unabhängig von der der Schieberegister-Verriegelungsschaltung erfolgt mit Systemeingabe/-ausgabe vorgesehen ist. Diese Schal- NAND-Gliedern, wie sie in Fig. 7 gezeigt sind, (ungskonfiguration nennt man Schieberegister-Verrie- Die Verriegelungsschaltung 47 ist in gestrichelten gelungsschaltung. Alle diese Schieberegister-Verriege- 50 Linien dargestellt und dieselbe wie in Fig. 4. Das lungsschaltungen in einem gegebenen Chip, Modul usw. zusätzliche Eingangssignal U wird über ein NAND-sind zu einem oder mehreren Schieberegistern zusam- Glied mit den Schaltgliedern 49,50 und dem Inverter 51 mengeschaltet. Jedes dieser Schieberegister hat einen zugeführt. Diese Schaltung nimmt auch das erste Schie-Eingang, einen Ausgang und Schiebesteuerleitungen, besteuer-Eingangssignal A auf der Leitung 57 auf. Von die von außen zugänglich sind. 55 diesen Schaltgliedem 49,50 wird auf die Verriegelungs-

Ohne das erfindungsgemäße Verfahren müssen die schaltung 57 gekoppelt. Die Ausgänge der Verriege-Matrixanordnungen für die Gleichstrompegelprüfung lungsschaltung 47 sind mit einer zweiten Verriegelungsphysikalisch unterteilt werden, so daß man die Matrix- schaltung einschließlich der Speicherkonfiguration 52 anordnungen zwar auf einfache Weise prüfen kann, die und der NAND-Glieder 53, 54 gekoppelt, die die Aus-Packungskosten jedoch hoch werden. Wenn die physi- 60 gangssignale der Verriegelungsschaltung 47 sowie, das kaiische Unterteilung nicht angewandt wird, ist eine zweite Schiebesteuer-Eingangssignal B auf der Leitung sehr komplexe sequentielle Prüfung erforderlich. Im 58 empfängt.

erfindungsgemäßen Prüfverfahren wird die Gleich- Die Schaltung 52 wirkt als Kurzzeitspeicher während

strompegeiprüfung reduziert entweder von einer kost- der Einschiebe- und Ausschiebeoperation der Anord-

spieligen Packungslösung oder einer sequentiellen korn- 65 nung. Diese Schieberegister-Verriegelungsschaltungcn

plexen Prüfung auf eine wesentlich leichtere und effek- werden zum Schieben jedes gewünschten Musters aus

tivere Prüfung der Logik um die Matrixanordnung Einsen und Nullen in die Polaritätshalte-Verriege! ungs-

herum und der Matrixanordnung selbst. schaltungen 47 verwendet. Diese Muster dienen dann

als Eingangssignale für die kombinatorischen Netzwerke. Die Ausgangssignale der Schaltung 47 werden dann in die Verriegelungsschaltung 52 getaktet und unter Steuerung des Schiebesignals B zur Inspektion und Messung ausgeschoben.

Jeder der in Fig. 5 gezeigten Verriegelungsschal-Uingssätze 44, 45 enthält mehrere der in Fig. 7 gezeigten Schaltungen. Die Schaltungen sind sequentiell miteinander so verbunden, daß der Eingang U der Fig. 7 die Eingangsleitung 54 der Fig. 5 ist. Der Λ-Schiebetakt wird an die erste Schaltung (z. B. 47) für alle Verriegelungsschaltungen der Sätze angelegt. In ähnlicher Weise wird der ß-Schiebetakt an die zweite Schaltung jeder Verriegelungsschaltung der Sätze angelegt. Das V-Ausgangssignal der Schaltung 52 der Fig. 7 wurde als Eingangssignal der nächst folgenden Verriegelungsschaltung des Satzes zugeführt, bis zur letzten derartigen Veniegeiungsschaliurig des ganzen Registers, wenn dieser Ausgang äquivalent der Ausgangsleitung 55 der Anordnung der Fig. 5 wäre. Diese Schieberegister-Verriegelungsschaltungen sind daher untereinander mit einem Eingang, einem Ausgang und zwei Schiebetakt-Eingängen zu einem Schieberegister verbunden.

Mit den Forderungen der einseitigen Verzögerungsubhüngigkeit und der Eingabe-/Ausgabemöglichkeit, wie sie in Verbindung mit Fig. 5 beschrieben wurden, können Prüfmuster vom Testl .-«mpililerer und Operationscode Prüfgenerator 17 der F:g. 1 an die zu prüfende Einheit 10 gegeben werden, um das erfindungsgemäße Verfahren auszuführen. Wenn die Systemtakte wie im Block 80 der Fig. 8 abgeschaltet sind, wird das durch die Schieberegister-Verriegelungsschaltungssätze 44, 45 der Fig. 5 gebildete Schieberegister zuerst geprüft. Prüfmuster 79 vom Kompilierer und Generator 17 werden an die Eingangsleitung 55 angelegt und sequentiell an die Verriegelungsschaltungen des Satzes 44, wie aus dem Block 81 ersichtlich ist. Durch das Abschalten der Systemtakte wird das Schieberegister vom Rest der Schaltung isoliert. Diese Steuerung der Systemtakte wird an den Eingangs-ZAusgangsanschlüssen für die jeweils zu prüfende Baueinheit vorgenommen. Der Anregungsimpulsteil des Prüfmusters besteht aus einem Muster binärer Einsen und Nullen. Nach dem Anlegen an den Verriegelungsschaltungssatz 44 werden sie durch den Verriegelungsschaltungssatz 45 zur Ausgangslcitung 55 geschoben. Das Verschieoen wird von den Schiebetakten A und B auf den Leitungen 57 bzw. 58 gesteuert. Wie aus Fig. 7 zu ersehen ist, wirkt der Schiebetakt A auf die erste Verriegelungsschaltung 47 und der Schiebetakt B auf die zweite Verriegelungsschaltung 52 der Schieberegister-Verriegelungsschaltung. Das an der Leitung 55 abgegebene Ausgangssignal wird gemessen und mit der erwarteten Antwort der Prüfmustergeneratoren 79 verglichen. Diese Messung erfolgt im Block 82. Mit dieser Prüfung soll sichergestellt werden, daß das Schieberegister wie vorgesehen arbeitet. Wenn die Messung anzeigt, daß das Schieberegister schlecht ist, wird die zu prüfende Einheit bei 83 zurückgewiesen. Wenn andererseits die Messung gut ist, ist anschließend die eigentliche stufenempfindliche Prüfung der Schaltung der Einheit vorzunehmen.

Im nächsten Schritt des erfindungsgemäßen Verfahrens nach Block 87 wird ein Anreiz in Form eines bestimmten Musters auf die Eingangsleitung 54 zum Schieberegister gegeben und in die Verriegelungsschaltungen des Registers geschoben, das durch die Sätze 44, 45 gebildet wird. Dadurch sollen die Zustände der Schaltungen im Schieberegister initialisiert werden, um die Wirkungen früherer Vorgänge auf die sequentiellen Schaltungen der zu prüfenden Einheit aufzuheben.
Effektiv sieht das automatische Prüfrruster-Erzeugungssystem der Fig. 1 dann die Schaltung der Fig. 9. Es ist eine Matrixanordnung mit einem kombintiiorischen Netzwerk an den Eingängen und einem kombinatorischen Netzwerk an den Ausgängen. Es gibt reale primäre Eingänge S, gebildet aus den Untersätzen Sl,

ίο S2 . . . SN und einem realen primären Ausgang R, gebildet aus den Untersätzen Rl, R2 . . . RN. Außerdem gibt es von den Verriegelungsschaltungssätzen zum kombinatorischen Netzwerk 41 effektiv Pseudo-Eingangssätze LEI, gebildet aus den Antworten auf das in

is das Schieberegister geschobene Prüfmuster. Außerdem sind die Pseudo-Ausgänge LES vorgesehen. Wenn die Durchschaltsignale Gl von den primären Eingängen 5ΐάϊϊϊΠΊεΠ, beeinflußt das riÜicfZcugutigssysietn sie direkt. Wenn die Durchschaltsignale Gl vom Netzwerk 41 oder 42 stammen, beeinflußt das Prüferzeugungssystem sie indirekt. Das System kann sie jedoch bei Bedarf auch ohne große Schwierigkeiten sensitivieren. Das Prüferzeugungssystem lieferte ein Anregungssignal an das Netzwerk 42 über £4 durch Schreiben des am Ausgang von EA verlangten Musters in die Matrixanordnung und eine anschließende Leseoperation. Das geschieht durch Verwendung einer 1 : 1-Möglichkeit des kombinatorischen Netewerkes 41. Durch Schreiben in die Matrix über El kann die Ausgabe des Netzwerkes 41 beobachtet werden durch Lesen der Matrix und Verwendung der eindeutig erkennbaren Struktur des kombinatorischen Netzwerkes 42. Die Prüfung der logischen Funktionseinheit, die eigentlich durch logische kombinatorische Netzwerke, Matrixanordnungen und sequentielle Schaltungen gebildet wird, wird effektiv reduziert auf die Prüfung einer von kombinatorischer Logik umgebenen Matrix mit besonderen Eigenschaften, da man die Möglichkeit zum Ein- und Ausgeben von Prüfmustern und zum unabhängigen Betrieb der verschiedenen Netzwerke der Konfiguration durch unabhängige Takteingangssignale Cl, Cl ... CN hat. Mit dem Prüfmuster in den verschiedenen Stufen des Schieberegisters wird dasselbe Prüfmuster an den Systemeingangssatz 5 bei 85 angelegt. Dieses als Satz 5 angelegte Muster durchläuft die kombinatorischen Netzwerke 41, 42 in Fig. 5, wie Block 86 angibt. Der Ausgangssignalsatz wird mit der vom jeweiligen, über das Schieberegister angelegten Prüfmuster erwarteten Antwort verglichen, wie aus Block 84 ersichtlich ist.

Erhält man eine Schlecht-Anzeige, wird die zu prüfende Einheit zurückgewiesen. Erhält man jedoch eine Gut-Anzeige, wird die Matrix entweder beschrieben oder gelesen, abhängig von den Prüfmustern, wie aus Block 94 ersichtlich ist. Der Ausgangssignalsatz wird mit den für das jeweilige, über das Schieberegister angelegte Prüfmuster verglichen, wie aus Block 95 ersichtlich ist. Wenn man eine Schlecht-Anzeige erhält, wird die zu prüfende Schaltung zurückgewiesen. Erhält man jedoch eine Gut-Anzeige, wird einer der Systemtakte angelegt

ω durch Anheben des Pegels für die erforderliche Dauer und anschließendes Absenken, wie aus Block 88 ersichtlich ist. Wenn z. B. der Takt Cl angelegt wird, dann wird der Satz von Erregungs-Eingangssignalen £5 in den Verriegelungsschaitungssatz 45 geschoben. Die Taktsteuening kann direkt ausgeübt werden durch Einwirkung auf den Verriegelungsschaltungssatz oder wie in Fig. 5 dargestellt in Verbindung mit dem Satz von Durchschaltsignalen Gl über das UND-Glied.

Wenn der Takt Cl so lange den hohen Pegel aufweist, bis die verschiedenen Verriegelungsschaltungen im Satz 45 gesetzt sind und dann den niedrigen Pegel annimmt, sind alle Systemtakte, wie aus Block 98 ersichtlich ist, abgeschaltet. Die im Verriegelungsschaltungssatz 45 gespeicherten Anzeigen werden dann auf der Leitung 55 unter Steuerung der Schiebetakte A und B ausgeschoben (Block 90). Die Ausgangssignale des Schieberegisters auf der Leitung 55 werden mit der erwarteten Antwort für dieses Prüfmuster verglichen (Block 91). Die Zurückweisung der zu prüfenden Einheit erfolgt nach Block 83, wenn die Messung einen Fehler in der zu prüfenden Einheit anzeigt. Zeigt die Messung an, daß die Einheit gut ist, wird bei 92 abgefragt, ob die Prüfung, für diese Einheit beendet ist. Wenn sie nicht beendet ist, wird der Prozeß durch Anlegen desselben oder eines anderen Musters an das Schieberegister wiederholt, wie aus Block 84 ersichtlich. In der Praxis werden hunderte oder auch tauseüde Muster an eine bestimmte zu prüfende Einheit angelegt, um alle Schaltungen innerhalb der Einheit zu prüfen und eine fehlerhafte Operation auszuschließen, so daß mit einiger Sicherheit erwartet werden kann, daß die Einheit die Funktion ausführt, für die sie in einem echten logischen System vorgesehen ist. Wenn alle Prüfungen einer bestimmten Einheit beendet sind, wird sie akzeptiert, wie aus Block 93 ersichtlich ist.

Eine Unterteilung der in Fig. 5 gezeigten allgemeinen Struktur resultiert in einer Struktur einer Funktionseinheit, die genauso geprüft werden kann. Alle logischen Verknüpfungsglieder und Matrixanordnungen werden mit kombinatorischen Prüfmustern geprüft durch Anlegen der entsprechenden Prüfmuster an den Eingangssatz S und den Schieberegistereingang und durch ihr serielles Durchschieben durch die Schieberegister-Verriegelungsschaltungen. Die Ausgangsmuster erhält man von den Antwort-Ausgängen R und schiebt das Bitmuster im Schieberegister aus. Dasselbe Prüfverfahren läßt sich ohne Rücksicht auf die jeweilige Pakkungsstufe wie Chip-, Modul·, Schaltkarten-, Grundkarten- und Systemebene anwenden.

In Fig. 10 sind auf dem Chip 63 drei Verriegelungsschaltungen 60, 61, 62 des symbolisch in Fig. 6 dargestellten Typs gezeigt. Jede der Vemegelungsschaltungen ist mit den Schiebesteuersignalen A und B auf den Leitungen 64, 65 gekoppelt. Das Eingabemuster wird an die erste dieser Verriegelungsschaltungen 60 über die Anschlußklemme 66 angelegt und die einzelnen Verriegelungsschaltungen dann sequentiell zusammengekoppelt, wie es oben in Verbindung mit den Fig. S und 7 beschrieben wurde, so daß man die Ausgabe auf der Leitung 67 erhält.

In Fig. 11 sind vier solche in Fig. 10 dargestellte Chips 70, 71, 72, 73 zusammengekoppelt. Die Schiebesteuersignale A und B werden über die Verbindung 74, 75 an jedes der Chips 70 bis 73 angelegt. Das Eingabemuster wird über die Leitung 76 an das erste Chip angelegt und die Ausgabe von der Leitung 77 von den sequentiell verbundenen Chips 70 bis 73 abgenommen.

Mit den erfindungsgemäßen Verfahren können direkt nicht zugängliche logische Netzwerke dynamisch gemessen werden mit Hilfe der vorgesehenen Eingabe-/Ausgabemöglichkeit. Außerdem kann der Wartungstechniker im Feld die Maschine entstören und den Zustand einer jeden Verriegelungsschaltung im System mit dem erfindungsgemäßen Verfahren überwachen, indem auf der Basis eines Zyklus alle Daten in den Verriegelungsschaltungen auf ein Bildanzeigegerät ausgeschoben werden. Der Zustand des Systems wird dadurch nicht gestört, wenn die Daten auch in die Verriegelungsschaltungen in demselben Reihenfolge zurückgeschobert werden, wie sie ausgeschoben wurden. Somit kann der Zustand der Verriegelungsschaltungen nach jedem

Taktsignal untersucht werden.

Durch die Möglichkeit, den Zustand aller Verriegelungsschaltungen gemäß der Erfindung zu prüfen, wird die Notwendigkeit für spezielle Prüfpunkte eliminiert, was es dem Konstrukteur ermöglicht, die logischen

ίο Schaltungen so dicht wie möglich zu packen, ohne daß er sich damit befassen müßte, zusätzliche Eingangs-/ Ausgangsleitungen für den Wartungstechniker vorzusehen. Mit der Möglichkeit, jede VerriegelungssChaltung in einem System nach jedem Taktsignal prüfen zu kön nen, kann jeder auftretende Fehler auf ein bestimmtes Netzwerk aus kombinatorischen logischen Schaltungen eingeengt werden, dessen Eingänge und Ausgänge überwacht werden können.

Hierzu 7 Blatt Zeichnungen

Claims

Patentansprüche:

1. Prüfverfahren für eine monolithisch integrierte stufenempfindliche, einseitig verzögerungsabhängige logische Einheit, die eine zwischen erste kombinatorische logische Schitungen. (41; Fig. 5) und zweite kombinatorische logische Schaltungen (42) eingebettete Matrixanordnung (43) und sequentielle Schaltungen enthält, deren Speicherglieder als Schieberegisterstufen aufgebaut und zu einem ersten Schieberegister (44) und zweiten Schieberegister (45) mit eigenen Taktimpulsen (A, B) und eigener Ein- (54) und Ausgabemöglichkeit (55) verbindbar sind, gekennzeichnet durch folgende Verfahrensschritte: