DE4404445C2

DE4404445C2 - Integrierte Halbleiterschaltung und Verfahren zum Testen derselben

Info

Publication number: DE4404445C2
Application number: DE4404445A
Authority: DE
Inventors: Akira Kitaguchi; Masaharu Taniguchi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-02-16
Filing date: 1994-02-11
Publication date: 2000-08-10
Anticipated expiration: 2014-02-12
Also published as: US5453993A; KR970010006B1; DE4404445A1; KR940020127A; JPH06242188A

Description

Die vorliegende Erfindung bezieht sich auf eine integrierte Halb leiterschaltung und ein Verfahren zum Testen derselben.

Bisher wurden ein Kristalloszillator, ein Keramikoszillator, ein CR-Oszillator und ähnliches als Taktgenerator eines IC-Testers zum Testen einer integrierten Halbleiterschaltung (IC) verwendet. Durch Verwenden eines Taktes bzw. Taktsignals, das gerade durch den Taktgenerator erzeugt wurde, als ein Takt des zu testenden IC (DUT; Device Under Test), wurde ein Betriebstest des DUT ausge führt.

Ein Burn-in ist eines der Verfahren zum Betriebstest des IC. Beim Ausführen eines Burn-in sollte, um Strukturdefekte des IC (z. B. Defekte einer Gateoxidschicht in einer MOS-Struktur) in einer frühen Stufe zurückzuweisen, eine Belastung an den IC unter här teren Bedingungen (höhere Temperatur, höhere Spannung) als in einem aktuellen bzw. normalen Betrieb angelegt werden. Die Bela stung ist einige hundert bis einige zehn Mal so hoch wie im Nor malbetrieb. Es gibt zwei Arten von Burn-ins, d. h. einen stati schen Burn-in und einen dynamischen Burn-in. Bei dem statischen Burn-in wird die Belastung an den IC ohne Betrieb angelegt, wäh rend bei den dynamischen Burn-in die Belastung an alle internen Elemente der Schaltung beim in Betrieb befindlichen IC angelegt wird. Auf den Burn-in folgend wird ein normaler funktionaler Test bei dem IC ausgeführt, wodurch überprüft wird, ob der IC normal arbeiten kann, und weiter kann ein Beschleunigungs- bzw. Ge schwindigkeitstest an diesem ausgeführt werden.

In der Vergangenheit wurde mit der Verfeinerung der Herstellungs regel und der Vergrößerung im Maßstab der verwirklichten Schal tung (höhere Integration) der dynamische Burn-in eine führende Hauptaufgabe. Da ein Zweck des dynamischen Burn-in in der der Ausführung des Geschwindigkeitstests legt, ist es notwendig, den Test unter härteren Bedingungen als beim Normalbetrieb auszufüh ren. Mit der Geschwindigkeitserhöhung des Betriebstaktes eines LSI, wird von dem Taktgenerator einer IC-Treibervorrichtung, die den dynamischen Burn-in ausführt, verlangt, einen Takt zu lie fern, der höher bzw. schneller als der beim Normalbetrieb des LSI ist.

Bei dem herkömmlichen Taktgenerator, der den Kristalloszillator oder ähnliches verwendet, ist es jedoch so schwierig, einen Hoch frequenztakt zu erzeugen, der in der Lage ist, den Hochgeschwin digkeitsbetrieb des IC zu beantworten, das der Taktgenerator, welcher den Hochfrequenztakt erzeugen kann, teuer ist.

Da es unmöglich ist, den Taktgenerator des IC-Testers, welcher in der Lage ist auf den Hochgeschwindigkeitsbetrieb des IC zu ant worten bzw. diesen zu ermöglichen, mit niedrigen Kosten zu erhal ten, entsteht derart das Problem, daß der funktionale Test oder ein solcher Test wie ein Burn-in des IC mit Mitteln eines relativ billigen IC-Testers mit dem Hochfrequenztakt, der in der Lage ist, den Hochgeschwindigkeitsbetrieb des IC zu ermöglichen, nicht ausgeführt werden kann.

Es ist Aufgabe der Erfindung, eine integrierte Halbleiterschal tung, die mit einem Hochgeschwindigkeitstakt mittels eines IC- Testers, der nicht zum Liefern des Hochgeschwindigkeitstaktes in der Lage ist, getestet werden kann, und ein Verfahren zum Testen derselben anzugeben.

Diese Aufgabe wird gelöst durch eine integrierte Halbleiterschal tung nach Anspruch 1 oder ein Verfahren nach Anspruch 4.

Weiterbildungen der Erfindung sind in den Unteransprüchen angege ben.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 eine erklärende Darstellung des internen Auf baus eines IC, der bei den ersten bis vierten bevorzugten Ausführungsformen verwendet wird;

Fig. 2 eine erklärende Darstellung, die die Verbin dung zwischen dem IC (DUT) und einem IC-Te ster beim Ausführen eines Verfahrens zum Te sten des IC entsprechend den ersten bis drit ten bevorzugten Ausführungsformen zeigt;

Fig. 3 und 4 Zeitablaufdiagramme, die die Testbetriebsab läufe entsprechend der ersten bevorzugten Ausführungsform zeigen;

Fig. 6 und 7 Zeitablaufdiagramme, die die Testbetriebsab läufe entsprechend der zweiten bevorzugten Ausführungsform zeigen;

Fig. 8 ein Zeitablaufdiagramm, das einen Testbe triebsablauf entsprechend der dritten bevor zugten Ausführungsform zeigt;

Fig. 9 eine erklärende Darstellung, die die Verbin dung zwischen dem IC (DUT) und einem IC-Te ster beim Ausführen des Verfahrens des Testens des IC entsprechend der dritten be vorzugten Ausführungsform zeigt; und

Fig. 10 eine erklärende Darstellung eines Teils des internen Aufbaus des IC, der bei der vierten bevorzugten Ausführungsform verwendet wird.

Erste bevorzugte Ausführungsform

Fig. 1 ist eine erläuternde Darstellung, die einen internen Auf bau eines IC entsprechend der ersten bevorzugten Ausführungsform zeigt. Wie in der Figur gezeigt, weist der IC eine interne Schal tung 1 zum Ausführen eines momentanen Betriebs, ein Exklusiv- ODER-Gatter 2 zur Erzeugung eines Hochfrequenz-Taktes (Taktsi gnals) und einen Selektor 3 zum Ausführen der Auswahl einer Takt eingabe an die interne Schaltung 1 auf.

Das Exklusiv-ODER-Gatter 2 empfängt in seiner ersten Eingabe den ersten Testtakt (erstes Testtaktsignal) TCLK1, das von außerhalb über den ersten Testtakteingabeanschluß (Pin) P1 geliefert wird, und in der zweiten Eingabe den zweiten Testtakt (zweites Test taktsignal) TCLK2, das von außerhalb über den zweiten Testtakt eingabeanschluß (Pin) P2 geliefert wird. Dann gibt das Exklusiv- ODER-Gatter 2 einen Hochgeschwindigkeitstakt (Hochgeschwindig keitstaktsignal) SCLK, das aus den Testtakten resultiert, an ei nen A Eingang des Selektors 3 aus. Das Exklusiv-ODER-Gatter 2 arbeitet als eine Hochgeschwindigkeits-Umwandlungseinheit 20, wie später beschrieben wird.

Der Selektor 3 empfängt einen Normaltakt (Normaltaktsignal) CLK an einem B Eingang über einen Normaltakteingabeanschluß (Pin) P3 und ein Testmodussignal TEST über einen Testmoduseingabeanschluß (Pin) P4 in einen Auswahlanschluß SA. Abhängig davon, ob das Testmodussignal TEST "H"/"L" ist, gibt der Selektor 3 selektiv den von der A Eingabe erhaltenen Hochgeschwindigkeitstakt SCLK/ den von der B Eingabe erhaltenen Normaltakt CLK aus einem Y Aus gang in einen Takteingang CK der internen Schaltung 1 als ausge wählten Takt aus.

Das heißt, wenn das Testmodussignal TEST "H" ist, zeigt das einen Testzustand an, und der Selektor 3 wählt den an der A Eingabe erhaltenen Hochgeschwindigkeitstakt SCLK zur Ausgabe an der Y Ausgabe aus, während andererseits, wenn das Testmodussignal TEST "L" ist, zeigt das einen Normalzustand an, und der Selektor 3 wählt den an der B Eingabe erhaltenen Normaltakt CLK zur Ausgabe an der Y Ausgabe aus.

Die interne Schaltung 1 empfängt einen Eingabewert bzw. Eingabe daten D1 über einen Dateneingabeanschluß (Pin) P5 an einem Daten eingang IN, und arbeitet in Reaktion auf den Eingabewert D1 als eine Funktion des Signals, das von dem Takteingang CK als Be triebstakt erhalten wird, zur Ausgabe eines Ausgabewertes bzw. von Ausgabedaten DO an einem Datenausgang OUT über einen Ausga beanschluß (Pin) P6 nach außerhalb.

Im Fall des normalen Betriebes des wie oben aufgebauten IC wird das Testmodussignal TEST mit "L", das den Normalmodus anzeigt, von außerhalb an den Testmoduseingabeanschluß P4 angelegt, wo durch der Selektor 3 den Normaltakt CLK, der über den Normaltak teingabeanschluß P3 geliefert wird, zur Eingabe an die Takteinga be CK der internen Schaltung 1 auswählt.

Dann arbeitet die interne Schaltung in Reaktion auf den Eingabe wert bzw. die Eingabedaten D1 mit dem Normaltakt CLK, der als der Betriebstakt verwendet wird, zur Ausgabe des Ausgabewertes der Ausgabedaten D1.

Fig. 2 ist eine erläuternde Darstellung, die ein Verfahren des Funktionstests des in Fig. 1 gezeigten IC zeigt. Wenn der IC aus Fig. 1 als ein zu testender IC (DUT) verwendet wird, sind der DUT 10 und IC-Tester 11 wie in Fig. 2 gezeigt verbunden. Eine detaillierte Beschreibung des IC-Testers 11 wird im folgenden gegeben.

Der IC-Tester 11 kann den ersten Testtakt TCLK 1 und den zweiten Testtakt TCLK2, die beide durch einen internen Taktgenerator 12 geliefert werden, über den ersten Taktausgabeanschluß P11 bzw. den zweiten Taktausgabeanschluß P12 ausgeben. Die zwei Takte be stehen aus H-Niveau und L-Niveau und weisen dieselbe Testfrequenz und Testeinschaltdauer bzw. Testauslastung und unterschiedliche Testphasen auf. Der IC-Tester 11 gibt außerdem das Testmodussi gnal TEST, welches intern erzeugt wird, über einen Testmodusaus gabeanschluß (Pin) P13 und eine Mehrzahl von Testeingabewerten bzw. -daten D1, welche ebenfalls intern erzeugt werden, über eine Mehrzahl von Testausgabeanschlüssen (Pins) P14 aus. Desweiteren empfängt der IC-Tester 11 eine Mehrzahl von Ausgabewerten bzw. -daten DO, die von dem DUT 10 über eine Mehrzahl von Testdatenaus gabeanschlüssen (Pins) 15 ausgegeben werden, zur Beurteilung des logischen Niveaus der Ausgabedaten DO. Derart führt der IC-Tester den Betriebstest durch Überprüfung des Beurteilungsresultats der logischen Niveaus der Ausgabedaten DO in Verbindung mit den Ein gabedaten D1 aus.

Als nächstes wird im folgenden eine detaillierte Beschreibung der Verbindung zwischen dem IC-Tester 11 und dem DUT 10 gegeben. Wie in Fig. 2 gezeigt, sind Verbindungen zwischen dem ersten Test takteingabeanschluß P1 des DUT 10 und dem ersten Taktausgabean schluß P11 des IC-Testers 11, dem zweiten Takteingabeanschluß P2 des DUT 10 und dem zweiten Taktausgabeanschluß P12 des IC-Testers 11, dem Testmoduseingabeanschluß P4 des DUT 10 und dem Testmodus ausgabeanschluß P13 des IC-Testers 11, einer Mehrzahl von Daten eingabeanschlüssen P5 des DUT 10 und entsprechend einer Mehrzahl von Testdatenausgabeanschlüssen P14 des IC-Testers 11, und einer Mehrzahl von Ausgabeanschlüssen P6 des DUT 10 und entsprechend einer Mehrzahl von Testdateneingabeanschlüssen P15 des IC-Testers 11 ausgebildet.

Nun wird das Verfahren des Funktionstests des DUT 10 durch den IC-Tester 11 beschrieben.

Nach Vervollständigung der Verbindung zwischen dem DUT 10 und dem IC-Tester 11 wie oben, wird das Testmodussignal TEST mit "H", das den Testmodus anzeigt, an den Testmoduseingabeanschluß P4 ange legt, so daß der Hochgeschwindigkeitstakt SCLK, der von dem Ex klusiv-ODER-Gatter 2 ausgegeben wird, in die Takteingabe CK der internen Schaltung 1 eingegeben werden kann.

Nachfolgend auf die obige Einstellung werden, wie in Fig. 3 ge zeigt, der erste Testtakt TCLK1 und der zweite Testtakt TCLK2 an den ersten Testtakteingabeanschluß P1 bzw. den zweiten Testtakt eingabeanschluß P2 angelegt (der erste Aspekt).

Der erste Testtakt TCLK1 und der zweite Testtakt TCLK2 weisen jeweils einen Zyklus (Schwingungsdauer) 2A, eine Testfrequenz f und eine Testeinschaltdauer 50% auf. Der zweite Testtakt TCLK2 liegt um B (= A/4) hinter dem ersten Testtakt TCLK1 zurück.

In diesem Fall weist der Hochgeschwindigkeitstakt SCLK, der von dem Exklusiv-ODER-Gatter 2 ausgegeben wird, eine Schwingungsdauer A und eine Frequenz 2f auf, d. h. er weist eine zweimal höhere Frequenz als die des ersten Testtaktes TCLK 1 oder des zweiten Testtaktes TCLK2 auf. Die Einschaltdauer desselben ist 25%.

In anderen Worten kann der DUT 10 intern den Hochgeschwindig keitstakt SCLK erzeugen, dessen Frequenz zweimal höher als die des ersten Testtaktes TCLK1 oder des zweiten Testtaktes TCLK2 ist, die durch den Taktgenerator 12 des IC-Testers erzeugt wer den, zum Anlegen derselben an die Takteingabe CK der internen Schaltung 1.

Der IC-Tester 11 legt die Eingabedaten D1 in einer Abfolge an die Dateneingabe IN der internen Schaltung 1 des DUT 10 an, und bringt dadurch den DUT 10 zur Ausgabe der Ausgabedaten DO. Der IC-Tester 11 empfängt die Ausgabedaten DO über die Testdatenein gabeanschlüsse P15 zur Beurteilung des Signalniveaus derselben, und führt dadurch den Funktionstest des DUT 10 aus.

Als Ergebnis ist es möglich, den Funktionstest des DUT 10 mit dem Takt, der eine höhere Frequenz als (zweimal höher als) der Takt, der durch den Taktgenerator des IC-Testers 11 geliefert wird, auszuführen. Dementsprechend kann, selbst falls der DUT 10 ein IC mit Hochgeschwindigkeitsbetrieb ist und der kostengünstige bzw. billige Taktgenerator 12 des IC-Testers 11 verwendet wird, der Funktionstest des DUT 10 durch Zuführung eines normalen Betriebs taktes ausgeführt werden.

Die Fig. 4 und 5 sind erläuternde Darstellung, die den zweiten bzw. den dritten Aspekt des ersten Testtaktes TCLK1 und des zwei ten Testtaktes TCLK2 zeigen.

Beim zweiten Aspekt, der in Fig. 4 gezeigt ist, weisen der erste Testtakt TCLK1 und der zweite Testtakt TCLK2 jeweils einen Zyklus (Schwingungsdauer) 2A, eine Testfrequenz f und eine Testein schaltdauer 50% auf. Der zweite Testtakt TCLK2 hängt hinter dem ersten Testtakt TCLK1 um B' (= A/2) nach.

In diesem Fall weist der Hochgeschwindigkeitstakt SCLK, der von dem Exklusiv-ODER-Gatter 2 ausgegeben wird, eine Schwingungsdauer A und eine Frequenz 2f auf, d. h. er weist eine Frequenz auf, die zweimal höher als die des ersten Testtaktes TCLK1 oder des zwei ten Testtaktes TCLK2 ist. Die Einschaltdauer desselben ist 50%.

Beim dritten Aspekt, der in Fig. 5 gezeigt ist, weisen der erste Testtakt TCLK1 und der zweite Testtakt TCLK2 jeweils eine Schwin gungsdauer 2A, eine Testfrequenz f und eine Testeinschaltdauer 50% auf. Der zweite Testtakt TCLK2 hängt hinter dem ersten Test takt TCLK1 um B" (= 3A/4) nach.

In diesem Fall weist der Hochgeschwindigkeitstakt SCLK, der von dem Exklusiv-ODER-Gatter 2 ausgegeben wird, eine Schwingungsdauer A und eine Frequenz 2f auf, d. h. erweist eine Frequenz auf, die zweimal höher als die des ersten Testtaktes TCLK1 oder des zwei ten Testtaktes TCLK2 ist. Die Einschaltdauer desselben ist 75%.

Wie bei den ersten bis dritten Aspekten gezeigt, ist es möglich, die Einschaltdauer des Hochgeschwindigkeitstaktes CLK, der in dem DUT 10 erzeugt wird, durch variieren der Phasendifferenz B zwi schen dem ersten Testtakt TCLK1 und dem zweiten Testtakt TCLK2 willkürlich einzustellen.

Da der Taktgenerator 12 des IC-Testers 11, selbst falls er ein billiger ist, die Phasendifferenz zwischen dem ersten Testtakt TCLK1 und dem zweiten Testtakt TCLK2 mit hoher Präzision liefern kann, ist es möglich, die Einschaltdauer des Hochgeschwindig keitstaktes des SCLK präzise einzustellen.

Zweite bevorzugte Ausführungsform

Die Fig. 6 und 7 zeigen Zeitablaufdiagramme, die ein Verfahren des Testens des IC (DUT) entsprechend der zweiten bevorzugten Ausführungsform zeigen. Der DUT, der durch das Verfahren zu te sten ist, weist denselben internen Aufbau wie der IC aus Fig. 1 auf. Der IC-Tester 11 weist denselben Aufbau und dieselbe Verbin dung mit dem DUT 10 wie diese aus Fig. 2 auf.

Jedoch wird der Betrieb des DUT 10 durch die führende Flanke und die hintere Flanke des Hochgeschwindigkeitstaktes SCLK getrig gert. In anderen Worten, die Ausgabedaten DO ändern sich jede halbe Schwingungsdauer A/2 des Hochgeschwindigkeitstaktes CLK. In Fig. 6 entspricht die Variation der Anzahl bezüglich der Ausga bedaten DO der Variation des Signalniveaus der Ausgabedaten DO.

Andererseits kann der IC-Tester 11 den Abtastpunkt nur jede halbe Taktschwingungsdauer A des Testtaktes, der durch den Taktgenera tor 12 erzeugt wird, setzen. Der Abtastpunkt bedeutet einen Zeit ablauf zur Beurteilung des Signalniveaus der Ausgabedaten DO, die durch die Testdateneingabeanschlüsse P15 erhalten werden.

Das heißt, daß der Abtastpunkt des IC-Testers 11 nicht entspre chend der Variation der Ausgabedaten DO des DUT 10 gesetzt werden kann. In diesem Fall wird, um den Funktionstest des DUT 10 ohne irgendwelche Schwierigkeiten auszuführen, der Funktionstest in den folgenden zwei Schritten ausgeführt.

Wie in Fig. 6 gezeigt, wird durch Setzen des Abtastpunktes (in der Figur durch ↑ angezeigt) in einer Periode, in der High-Speed- Takt SCLK "H" ist, der Ausgabewert DO, der während der "H"-Peri ode ausgegeben wird, über den Testdateneingabeanschluß P15 emp fangen. Das heißt, daß die Ausgabewerte DO 1, 3, 5, 7, 9 . . . , die in Fig. 6 gezeigt sind, jede Periode A als Ausgabeerwartungswel lenform empfangen werden können. Indem die Abtastpunkte so ge setzt werden, wird der erste funktionale Test in derselben Art wie bei der ersten bevorzugten Ausführungsform ausgeführt.

Als nächstes wird, wie in Fig. 7 gezeigt, durch Setzen des Ab tastpunktes in einer Periode, in der der Hochgeschwindigkeitstakt SCLK "L" ist, der Ausgabewert DO, der während der "L"-Periode ausgegeben wird, über den Testdateneingabeanschluß P15 empfangen. Das heißt, daß die Ausgabedaten DO 2, 4, 6, 8, 10 . . . , die in Fig. 7 gezeigt sind, jede Periode A als eine Ausgabeerwartungs wellenform empfangen werden können. Indem die Abtastpunkte so eingestellt werden, wird der zweite funktionale Test in derselben Art wie bei der ersten bevorzugten Ausführungsform ausgeführt.

Derart kann, selbst falls der IC-Tester 11 verwendet wird, dessen Abtastpunkt nicht entsprechend der Ausgabevariation des DUT 10 eingestellt werden kann, durch Verwenden der beiden Schritte, der funktionale Test des DUT im Betrieb mit dem Hochgeschwindigkeits takt SCLK ausgeführt werden.

Dritte bevorzugte Ausführungsform

Fig. 8 ist ein Zeitablaufdiagramm, das ein Verfahren des Testens des IC (DUT) entsprechend der dritten bevorzugten Ausführungsform zeigt. Der DUT, der durch das Verfahren zu testen ist, weist den selben internen Aufbau wie der IC aus Fig. 1 auf. Der IC-Tester 11 weist denselben Aufbau und dieselbe Verbindung mit dem DUT 10 wie diese aus Fig. 2 auf. Wie in Fig. 9 zu sehen ist, gibt es einen Unterschied, der darin liegt, daß ein Datenausgabeanschluß (Pin) P6 mit zwei Testdateneingabeanschlüssen (Pins) P15A und P15B verbunden ist.

Der Betrieb des DUT 10 wird durch die führende Flanke und die hintere Flanke des Hochgeschwindigkeitstaktes SCLK getriggert. Der IC-Tester 11 kann den Abtastpunkt nur jeden halben Taktzyklus A des Testtaktes, der durch den Taktgenerator 12 erzeugt wird, setzen. Der Abtastpunkt kann unabhängig für jeden Dateneingabean schluß P15 (P15A, P15B) gesetzt werden.

Bei der dritten bevorzugten Ausführungsform wird, wie in Fig. 8 gezeigt, durch Einstellen des Abtastpunktes (in der Figur durch ↑ angezeigt) an dem Testdateneingabeanschluß P15A in einem Zeit raum, in dem der Hochgeschwindigkeitstakt SCLK "H" ist, der Aus gabewert DO, der während der "H"-Periode ausgegeben wird, über den Testdateneingabeanschluß P15A empfangen werden. Das heißt, daß die Ausgabedaten DO 1, 3, 5, 7, 9 . . . , die in Fig. 8 gezeigt sind, jede Periode A als eine Ausgabeerwartungswellenform des Testdateneingabeanschlusses P15A empfangen werden können. Ande rerseits wird durch Einstellen des Abtastpunktes an den Testda teneingabeanschluß P15B in einer Periode, in der der Hochge schwindigkeitstakt SCLK "L" ist, der Ausgabewert DO, der während der "L"-Periode ausgegeben wird, über den Testdateneingabean schluß P15B empfangen. Das heißt, daß die Ausgabedaten DO 2, 4, 6, 8, 10 . . . , die in Fig. 8 gezeigt sind, jede Periode A als eine Ausgabeerwartungswellenform des Testdateneingabeanschlusses P15B empfangen werden können. Indem die Abtastpunkte so einge stellt werden, wird der funktionale Test in derselben Art wie bei der ersten bevorzugten Ausführungsform ausgeführt.

Derart ist es durch Verbinden des Dateneingabeanschlusses P5 des DUT 10 mit zwei Testdateneingabeanschlüssen P15A und P15B und durch Einstellen der Abtastpunkte der Pins P15A und P15B auf un terschiedliche Zeitabläufe möglich, den funktionalen Test mit dem DUT 10 im Betrieb mit dem Hochgeschwindigkeitstakt SCLK nur ein mal auszuführen, selbst falls der IC-Tester 11 verwendet wird, dessen Abtastpunkt nicht entsprechend der Ausgabevariation des DUT eingestellt werden kann. Darum ist die zur Ausführung des funktionalen Tests der dritten Ausführungsform benötigte Zeit halb so lang wie die der zweiten Ausführungsform, so daß eine Reduzierung der Testzeit erreicht werden kann.

Vierte bevorzugte Ausführungsform

Fig. 10 ist ein Ersatzschaltbild, das einen Teil des internen Aufbaus des IC entsprechend der vierten bevorzugten Ausführungs form zeigt. Der gesamte interne Aufbau des IC der vierten bevor zugten Ausführungsform ist derselbe, wie der der in Fig. 1 ge zeigten ersten Ausführungsform. Es wird nun die Beschreibung des Unterschiedes zwischen dem IC aus Fig. 10 und dem IC aus Fig. 1 im folgenden gegeben.

Wie in Fig. 10 zu sehen ist, ist eine Hochfrequenz-Umwandlungs einheit 21 anstelle der Hochfrequenz-Umwandlungseinheit 20 aus Fig. 1 vorgesehen. Die Hochfrequenz-Umwandlungseinheit 21 be steht aus drei Exklusiv-ODER-Gattern 4 bis 6. Das Exklusiv-ODER- Gatter 4 empfängt den ersten Testtakt TCLK1, der von außerhalb (IC-Tester) über den ersten Testtakteingabeanschluß P21 erhalten wird, in dem ersten Eingang und empfängt den zweiten Testtakt TCLK2, der von außerhalb über den zweiten Testtakteingabeanschluß P22 erhalten wird, in dem zweiten Eingang zur Ausgabe eines Hoch geschwindigkeitstaktes SCLK 1, der aus den Testtakten resultiert, an den ersten Eingang des Exklusiv-ODER-Gatters 6. Das Exklusiv- ODER-Gatter 5 empfängt den dritten Testtakt TCLK 3, der von au ßerhalb über den dritten Testtakteingabeanschluß (Pin) P23 erhal ten wird, an dem ersten Eingang und empfängt den vierten Testtakt TCLK4, der von außerhalb über den vierten Testtakteingabeanschluß (Pin) P24 erhalten wird, an dem zweiten Eingang zum Ausgeben ei nes Hochgeschwindigkeitstaktes SCLK2, der aus den Testtakten re sultiert, an den zweiten Eingang des Exklusiv-ODER-Gatters 6.

Dann wird eine Ausgabe des Exklusiv-ODER-Gatters 6 an die A Ein gabe des Selektors 3 als ein Hochgeschwindigkeitstakt SCLK 3 aus gegeben.

Bei dem wie oben aufgebauten IC wird, während des Testmodus, wenn die ersten bis vierten Testtakte TCLK1 bis TCLK4, welche diesel ben Testfrequenzen und Testeinschaltzeitdauern und unterschiedli che Phasen aufweisen, an die ersten bis vierten Testtakteingabe anschlüsse P21 bis P24 angelegt werden, jede der Testfrequenzen der ersten bis vierten Testtakte TCLK1 bis TCLK4 in den Exklusiv- ODER-Gattern 4 und 5 und in dem Exklusiv-ODER-Gatter 6 erneut zur Ausgabe als ein Hochgeschwindigkeitstakt SCLK 4 an die A Ein gabe des Selektors 3 verdoppelt. Desweiteren ist es notwendig, daß die Phasendifferenz zwischen dem ersten Testtakt TCLK1 und dem zweiten Testtakt TCLK2 dieselbe wie die Phasendifferenz zwi schen dem dritten Testtakt TCLK3 und dem vierten Testtakt TCLK4 sein sollte bzw. ist.

Als Ergebnis kann der funktionale Test des DUT 10 mit einem Hoch geschwindigkeitstakt mit einer Frequenz, die viermal höher als die Testfrequenz, die durch den Taktgenerator des IC-Testers ge liefert wird, ist, ausgeführt werden.

Bei der ersten Ausführungsform ist gezeigt, daß die Hochfrequenz- Umwandlungseinheit 20 die Frequenz, die zweimal so hoch wie die des Testtaktes ist, der durch den Taktgenerator des IC-Testers erzeugt wird, erzeugt, während bei der vierten Ausführungsform gezeigt ist, daß die Hochfrequenz-Umwandlungseinheit die Frequenz erzeugt, die viermal höher als die des Testtaktes ist, der von dem Taktgenerator des IC-Testers geliefert wird. Das ist jedoch darauf nicht beschränkt, und die Frequenz kann, k mal (k ist eine natürliche Zahl) höher als die des Testtaktes, innerhalb des IC durch Modifizieren der Hochfrequenz-Umwandlungseinheit 20 (21) in Kombination mit Exklusiv-ODER-Gattern erzeugt werden.

Andere 1

Obwohl eine Beschreibung der funktionalen Tests des IC in den ersten bis dritten Ausführungsformen gegeben wurde, ist die vor liegende Erfindung auf einen dynamischen Burn-in des IC anwend bar.

Das heißt, daß an den IC mit Hochgeschwindigkeitsbetrieb, der in Fig. 1 gezeigt ist, eine Belastung unter schwereren Bedingungen als im momentanen Betrieb angelegt wird. Dann werden in derselben Art wie bei dem funktionalen Test der ersten Ausführungsform Taktsignale mit derselben Frequenz und Einschaltdauer und unter schiedlichen Phasen durch eine IC-Treibervorrichtung an den er sten Testtakteingabeanschluß P1 bzw. den zweiten Testtakteinga beanschluß P2 zum Burn-in eingegeben, und danach wird die Test frequenz der Taktsignale in dem IC erhöht, wodurch der dynamische Burn-in in dem IC bei Hochgeschwindigkeitsbetrieb mit Taktsigna len ausgeführt werden kann, die Frequenzen auf dem momentanen Betriebsniveau oder mehr aufweisen, selbst falls eine kostengün stige IC-Treibervorrichtung zum Burn-in verwendet wird, deren Testfrequenz niedrig ist.

Andere 2

Obwohl die Hochfrequenz-Umwandlungseinheiten 20 und 21 bei der ersten und vierten Ausführungsformen in dem IC vorgesehen sind, kann es den Fall geben, in dem eine Hochfrequenz-Umwandlungsein heit in dem IC-Tester vorgesehen ist.

Zum Beispiel bei dem Aufbau aus Fig. 1, das Exklusiv-ODER-Gatter empfängt zwei Takte, die vom dem Taktgenerator ausgegeben werden, in dem IC-Tester 11, und eine Ausgabe des Exklusiv-ODER-Gatters kann als ein Ausgabetakt verwendet werden. In diesem Fall kann durch Vorsehen einer Schaltung, die dem Selektor 3 entspricht, in dem IC-Tester 11 wie benötigt die Auswahl vorgenommen werden, ob der Ausgabetakt von dem Taktgenerator nach außen durch das Exklu siv-ODER-Gatter oder nicht dadurch ausgegeben wird.

Claims

1. Integrierte Halbleiterschaltung mit
ersten bis n-ten Testtakteingabeanschlüssen (P1, P2; P21-P24) zum Empfangen erster bis n-ter Testtaktsignale (TCLK1-TCLK4), die dieselbe Testfrequenz und dieselbe Signalwellenform und unterschiedliche Phasen aufweisen, wobei n eine ganze Zahl ≧ 2 ist,
einem Normaltakteingabeanschluß (P3) zum Empfangen eines Normal taktsignals (CLK),
einem Testmoduseingabeanschluß (P4) zum Empfangen eines Test modussignals (TEST),
einem Dateneingabeanschluß (P5) zum Empfangen von Eingabedaten,
einem Datenausgabeanschluß (P6),
einer Umwandlungsvorrichtung (20, 21), der die ersten bis n-ten Testtaktsignale an ersten bis n-ten Eingängen eingegeben werden, und die als Reaktion auf die Phasendifferenzen der ersten bis n-ten Testtaktsignale ein Hochgeschwindigkeitstaktsignal (SCLK, SCLK1-SCLK4) mit höherer Frequenz als die Testfrequenz ausgibt,
einer Auswahlvorrichtung (3), die das Hochgeschwindigkeitstaktsig nal an einem ersten Eingang (A), das Normaltaktsignal an einem zweiten Eingang (B) und das Testmodussignal an einem dritten Eingang (SA) empfängt und als Reaktion auf das Testmodussignal das Hochgeschwindigkeitstaktsignal oder das Normaltaktsignal als ein ausgewähltes Taktsignal ausgibt, und
einer internen Schaltung (1), die das ausgewählte Taktsignal und die Eingabedaten empfängt und mit dem ausgewählten Takt, der als Betriebstakt verwendet wird, Ausgabedaten (DO) über den Daten ausgabeanschluß (P6) ausgibt.

2. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet,
daß n = 2 ist,
daß das erste und das zweite Testtaktsignal Signale sind, deren Signalwellenform jeweils H-Niveau und L-Niveau und dieselbe Zeitdauer des H-Niveaus in einem Taktzyklus aufweisen, und
daß die Umwandlungsvorrichtung (20) ein Exklusiv-ODER-Gatter (2) aufweist, dessen erster Eingangsanschluß mit dem ersten Test takteingabeanschluß und dessen zweiter Eingangsanschluß mit dem zweiten Testtakteingabeanschluß verbunden ist.

3. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet,
daß n = 4 ist,
daß die ersten bis vierten Testtaktsignale Signale sind, deren Signalwellenform jeweils H-Niveau und L-Niveau und dieselbe Zeitdauer des H-Niveaus in einem Taktzyklus aufweist und die Phasendifferenz zwischen dem erste Testtaktsignal und dem zwei ten Testtaktsignal dieselbe Phasendifferenz wie die Phasendiffe renz zwischen dem dritten und dem vierten Testtaktsignal ist, und
daß die Umwandlungsvorrichtung (21)
ein erstes Exklusiv-ODER-Gatter (4), dessen erster Eingangsan schluß mit dem ersten Testtakteingabeanschluß (P21) und dessen zweiter Eingangsanschluß mit dem zweiten Testtakteingabeanschluß (P22) verbunden ist,
ein zweites Exklusiv-ODER-Gatter (5), dessen erster Eingangsan schluß mit dem dritten Testtakteingabeanschluß (P23) und dessen zweiter Eingangsanschluß mit dem vierten Testtakteingabeanschluß (P24) verbunden ist, und
ein drittes Exklusiv-ODER-Gatter (6), dessen erster Eingangsan schluß mit einem Ausgangsanschluß des ersten Exklusiv-ODER-Gat ters und dessen zweiter Eingangsanschluß mit einem Ausgangsan schluß des zweiten Exklusiv-ODER-Gatters verbunden ist, aufweist.

4. Verfahren zum Testen einer integrierten Halbleiterschaltung nach einem der Ansprüche 1-3 mittels eines IC-Testers, der erste bis n-te Taktausgabeanschlüsse zum Ausgeben der ersten bis n-ten Testtaktsignale,
einen Testmodusausgabeanschluß zur Ausgabe des Testmodussignals,
einen Testdatenausgabeanschluß zur Ausgabe der Eingabedaten, und
einen Testdateneingabeanschluß zum Empfangen der Ausgabedaten von dem Datenausgabeanschluß (P6) der integrierten Halbleiter schaltung aufweist,
wobei der IC-Tester zum Ausführen eines Betriebstests durch Be urteilen des logischen Niveaus der Ausgabedaten in der Lage ist, gekennzeichnet durch die Schritte:

a) Ausgeben des Testmodussignales, das die Auswahl des Hochge schwindigkeitstaktes auslöst, durch den IC-Tester,
b) Ausgeben des ersten bis n-ten Testtaktsignals durch den IC- Tester, und
c) Ausführen des Betriebstests der integrierten Halbleiter schaltung durch Ausgeben der Eingabedaten durch den IC-Tester in einer vorbestimmten. Reihenfolge und dann Beurteilen des Signal niveaus der Ausgabedaten, die von der integrierten Halbleiter schaltung erhalten werden, in einem vorbestimmten Zeitabschnitt jedes Taktzyklus des Hochgeschwindigkeitstaktsignals.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet,
daß die integrierte Halbleiterschaltung das Signalniveau der Ausgabedaten als Reaktion auf jede Änderung des Niveaus des Hochgeschwindigkeitstaktsignals ändert und der IC-Tester das Si gnalniveau der Ausgabedaten jeden halben Taktzyklus des ersten oder des zweiten Testtaktsignals beurteilt, und
daß bei dem Verfahren ein erster Test durch Ausführen der Schritte (a) bis (c) durch Beurteilen des Signalniveaus der Ausgabedaten in der Zeitdauer des H-Niveaus oder des L-Niveaus jedes Taktzyklus des Hochge schwindigkeitstaktsignals ausgeführt wird, und danach ein zweiter Test durch Ausführen der Schritte (a) bis (c) durch Be urteilen des Signalniveaus der Ausgabedaten der anderen Zeit dauer jedes Taktzyklus des Hochgeschwindigkeitstaktsignals aus geführt wird (Fig. 6, Fig. 7).

6. Verfahren nach Anspruch 4, dadurch gekennzeichnet,
daß die integrierte Halbleiterschaltung das Signalniveau der Ausgabedaten als Reaktion auf jeden Wechsel des Niveaus des Hochgeschwindigkeitstaktsignals ändert,
daß der IC-Tester einen ersten und einen zweiten Testdateneinga beanschluß, die mit dem Datenausgabeanschluß der integrierten Halbleiterschaltung verbunden sind, aufweist und das Signalni veau der Ausgabedaten jeden halben Taktzyklus des ersten und des zweiten Testtaktsignals beurteilt und
daß das Verfahren weiter in Schritt (c) das Signalniveau der Ausgabedaten, die an dem ersten Testdateneingangsanschluß emp fangen werden, in der Zeitdauer des H-Niveaus oder des L-Niveaus des Hochgeschwindigkeitstaktsignals beurteilt, während das Si gnalniveau der Ausgabedaten, die an dem zweiten Testdateneinga beanschluß empfangen werden, in dem anderen Zeitraum jedes Takt zyklus des Hochgeschwindigkeitstaktsignals beurteilt wird (Fig. 8).

7. Verfahren nach einem der Ansprüche 4 bis 6, dadurch gekenn zeichnet, daß die Schritte (a) bis (c) unter härteren Bedingungen wie hö herer Temperatur und/oder höherer Spannung der verwendeten Sig nale als beim tatsächlichen Betrieb der integrierten Halblei terschaltung ausgeführt werden.