DE4404445A1

DE4404445A1 - Integrierte Halbleiterschaltung und Verfahren zum Testen derselben

Info

Publication number: DE4404445A1
Application number: DE4404445A
Authority: DE
Inventors: Akira Kitaguchi; Masaharu Taniguchi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-02-16
Filing date: 1994-02-11
Publication date: 1994-08-18
Anticipated expiration: 2014-02-12
Also published as: KR970010006B1; US5453993A; DE4404445C2; KR940020127A; JPH06242188A

Description

Die vorliegende Erfindung bezieht sich auf eine integrierte Halb leiterschaltung, die so hergestellt ist, daß sie leicht getestet werden kann, und ein Verfahren zum Testen derselben.

Bisher wurden ein Kristalloszillator, ein Keramikoszillator, ein CR-Oszillator und ähnliches als Taktgenerator eines IC-Testers zum Testen einer integrierten Halbleiterschaltung (IC) verwendet. Durch Verwenden eines Taktes bzw. Taktsignals, das gerade durch den Taktgenerator erzeugt wurde, als ein Takt des zu testenden IC (DUT; Device Under Test), wurde ein Betriebstest des DUT ausge führt.

Ein Burn-in ist eines der Verfahren zum Betriebstest des IC. Beim Ausführen eines Burn-in sollte, um Strukturdefekte des IC (z. B. Defekte einer Gateoxidschicht in einer MOS-Struktur) in einer frühen Stufe zurückzuweisen, eine Belastung an den IC unter här teren Bedingungen (höhere Temperatur, höhere Spannung) als in einem aktuellen bzw. normalen Betrieb angelegt werden. Die Bela stung ist einige hundert bis einige zehn Mal so hoch wie im Nor malbetrieb. Es gibt zwei Arten von Burn-ins, d. h. einen stati schen Burn-in und einen dynamischen Burn-in. Bei dem statischen Burn-in wird die Belastung an den IC ohne Betrieb angelegt, wäh rend bei den dynamischen Burn-in die Belastung an alle internen Elemente der Schaltung beim in Betrieb befindlichen IC angelegt wird. Auf den Burn-in folgend wird ein normaler funktionaler Test bei dem IC ausgeführt, wodurch überprüft wird, ob der IC normal arbeiten kann, und weiter kann ein Beschleunigungs- bzw. Ge schwindigkeitstest an diesem ausgeführt werden.

In der Vergangenheit wurde mit der Verfeinerung der Herstellungs regel und der Vergrößerung im Maßstab der verwirklichten Schal tung (höhere Integration) der dynamische Burn-in eine führende Hauptaufgabe. Da ein Zweck des dynamischen Burn-in in der der Ausführung des Geschwindigkeitstests legt, ist es notwendig, den Test unter härteren Bedingungen als beim Normalbetrieb auszufüh ren. Mit der Geschwindigkeitserhöhung des Betriebstaktes eines LSI, wird von dem Taktgenerator einer IC-Treibervorrichtung, die den dynamischen Burn-in ausführt, verlangt, einen Takt zu lie fern, der höher bzw. schneller als der beim Normalbetrieb des LSI ist.

Bei dem herkömmlichen Taktgenerator, der den Kristalloszillator oder ähnliches verwendet, ist es jedoch so schwierig, einen Hoch frequenztakt zu erzeugen, der in der Lage ist, den Hochgeschwin digkeitsbetrieb des IC zu beantworten, das der Taktgenerator, welcher den Hochfrequenztakt erzeugen kann, teuer ist.

Da es unmöglich ist, den Taktgenerator des IC-Testers, welcher in der Lage ist auf den Hochgeschwindigkeitsbetrieb des IC zu ant worten bzw. diesen zu ermöglichen, mit niedrigen Kosten zu erhal ten, entsteht derart das Problem, daß der funktionale Test oder ein solcher Test wie ein Burn-in des IC mit Mitteln eines relativ billigen IC-Testers mit dem Hochfrequenztakt, der in der Lage ist, den Hochgeschwindigkeitsbetrieb des IC zu ermöglichen, nicht ausgeführt werden kann.

Es ist daher Aufgabe der Erfindung, eine integrierte Halbleiter schaltung, die mit dem Hochgeschwindigkeitstakt des Normalbetrie bes oder mehr selbst mit Mitteln eines IC-Testers, der relativ billig und nicht in der Lage ist, den Hochgeschwindigkeitstakt zu liefern, getestet werden kann, und ein Verfahren zum Testen der selben zu ermöglichen.

Diese Aufgabe wird gelöst durch eine integrierte Halbleiterschal tung nach Anspruch 1 oder ein Verfahren nach Anspruch 4 oder nach Anspruch 8.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekenn zeichnet.

Nach dem ersten Aspekt weist ein integrierte Halbleiterschaltung erste bis n-te (n2 ist eine Ganzzahl) Testtakteingabeanschlüs se zum Empfangen entsprechender erster bis n-ter Testtaktsignale, welche dieselbe Testfrequenz und dieselbe Testwellenform und un terschiedliche Testphasen aufweisen; einen Normaltakteingabean schluß zum Empfangen eines Normaltaktsignals; einen Testmodusein gabeanschluß zum Empfangen eines Testmodussignals; einen Daten eingabeanschluß zum Empfangen eines Eingabewertes bzw. von Ein gabedaten; einen Datenausgabeanschluß; eine Hochfrequenz-Umwand lungsvorrichtung zum entsprechenden Empfangen der ersten bis n- ten Testtakte, die an den ersten bis n-ten Testtakteingabean schlüssen empfangen werden, an ersten bis n-ten Eingängen zur Ausgabe eines Hochgeschwindigkeitstaktes, der als Funktion jeder der Phasendifferenzen der ersten bis n-ten Testtakte eine höhere Frequenz als die Testfrequenz aufweist; eine Auswahlvorrichtung zum Empfangen des Hochgeschwindigkeitstaktes an einem ersten Ein gang, zum Empfangen des Normaltaktes, der an dem Normaltakteinga beanschluß erhalten wird, an einem zweiten Eingang und zum Emp fangen des Testmodussignals an einen dritten Eingang zur Ausgabe von entweder dem Hochgeschwindigkeitstakt oder dem Normaltakt als einen ausgewählten Takt entsprechend zu dem Testmodussignal; und eine interne Schaltung zum Empfang des ausgewählten Taktes und des Eingabewertes bzw. der Eingabedaten, die an dem Eingabean schluß empfangen werden, und zum nachfolgenden Betrieb mit dem ausgewählten Takt, der als Betriebstakt verwendet wird, zur Aus gabe eines Ausgabewertes bzw. von Ausgabedaten nach außerhalb über den Datenausgabeanschluß auf.

Bevorzugterweise ist bei der integrierten Halbleiterschaltung die Ganzzahl n gleich 2; der erste und der zweite Testtakt (n = 2) bestehen jeweils aus dem H-Niveau und dem L-Niveau und weisen dieselbe Einschaltzeitdauer auf; und die Hochfrequenz-Umwand lungsvorrichtung weist ein Exklusiv-ODER-Gatter auf, dessen er ster Eingang mit dem ersten Testtakteingabeanschluß und dessen zweiter Eingang mit dem zweiten Testtakteingabeanschluß verbunden ist.

Bevorzugterweise ist bei der integrierten Halbleiterschaltung die Ganzzahl n gleich 4; die ersten bis n-ten (n = 4) Testtakte sind Signale, die jeweils aus dem H-Niveau und dem L-Niveau bestehen und dieselbe Einschaltdauer aufweisen, und bei denen die Phasen differenz zwischen dem ersten Testtakt und dem zweiten Testtakt dieselbe wie die Phasendifferenz zwischen dem dritten Testtakt und dem vierten Testtakt ist; und die Hochfrequenz-Umwandlungs vorrichtung weist ein erstes Exklusiv-ODER-Gatter, dessen erster Eingang mit dem ersten Testtakteingabeanschluß und dessen zweiter Eingang mit dem zweiten Testtakteingabeanschluß verbunden ist; ein zweites Exklusiv-ODER-Gatter, dessen erster Eingang mit dem dritten Testtakteingabeanschluß und dessen zweiter Eingang mit dem vierten Testtakteingabeanschluß verbunden ist; und ein drit tes Exklusiv-ODER-Gatter, dessen erster Eingang mit dem Ausgang des ersten Exklusiv-ODER-Gatters und dessen zweiter Eingang mit dem Ausgang des zweiten Exklusiv-ODER-Gatters verbunden ist, auf.

Bei der integrierten Halbleiterschaltung nach dem ersten Aspekt gibt die Hochfrequenz-Umwandlungsvorrichtung den Hochgeschwindig keitstakt, der die höhere Frequenz als die Testfrequenz als eine Funktion der entsprechenden Phasendifferenzen der ersten bis n- ten Testtakte aufweist, aus. Die Auswahlvorrichtung gibt den Hochgeschwindigkeitstakt als den ausgewählten Takt, der als der Betriebstakt dient, entsprechend dem Testmodussignal aus.

Derart kann die interne Schaltung mit dem Hochgeschwindigkeits takt, der die höhere Frequenz als die Testfrequenz der ersten bis n-ten Testtakte aufweist und als Betriebstakt verwendet wird, arbeiten.

Die vorliegende Erfindung ist auch auf ein Verfahren zum Testen einer integrierten Halbleiterschaltung durch einen IC-Tester ge richtet. Entsprechend dem zweiten Aspekt weist das Verfahren, bei dem die integrierte Halbleiterschaltung erste bis n-te (Ganzzahl2) Testtakteingabeanschlüsse zum entsprechenden Empfangen er ster bis n-ter Testtakte, die dieselbe Testfrequenz und dieselbe Testwellenform und unterschiedliche Testphasen aufweisen; einen Normaltakteingabeanschluß zum Empfangen eines Normaltaktes; einen Testmoduseingabeabschluß zum Empfangen eines Testmodussignals; einen Dateneingabeanschluß zum Empfangen eines Eingabewertes bzw. von Eingabedaten; einen Datenausgabeanschluß; eine Hochfrequenz- Umwandlungsvorrichtung zum Empfangen der ersten bis n-ten Test takte, die von den ersten bis n-ten Testtakteingabeanschlüssen erhalten werden, entsprechend an ersten bis n-ten Eingängen zur Ausgabe eine Hochgeschwindigkeitstaktes, der als Funktion jeder der Phasendifferenzen der ersten bis n-ten Testtakte eine höhere Frequenz als die Testfrequenz aufweist; eine Auswahlvorrichtung zum Empfangen des Hochgeschwindigkeitstaktes an einem ersten Ein gang, zum Empfangen des Normaltaktes, der über den Normaltaktein gabeanschluß erhalten wird, an einem zweiten Eingang und zum Emp fangen des Testmodussignals an einen dritten Eingang zur Ausgabe entweder des Hochgeschwindigkeitstaktes oder des Normaltaktes als ausgewählten Takt entsprechend zu dem Testmodussignal; und eine interne Schaltung zum Empfangen des ausgewählten Taktes und des Eingabewertes bzw. der Eingabedaten, die über den Dateneingabe anschluß erhalten werden, und zum nachfolgenden Betrieb mit dem ausgewählten Takt, der als Betriebstakt verwendet wird, zur Aus gabe eines Ausgabewertes bzw. von Ausgabedaten nach außerhalb über den Ausgabeanschluß aufweist, wobei der IC-Tester erste bis n-te Taktausgabeanschlüsse zur Ausgabe der ersten bis n-ten Test takte mit derselben Frequenz und derselben Wellenform und unter schiedlichen Phasen, einen Testmodusausgabeanschluß zur Ausgabe des Testmodussignals; einen Testdatenausgabeanschluß zur Ausgabe des Eingabewertes bzw. der Eingabedaten; und einen Testdatenein gabeanschluß zum Empfangen des Ausgabewertes bzw. der Ausgabeda ten aufweist, und wobei der IC-Tester zum Ausführen eines Be triebstestes durch Beurteilen des logischen Niveaus des Ausgabe wertes bzw. der Ausgabedaten in der Lage ist, die Schritte (a) Verbinden der integrierten Halbleiterschaltung und des IC-Testers durch entsprechende Verbindungen zwischen den ersten bis n-ten Testtakteingabeanschlüssen und den ersten bis n-ten Taktausgabe anschlüssen, zwischen dem Testmoduseingabeanschluß und dem Test modusausgabeanschluß, zwischen dem Dateneingabeanschluß und dem Testdatenausgabeanschluß und zwischen dem Datenausgabeanschluß und dem Testdateneingabeanschluß; (b) Ausgeben des Testmodussi gnals, das die Auswahl des Hochgeschwindigkeitstaktes anzeigt, durch den IC-Tester; (c) Ausgeben der ersten bis n-ten Testtakte durch den IC-Tester; und (d) Ausführen eines Betriebstestes der integrierten Halbleiterschaltung durch Ausgeben des Eingabewertes bzw. der Eingabedaten durch den IC-Tester in einer Abfolge und durch folgendes Beurteilen des Signalniveaus des Ausgabewertes bzw. der Ausgabedaten, die von der integrierten Halbleiterschal tung erhalten werden.

Bevorzugterweise ist bei dem Verfahren die Ganzzahl n gleich 2; der erste und der zweite (n = 2) Testtakt sind Signale, die je weils entsprechend aus dem H-Niveau und dem L-Niveau bestehen und dieselbe Einschaltzeitdauer aufweisen; und die Hochfrequenz-Um wandlungsvorrichtung weist ein Exklusiv-ODER-Gatter, dessen er ster Eingang mit dem ersten Testtakteingabeanschluß und dessen zweiter Eingang mit dem zweiten Testtakteingabeanschluß verbunden ist, auf.

Bevorzugterweise weist bei dem Verfahren die integrierte Halblei terschaltung eine Variation des Ausgabewertes bzw. der Ausgabe daten in Reaktion auf jeden Wechsel der Flanken des Hochgeschwin digkeitstaktes auf; der IC-Tester beurteilt das Signalniveau des Ausgabewertes bzw. der Ausgabedaten jede halbe Schwingungsdauer des ersten und des zweiten Testtaktes; und bei dem Verfahren wird ein erster Test durch Ausführen der Schritte (b) bis (d) nach dem Einstellen des Zeitablaufs der Beurteilung des Ausgabewertes bzw. der Ausgabedaten in entweder die H-Niveau-Periode oder die L-Ni veau-Periode des Hochgeschwindigkeitstaktes ausgeführt; und ein zweiter Test wird durch Ausführen der Schritte (b) bis (d) nach Einstellen des Zeitablaufs der Beurteilung des Ausgabewertes bzw. der Ausgabedaten in die andere Periode (Halbwelle) des Hochge schwindigkeitstaktes ausgeführt.

Bevorzugterweise weist bei dem Verfahren die integrierte Halblei terschaltung eine Variation des Ausgabewertes bzw. der Ausgabe daten in Reaktion auf jede Änderung der Flanken des Hochgeschwin digkeitstaktes auf, der IC-Tester beurteilt das Signalniveau des Ausgabewertes bzw. der Ausgabedaten jede halbe Schwingungsdauer des ersten und des zweiten Testtaktes, der Schritt (a) weist den Schritt des gemeinsamen Verbindens des ersten und des zweiten Testdateneingabeanschlusses mit dem Datenausgabeanschluß auf, und das Verfahren weist weiter den Schritt des Einstellens des Zeit ablaufs der Beurteilung des Ausgabewertes bzw. der Ausgabedaten, der bzw. die durch den ersten Testdatenanschluß empfangen wird, bzw. werden, in entweder die H-Niveau-Periode oder die L-Niveau- Periode des Hochgeschwindigkeitstaktes, wobei der Zeitablauf der Beurteilung des Ausgabewerts bzw. der Ausgabedaten, die durch den zweiten Testdatenanschluß empfangen werden, in die andere Periode des Hochgeschwindigkeitstaktes eingestellt wird, vor dem Ausfüh ren der Schritte (b) bis (d) auf.

Bei dem Verfahren des Testens der integrierten Halbleiterschal tung entsprechend dem zweiten Aspekt wird das Testmodussignal, das die Auswahl des Hochgeschwindigkeitstaktes anzeigt, von dem IC-Tester in dem Schritt (b) ausgegeben, und die ersten bis n-ten Testtakte werden von dem IC-Tester in dem Schritt (c) ausgegeben, wodurch ein Test der integrierten Halbleiterschaltung ausgeführt werden kann, bei dem die integrierte Halbleiterschaltung mit dem Hochgeschwindigkeitstakt in Betrieb ist, der eine höhere Frequenz als die Testfrequenz aufweist.

Daher ist es also auch in dem Fall des Betreibens der integrier ten Halbleiterschaltung mit einem Takt, der höher als der Test takt des IC-Testers ist, möglich, einen Test der integrierten Halbleiterschaltung durch Zuführen eines Normalbetriebstaktes auszuführen.

Entsprechend dem dritten Aspekt weist ein Verfahren zum Testen einer integrierten Halbleiterschaltung, wobei diese durch eine IC-Treibervorrichtung getrieben wird, und wobei die integrierte Halbleiterschaltung erste bis n-te (Ganzzahl n2) Testtaktein gabeanschlüsse zum entsprechenden Empfangen erster bis n-ter Testtakte, die dieselbe Testfrequenz und dieselbe Testwellenform und unterschiedliche Testphasen aufweisen; einen Normaltakteinga beanschluß zum Empfangen eines Normaltaktes; einen Testmodusein gabeanschluß zum Empfangen eines Testmodussignals; einen Daten eingabeanschluß zum Empfangen eines Eingabewertes bzw. von Ein gabedaten; einen Datenausgabeanschluß; eine Hochfrequenz-Umwand lungsvorrichtung zum entsprechenden Empfang der ersten bis n-ten Testtakte, die über die ersten bis n-ten Testtakteingabeanschlüs se erhalten werden, an ersten bis n-ten Eingängen zur Ausgabe eines Hochgeschwindigkeitstaktes, der eine höhere Frequenz als die Testfrequenz als eine Funktion von jeder der Phasendifferen zen der ersten bis n-ten Testtakte aufweist; eine Auswahlvorrich tung zum Empfangen des Hochgeschwindigkeitstaktes an einem ersten Eingang, zum Empfangen eines Normaltaktes, der durch den Normalt akteingabeanschluß erhalten wird, an einem zweiten Eingang und zum Empfangen des Testmodussignals in einem dritten Eingang zur Ausgabe entweder des Hochgeschwindigkeitstaktes oder des Normal taktes als den ausgewählten Takt entsprechend dem Testmodussi gnal; und eine interne Schaltung zum Empfangen des ausgewählten Taktes und des Eingabewertes (Eingabedaten), der durch den Daten eingabeanschluß erhalten wird, und zum anschließenden Betrieb mit dem ausgewählten Takt, der als Betriebstakt verwendet wird, zu Ausgabe eines Ausgabewertes (von Ausgabedaten) nach außerhalb über den Datenausgabeanschluß aufweist, und wobei die IC-Treiber vorrichtung erste bis n-te Taktausgabeanschlüsse zur Ausgabe der ersten bis n-ten Testtakte mit derselben Frequenz und Wellenform und unterschiedlichen Phasen; einen Testmodusausgabeanschluß zur Ausgabe des Testmodussignals; und einen Testdatenausgabeanschluß zur Ausgabe des Eingabewertes (Eingabedaten) aufweist, die Schritte (a) Verbinden der integrierten Halbleiterschaltung und des IC-Testers durch entsprechende Verbindungen zwischen den er sten bis n-ten Testtakteingabeanschlüssen und den ersten bis n- ten Taktausgabeanschlüssen, zwischen dem Testmoduseingabeanschluß und dem Testmodusausgabeanschluß und zwischen dem Dateneingabean schluß und dem Testdatenausgabeanschluß; (b) Ausgeben des Testmo dussignals, das die Auswahl des Hochgeschwindigkeitstaktes an zeigt, durch die Treibervorrichtung; (c) Ausgeben der ersten bis n-ten Testtakte durch die IC-Treibervorrichtung; und (d) Ausgeben des Eingabewertes (der Eingabedaten) in Reihenfolge durch die IC- Treibervorrichtung, wobei die Schritte (b) bis (d) unter härteren Bedingungen als beim Normalbetrieb der integrierten Halbleiter schaltung ausgeführt werden.

Bei dem Verfahren des Testens der integrierten Halbleiterschal tung entsprechend dem dritten Aspekt wird das Testmodussignal, das die Auswahl des Hochgeschwindigkeitstaktes anzeigt, von dem IC-Tester in Schritt (b) ausgegeben und die ersten bis n-ten Testtakte werden von dem IC-Tester in Schritt (c) ausgegeben, wodurch ein Test der integrierten Halbleiterschaltung, wobei die integrierte Halbleiterschaltung mit dem Hochgeschwindigkeitstakt, der eine höhere Frequenz als die Testfrequenz aufweist, in Be trieb ist, unter härteren Bedingungen als im Normalbetrieb ausge führt werden kann.

Darum ist es selbst in dem Fall, in dem der Betrieb der inte grierten Halbleiterschaltung mit dem Takt, der höher als der Testtakt des IC-Testers ist, betrieben wird, möglich, einen Test der integrierte Halbleiterschaltung wie einen Burn-in durch Zu führen eines Taktes des Normalbetriebsniveaus oder mehr unter härteren Bedingungen als beim Normalbetrieb auszuführen.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figu ren.

Von den Figuren zeigt

Fig. 1 eine erklärende Darstellung des internen Auf baus eines IC, der bei den ersten bis vierten bevorzugten Ausführungsformen verwendet wird;

Fig. 2 eine erklärende Darstellung, die die Verbin dung zwischen dem IC (DUT) und einem IC-Te ster beim Ausführen eines Verfahrens zum Te sten des IC entsprechend den ersten bis drit ten bevorzugten Ausführungsformen zeigt;

Fig. 3 und 4 Zeitablaufdiagramme, die die Testbetriebsab läufe entsprechend der ersten bevorzugten Ausführungsform zeigen;

Fig. 6 und 7 Zeitablaufdiagramme, die die Testbetriebsab läufe entsprechend der zweiten bevorzugten Ausführungsform zeigen;

Fig. 8 ein Zeitablaufdiagramm, das einen Testbe triebsablauf entsprechend der dritten bevor zugten Ausführungsform zeigt;

Fig. 9 eine erklärende Darstellung, die die Verbin dung zwischen dem IC (DUT) und einem IC-Te ster beim Ausführen des Verfahrens des Testens des IC entsprechend der dritten be vorzugten Ausführungsform zeigt; und

Fig. 10 eine erklärende Darstellung eines Teils des internen Aufbaus des IC, der bei der vierten bevorzugten Ausführungsform verwendet wird.

Erste bevorzugte Ausführungsform

Fig. 1 ist eine erläuternde Darstellung, die einen internen Auf bau eines IC entsprechend der ersten bevorzugten Ausführungsform zeigt. Wie in der Figur gezeigt, weist der IC eine interne Schal tung 1 zum Ausführen eines momentanen Betriebs, ein Exklusiv- ODER-Gatter 2 zur Erzeugung eines Hochfrequenz-Taktes (Taktsi gnals) und einen Selektor 3 zum Ausführen der Auswahl einer Takt eingabe an die interne Schaltung 1 auf.

Das Exklusiv-ODER-Gatter 2 empfängt in seiner ersten Eingabe den ersten Testtakt (erstes Testtaktsignal) TCLK1, das von außerhalb über den ersten Testtakteingabeanschluß (Pin) P1 geliefert wird, und in der zweiten Eingabe den zweiten Testtakt (zweites Test taktsignal) TCLK2, das von außerhalb über den zweiten Testtakt eingabeanschluß (Pin) P2 geliefert wird. Dann gibt das Exklusiv- ODER-Gatter 2 einen Hochgeschwindigkeitstakt (Hochgeschwindig keitstaktsignal) SCLK, das aus den Testtakten resultiert, an ei nen A Eingang des Selektors 3 aus. Das Exklusiv-ODER-Gatter 2 arbeitet als eine Hochgeschwindigkeits-Umwandlungseinheit 20, wie später beschrieben wird.

Der Selektor 3 empfängt einen Normaltakt (Normaltaktsignal) CLK an einem B Eingang über einen Normaltakteingabeanschluß (Pin) P3 und ein Testmodussignal TEST über einen Testmoduseingabeanschluß (Pin) P4 in einen Auswahlanschluß SA. Abhängig davon, ob das Testmodussignal TEST "H"/"L" ist, gibt der Selektor 3 selektiv den von der A Eingabe erhaltenen Hochgeschwindigkeitstakt SCLK/den von der B Eingabe erhaltenen Normaltakt CLK aus einem Y Aus gang in einen Takteingang CK der internen Schaltung 1 als ausge wählten Takt aus.

Das heißt, wenn das Testmodussignal TEST "H" ist, zeigt das einen Testzustand an, und der Selektor 3 wählt den an der A Eingabe erhaltenen Hochgeschwindigkeitstakt SCLK zur Ausgabe an der Y Ausgabe aus, während andererseits, wenn das Testmodussignal TEST "L" ist, zeigt das einen Normalzustand an, und der Selektor 3 wählt den an der B Eingabe erhaltenen Normaltakt CLK zur Ausgabe an der Y Ausgabe aus.

Die interne Schaltung 1 empfängt einen Eingabewert bzw. Eingabe daten D1 über einen Dateneingabeanschluß (Pin) P5 an einem Daten eingang IN, und arbeitet in Reaktion auf den Eingabewert D1 als eine Funktion des Signals, das von dem Takteingang CK als Be triebstakt erhalten wird, zur Ausgabe eines Ausgabewertes bzw. von Ausgabedaten DO an einem Datenausgang OUT über einen Ausga beanschluß (Pin) P6 nach außerhalb.

Im Fall des normalen Betriebes des wie oben aufgebauten IC wird das Testmodussignal TEST mit "L", das den Normalmodus anzeigt, von außerhalb an den Testmoduseingabeanschluß P4 angelegt, wo durch der Selektor 3 den Normaltakt CLK, der über den Normaltak teingabeanschluß P3 geliefert wird, zur Eingabe an die Takteinga be CK der internen Schaltung 1 auswählt.

Dann arbeitet die interne Schaltung in Reaktion auf den Eingabe wert bzw. die Eingabedaten D1 mit dem Normaltakt CLK, der als der Betriebstakt verwendet wird, zur Ausgabe des Ausgabewertes der Ausgabedaten D1.

Fig. 2 ist eine erläuternde Darstellung, die ein Verfahren des Funktionstests des in Fig. 1 gezeigten IC zeigt. Wenn der IC aus Fig. 1 als ein zu testender IC (DUT) verwendet wird, sind der DUT 10 und IC-Tester 11 wie in Fig. 2 gezeigt verbunden. Eine detaillierte Beschreibung des IC-Testers 11 wird im folgenden gegeben.

Der IC-Tester 11 kann den ersten Testtakt TCLK1 und den zweiten Testtakt TCLK2, die beide durch einen internen Taktgenerator 12 geliefert werden, über den ersten Taktausgabeanschluß P11 bzw. den zweiten Taktausgabeanschluß P12 ausgeben. Die zwei Takte be stehen aus H-Niveau und L-Niveau und weisen dieselbe Testfrequenz und Testeinschaltdauer bzw. Testauslastung und unterschiedliche Testphasen auf. Der IC-Tester 11 gibt außerdem das Testmodussi gnal TEST, welches intern erzeugt wird, über einen Testmodusaus gabeanschluß (Pin) P13 und eine Mehrzahl von Testeingabewerten bzw. -daten D1, welche ebenfalls intern erzeugt werden, über eine Mehrzahl von Testausgabeanschlüssen (Pins) P14 aus. Desweiteren empfängt der IC-Tester 11 eine Mehrzahl von Ausgabewerten bzw. -daten DO, die von dem DUT 10 über eine Mehrzahl von Testdatenaus gabeanschlüssen (Pins) 15 ausgegeben werden, zur Beurteilung des logischen Niveaus der Ausgabedaten DO. Derart führt der IC-Tester den Betriebstest durch Überprüfung des Beurteilungsresultats der logischen Niveaus der Ausgabedaten DO in Verbindung mit den Ein gabedaten D1 aus.

Als nächstes wird im folgenden eine detaillierte Beschreibung der Verbindung zwischen dem IC-Tester 11 und dem DUT 10 gegeben. Wie in Fig. 2 gezeigt, sind Verbindungen zwischen dem ersten Test takteingabeanschluß P1 des DUT 10 und dem ersten Taktausgabean schluß P11 des IC-Testers 11, dem zweiten Takteingabeanschluß P2 des DUT 10 und dem zweiten Taktausgabeanschluß P12 des IC-Testers 11, dem Testmoduseingabeanschluß P4 des DUT 10 und dem Testmodus ausgabeanschluß P13 des IC-Testers 11, einer Mehrzahl von Daten eingabeanschlüssen P5 des DUT 10 und entsprechend einer Mehrzahl von Testdatenausgabeanschlüssen P14 des IC-Testers 11, und einer Mehrzahl von Ausgabeanschlüssen P6 des DUT 10 und entsprechend einer Mehrzahl von Testdateneingabeanschlüssen P15 des IC-Testers 11 ausgebildet.

Nun wird das Verfahren des Funktionstests des DUT 10 durch den IC-Tester 11 beschrieben.

Nach Vervollständigung der Verbindung zwischen dem DUT 10 und dem IC-Tester 11 wie oben, wird das Testmodussignal TEST mit "H", das den Testmodus anzeigt, an den Testmoduseingabeanschluß P4 ange legt, so daß der Hochgeschwindigkeitstakt SCLK, der von dem Ex klusiv-ODER-Gatter 2 ausgegeben wird, in die Takteingabe CK der internen Schaltung 1 eingegeben werden kann.

Nachfolgend auf die obige Einstellung werden, wie in Fig. 3 ge zeigt, der erste Testtakt TCLK1 und der zweite Testtakt TCLK2 an den ersten Testtakteingabeanschluß P1 bzw. den zweiten Testtakt eingabeanschluß P2 angelegt (der erste Aspekt).

Der erste Testtakt TCLK1 und der zweite Testtakt TCLK2 weisen jeweils einen Zyklus (Schwingungsdauer) 2A, eine Testfrequenz f und eine Testeinschaltdauer 50% auf. Der zweite Testtakt TCLK2 liegt um B (= A/4) hinter dem ersten Testtakt TCLK1 zurück.

In diesem Fall weist der Hochgeschwindigkeitstakt SCLK, der von dem Exklusiv-ODER-Gatter 2 ausgegeben wird, eine Schwingungsdauer A und eine Frequenz 2f auf, d. h. er weist eine zweimal höhere Frequenz als die des ersten Testtaktes TCLK1 oder des zweiten Testtaktes TCLK2 auf. Die Einschaltdauer desselben ist 25%.

In anderen Worten kann der DUT 10 intern den Hochgeschwindig keitstakt SCLK erzeugen, dessen Frequenz zweimal höher als die des ersten Testtaktes TCLK1 oder des zweiten Testtaktes TCLK2 ist, die durch den Taktgenerator 12 des IC-Testers erzeugt wer den, zum Anlegen derselben an die Takteingabe CK der internen Schaltung 1.

Der IC-Tester 11 legt die Eingabedaten D1 in einer Abfolge an die Dateneingabe IN der internen Schaltung 1 des DUT 10 an, und bringt dadurch den DUT 10 zur Ausgabe der Ausgabedaten DO. Der IC-Tester 11 empfängt die Ausgabedaten DO über die Testdatenein gabeanschlüsse P15 zur Beurteilung des Signalniveaus derselben, und führt dadurch den Funktionstest des DUT 10 aus.

Als Ergebnis ist es möglich, den Funktionstest des DUT 10 mit dem Takt, der eine höhere Frequenz als (zweimal höher als) der Takt, der durch den Taktgenerator des IC-Testers 11 geliefert wird, auszuführen. Dementsprechend kann, selbst falls der DUT 10 ein IC mit Hochgeschwindigkeitsbetrieb ist und der kostengünstige bzw. billige Taktgenerator 12 des IC-Testers 11 verwendet wird, der Funktionstest des DUT 10 durch Zuführung eines normalen Betriebs taktes ausgeführt werden.

Die Fig. 4 und 5 sind erläuternde Darstellung, die den zweiten bzw. den dritten Aspekt des ersten Testtaktes TCLK1 und des zwei ten Testtaktes TCLK2 zeigen.

Beim zweiten Aspekt, der in Fig. 4 gezeigt ist, weisen der erste Testtakt TCLK1 und der zweite Testtakt TCLK2 jeweils einen Zyklus (Schwingungsdauer) 2A, eine Testfrequenz f und eine Testein schaltdauer 50% auf. Der zweite Testtakt TCLK2 hängt hinter dem ersten Testtakt TCLK1 um B′ (= A/2) nach.

In diesem Fall weist der Hochgeschwindigkeitstakt SCLK, der von dem Exklusiv-ODER-Gatter 2 ausgegeben wird, eine Schwingungsdauer A und eine Frequenz 2f auf, d. h. er weist eine Frequenz auf, die zweimal höher als die des ersten Testtaktes TCLK1 oder des zwei ten Testtaktes TCLK2 ist. Die Einschaltdauer desselben ist 50%.

Beim dritten Aspekt, der in Fig. 5 gezeigt ist, weisen der erste Testtakt TCLK1 und der zweite Testtakt TCLK2 jeweils eine Schwin gungsdauer 2A, eine Testfrequenz f und eine Testeinschaltdauer 50% auf. Der zweite Testtakt TCLK2 hängt hinter dem ersten Test takt TCLK1 um B′′ (= 3A/4) nach.

In diesem Fall weist der Hochgeschwindigkeitstakt SCLK, der von dem Exklusiv-ODER-Gatter 2 ausgegeben wird, eine Schwingungsdauer A und eine Frequenz 2f auf, d. h. erweist eine Frequenz auf, die zweimal höher als die des ersten Testtaktes TCLK1 oder des zwei ten Testtaktes TCLK2 ist. Die Einschaltdauer desselben ist 75%.

Wie bei den ersten bis dritten Aspekten gezeigt, ist es möglich, die Einschaltdauer des Hochgeschwindigkeitstaktes CLK, der in dem DUT 10 erzeugt wird, durch variieren der Phasendifferenz B zwi schen dem ersten Testtakt TCLK1 und dem zweiten Testtakt TCLK2 willkürlich einzustellen.

Da der Taktgenerator 12 des IC-Testers 11, selbst falls er ein billiger ist, die Phasendifferenz zwischen dem ersten Testtakt TCLK1 und dem zweiten Testtakt TCLK2 mit hoher Präzision liefern kann, ist es möglich, die Einschaltdauer des Hochgeschwindig keitstaktes des SCLK präzise einzustellen.

Zweite bevorzugte Ausführungsform

Die Fig. 6 und 7 zeigen Zeitablaufdiagramme, die ein Verfahren des Testens des IC (DUT) entsprechend der zweiten bevorzugten Ausführungsform zeigen. Der DUT, der durch das Verfahren zu te sten ist, weist denselben internen Aufbau wie der IC aus Fig. 1 auf. Der IC-Tester 11 weist denselben Aufbau und dieselbe Verbin dung mit dem DUT 10 wie diese aus Fig. 2 auf.

Jedoch wird der Betrieb des DUT 10 durch die führende Flanke und die hintere Flanke des Hochgeschwindigkeitstaktes SCLK getrig gert. In anderen Worten, die Ausgabedaten DO ändern sich jede halbe Schwingungsdauer A/2 des Hochgeschwindigkeitstaktes CLK. In Fig. 6 entspricht die Variation der Anzahl bezüglich der Ausga bedaten DO der Variation des Signalniveaus der Ausgabedaten DO.

Andererseits kann der IC-Tester 11 den Abtastpunkt nur jede halbe Taktschwingungsdauer A des Testtaktes, der durch den Taktgenera tor 12 erzeugt wird, setzen. Der Abtastpunkt bedeutet einen Zeit ablauf zur Beurteilung des Signalniveaus der Ausgabedaten DO, die durch die Testdateneingabeanschlüsse P15 erhalten werden.

Das heißt, daß der Abtastpunkt des IC-Testers 11 nicht entspre chend der Variation der Ausgabedaten DO des DUT 10 gesetzt werden kann. In diesem Fall wird, um den Funktionstest des DUT 10 ohne irgendwelche Schwierigkeiten auszuführen, der Funktionstest in den folgenden zwei Schritten ausgeführt.

Wie in Fig. 6 gezeigt, wird durch Setzen des Abtastpunktes (in der Figur durch ↑ angezeigt) in einer Periode, in der High-Speed- Takt SCLK "H" ist, der Ausgabewert DO, der während der "H"-Peri ode ausgegeben wird, über den Testdateneingabeanschluß P15 emp fangen. Das heißt, daß die Ausgabewerte DO 1, 3, 5, 7, 9 . . . , die in Fig. 6 gezeigt sind, jede Periode A als Ausgabeerwartungswel lenform empfangen werden können. Indem die Abtastpunkte so ge setzt werden, wird der erste funktionale Test in derselben Art wie bei der ersten bevorzugten Ausführungsform ausgeführt.

Als nächstes wird, wie in Fig. 7 gezeigt, durch Setzen des Ab tastpunktes in einer Periode, in der der Hochgeschwindigkeitstakt SCLK "L" ist, der Ausgabewert DO, der während der "L"-Periode ausgegeben wird, über den Testdateneingabeanschluß P15 empfangen. Das heißt, daß die Ausgabedaten DO 2, 4, 6, 8, 10 . . . , die in Fig. 7 gezeigt sind, jede Periode A als eine Ausgabeerwartungs wellenform empfangen werden können. Indem die Abtastpunkte so eingestellt werden, wird der zweite funktionale Test in derselben Art wie bei der ersten bevorzugten Ausführungsform ausgeführt.

Derart kann, selbst falls der IC-Tester 11 verwendet wird, dessen Abtastpunkt nicht entsprechend der Ausgabevariation des DUT 10 eingestellt werden kann, durch Verwenden der beiden Schritte, der funktionale Test des DUT im Betrieb mit dem Hochgeschwindigkeits takt SCLK ausgeführt werden.

Dritte bevorzugte Ausführungsform

Fig. 8 ist ein Zeitablaufdiagramm, das ein Verfahren des Testens des IC (DUT) entsprechend der dritten bevorzugten Ausführungsform zeigt. Der DUT, der durch das Verfahren zu testen ist, weist den selben internen Aufbau wie der IC aus Fig. 1 auf. Der IC-Tester 11 weist denselben Aufbau und dieselbe Verbindung mit dem DUT 10 wie diese aus Fig. 2 auf. Wie in Fig. 9 zu sehen ist, gibt es einen Unterschied, der darin liegt, daß ein Datenausgabeanschluß (Pin) P6 mit zwei Testdateneingabeanschlüssen (Pins) P15A und P15B verbunden ist.

Der Betrieb des DUT 10 wird durch die führende Flanke und die hintere Flanke des Hochgeschwindigkeitstaktes SCLK getriggert. Der IC-Tester 11 kann den Abtastpunkt nur jeden halben Taktzyklus A des Testtaktes, der durch den Taktgenerator 12 erzeugt wird, setzen. Der Abtastpunkt kann unabhängig für jeden Dateneingabean schluß P15 (P15A, P15B) gesetzt werden.

Bei der dritten bevorzugten Ausführungsform wird, wie in Fig. 8 gezeigt, durch Einstellen des Abtastpunktes (in der Figur durch ↑ angezeigt) an dem Testdateneingabeanschluß P15A in einem Zeit raum, in dem der Hochgeschwindigkeitstakt SCLK "H" ist, der Aus gabewert DO, der während der "H"-Periode ausgegeben wird, über den Testdateneingabeanschluß P15A empfangen werden. Das heißt, daß die Ausgabedaten DO 1, 3, 5, 7, 9 . . . , die in Fig. 8 gezeigt sind, jede Periode A als eine Ausgabeerwartungswellenform des Testdateneingabeanschlusses P15A empfangen werden können. Ande rerseits wird durch Einstellen des Abtastpunktes an den Testda teneingabeanschluß P15B in einer Periode, in der der Hochge schwindigkeitstakt SCLK "L" ist, der Ausgabewert DO, der während der "L"-Periode ausgegeben wird, über den Testdateneingabean schluß P15B empfangen. Das heißt, daß die Ausgabedaten DO 2, 4, 6, 8, 10 . . . , die in Fig. 8 gezeigt sind, jede Periode A als eine Ausgabeerwartungswellenform des Testdateneingabeanschlusses P15B empfangen werden können. Indem die Abtastpunkte so einge stellt werden, wird der funktionale Test in derselben Art wie bei der ersten bevorzugten Ausführungsform ausgeführt.

Derart ist es durch Verbinden des Dateneingabeanschlusses P5 des DUT 10 mit zwei Testdateneingabeanschlüssen P15A und P15B und durch Einstellen der Abtastpunkte der Pins P15A und P15B auf un terschiedliche Zeitabläufe möglich, den funktionalen Test mit dem DUT 10 im Betrieb mit dem Hochgeschwindigkeitstakt SCLK nur ein mal auszuführen, selbst falls der IC-Tester 11 verwendet wird, dessen Abtastpunkt nicht entsprechend der Ausgabevariation des DUT eingestellt werden kann. Darum ist die zur Ausführung des funktionalen Tests der dritten Ausführungsform benötigte Zeit halb so lang wie die der zweiten Ausführungsform, so daß eine Reduzierung der Testzeit erreicht werden kann.

Vierte bevorzugte Ausführungsform

Fig. 10 ist ein Ersatzschaltbild, das einen Teil des internen Aufbaus des IC entsprechend der vierten bevorzugten Ausführungs form zeigt. Der gesamte interne Aufbau des IC der vierten bevor zugten Ausführungsform ist derselbe, wie der der in Fig. 1 ge zeigten ersten Ausführungsform. Es wird nun die Beschreibung des Unterschiedes zwischen dem IC aus Fig. 10 und dem IC aus Fig. 1 im folgenden gegeben.

Wie in Fig. 10 zu sehen ist, ist eine Hochfrequenz-Umwandlungs einheit 21 anstelle der Hochfrequenz-Umwandlungseinheit 20 aus Fig. 1 vorgesehen. Die Hochfrequenz-Umwandlungseinheit 21 be steht aus drei Exklusiv-ODER-Gattern 4 bis 6. Das Exklusiv-ODER- Gatter 4 empfängt den ersten Testtakt TCLK1, der von außerhalb (IC-Tester) über den ersten Testtakteingabeanschluß P21 erhalten wird, in dem ersten Eingang und empfängt den zweiten Testtakt TCLK2, der von außerhalb über den zweiten Testtakteingabeanschluß P22 erhalten wird, in dem zweiten Eingang zur Ausgabe eines Hoch geschwindigkeitstaktes SCLK1, der aus den Testtakten resultiert, an den ersten Eingang des Exklusiv-ODER-Gatters 6. Das Exklusiv- ODER-Gatter 5 empfängt den dritten Testtakt TCLK3, der von au ßerhalb über den dritten Testtakteingabeanschluß (Pin) P23 erhal ten wird, an dem ersten Eingang und empfängt den vierten Testtakt TCLK4, der von außerhalb über den vierten Testtakteingabeanschluß (Pin) P24 erhalten wird, an dem zweiten Eingang zum Ausgeben ei nes Hochgeschwindigkeitstaktes SCLK2, der aus den Testtakten re sultiert, an den zweiten Eingang des Exklusiv-ODER-Gatters 6.

Dann wird eine Ausgabe des Exklusiv-ODER-Gatters 6 an die A Ein gabe des Selektors 3 als ein Hochgeschwindigkeitstakt SCLK3 aus gegeben.

Bei dem wie oben aufgebauten IC wird, während des Testmodus, wenn die ersten bis vierten Testtakte TCLK1 bis TCLK4, welche diesel ben Testfrequenzen und Testeinschaltzeitdauern und unterschiedli che Phasen aufweisen, an die ersten bis vierten Testtakteingabe anschlüsse P21 bis P24 angelegt werden, jede der Testfrequenzen der ersten bis vierten Testtakte TCLK1 bis TCLK4 in den Exklusiv- ODER-Gattern 4 und 5 und in dem Exklusiv-ODER-Gatter 6 erneut zur Ausgabe als ein Hochgeschwindigkeitstakt SCLK4 an die A Ein gabe des Selektors 3 verdoppelt. Desweiteren ist es notwendig, daß die Phasendifferenz zwischen dem ersten Testtakt TCLK1 und dem zweiten Testtakt TCLK2 dieselbe wie die Phasendifferenz zwi schen dem dritten Testtakt TCLK3 und dem vierten Testtakt TCLK4 sein sollte bzw. ist.

Als Ergebnis kann der funktionale Test des DUT 10 mit einem Hoch geschwindigkeitstakt mit einer Frequenz, die viermal höher als die Testfrequenz, die durch den Taktgenerator des IC-Testers ge liefert wird, ist, ausgeführt werden.

Bei der ersten Ausführungsform ist gezeigt, daß die Hochfrequenz- Umwandlungseinheit 20 die Frequenz, die zweimal so hoch wie die des Testtaktes ist, der durch den Taktgenerator des IC-Testers erzeugt wird, erzeugt, während bei der vierten Ausführungsform gezeigt ist, daß die Hochfrequenz-Umwandlungseinheit die Frequenz erzeugt, die viermal höher als die des Testtaktes ist, der von dem Taktgenerator des IC-Testers geliefert wird. Das ist jedoch darauf nicht beschränkt, und die Frequenz kann, k mal (k ist eine natürliche Zahl) höher als die des Testtaktes, innerhalb des IC durch Modifizieren der Hochfrequenz-Umwandlungseinheit 20 (21) in Kombination mit Exklusiv-ODER-Gattern erzeugt werden.

Andere 1

Obwohl eine Beschreibung der funktionalen Tests des IC in den ersten bis dritten Ausführungsformen gegeben wurde, ist die vor liegende Erfindung auf einen dynamischen Burn-in des IC anwend bar.

Das heißt, daß an den IC mit Hochgeschwindigkeitsbetrieb, der in Fig. 1 gezeigt ist, eine Belastung unter schwereren Bedingungen als im momentanen Betrieb angelegt wird. Dann werden in derselben Art wie bei dem funktionalen Test der ersten Ausführungsform Taktsignale mit derselben Frequenz und Einschaltdauer und unter schiedlichen Phasen durch eine IC-Treibervorrichtung an den er sten Testtakteingabeanschluß P1 bzw. den zweiten Testtakteinga beanschluß P2 zum Burn-in eingegeben, und danach wird die Test frequenz der Taktsignale in dem IC erhöht, wodurch der dynamische Burn-in in dem IC bei Hochgeschwindigkeitsbetrieb mit Taktsigna len ausgeführt werden kann, die Frequenzen auf dem momentanen Betriebsniveau oder mehr aufweisen, selbst falls eine kostengün stige IC-Treibervorrichtung zum Burn-in verwendet wird, deren Testfrequenz niedrig ist.

Andere 2

Obwohl die Hochfrequenz-Umwandlungseinheiten 20 und 21 bei der ersten und vierten Ausführungsformen in dem IC vorgesehen sind, kann es den Fall geben, in dem eine Hochfrequenz-Umwandlungsein heit in dem IC-Tester vorgesehen ist.

Zum Beispiel bei dem Aufbau aus Fig. 1, das Exklusiv-ODER-Gatter empfängt zwei Takte, die vom dem Taktgenerator ausgegeben werden, in dem IC-Tester 11, und eine Ausgabe des Exklusiv-ODER-Gatters kann als ein Ausgabetakt verwendet werden. In diesem Fall kann durch Vorsehen einer Schaltung, die dem Selektor 3 entspricht, in dem IC-Tester 11 wie benötigt die Auswahl vorgenommen werden, ob der Ausgabetakt von dem Taktgenerator nach außen durch das Exklu siv-ODER-Gatter oder nicht dadurch ausgegeben wird.

Claims

1. Integrierte Halbleiterschaltung mit
ersten bis n-ten (Ganzzahl n2) Testtakteingabeanschlüssen (P1, P2; P21-P24) zum entsprechenden Empfangen erster bis n-ter Test takte (TCLK1-TCLK4), welche dieselbe Testfrequenz und Testwellen form und unterschiedliche Testphasen aufweisen;
einem Normaltakteingabeanschluß (P3) zum Empfangen eines Normal taktes (CLK);
einem Testmoduseingabeanschluß (P4) zum Empfangen eines Testmo dussignals (TEST),
einem Dateneingabeanschluß (P5) zum Empfangen von Eingabedaten; einem Datenausgabeanschluß (P6);
einer Hochfrequenz-Umwandlungsvorrichtung (20, 21) zum entspre chenden Empfangen der ersten bis n-ten Testtakte, die über die ersten bis n-ten Testtakteingabeanschlüsse erhalten werden, in erste bis n-te Eingaben zum Ausgeben eines Hochgeschwindigkeits taktes (SCLK, SCLK1-SCLK4) mit höherer Frequenz als die Testfre quenz als eine Funktion jeder der Phasendifferenzen der ersten bis n-ten Testtakte;
eine Auswahlvorrichtung (3) zum Empfangen des Hochgeschwindig keitstaktes in einer ersten Eingabe (A), zum Empfangen des Nor maltaktes, der über den Normaltakteingabeanschluß erhalten wird, in einer zweiten Eingabe (B) und zum Empfangen des Testmodussi gnals in einem dritten Eingang (SA) zur Ausgabe entweder des Hochgeschwindigkeitstaktes oder des Normaltaktes als ein ausge wähltes Taktsignal entsprechend dem Testmodussignal; und
einer internen Schaltung (1) zum Empfangen des ausgewählten Tak tes und der Eingabedaten, die über den Dateneingabeanschluß er halten werden, und zum nachfolgenden Betrieb mit dem ausgewählten Takt, der als Betriebstakt verwendet wird, zur Ausgabe von Aus gabedaten (DO) nach außerhalb über den Datenausgabeanschluß.

2. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet,
daß die Ganzzahl (n = 2) ist;
daß der erste und der zweite (n = 2) Testtakt Signale sind, die jeweils H-Niveau und L-Niveau bestehen und dieselbe Einschaltzeit aufweisen; und
daß die Hochfrequenz-Umwandlungsvorrichtung (20) ein Exklusiv- ODER-Gatter (2) aufweist, dessen erste Eingabe mit dem ersten Testtakteingabeanschluß und dessen zweite Eingabe mit dem zweiten Testtakteingabeanschluß verbunden ist.

3. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet,
daß die Ganzzahl (n = 4) ist;
daß die ersten bis n-ten (n = 4) Testtakte Signale sind, die je weils aus H-Niveau und L-Niveau bestehen und dieselbe Einschalt zeit aufweisen, bei welchen eine Phasendifferenz zwischen dem ersten Testtakt und dem zweiten Testtakt dieselbe wie die Phasen differenz zwischen dem dritten Testtakt und dem vierten Testtakt ist; und
daß die Hochfrequenz-Umwandlungsvorrichtung (21) ein erstes Exklusiv-ODER-Gatter (4), dessen erste Eingabe mit dem ersten Testtakteingabeanschluß (P21) und dessen zweite Eingabe mit dem zweiten Testtakteingabeanschluß (P22) verbunden ist; ein zweites Exklusiv-ODER-Gatter (5), dessen erste Eingabe mit dem dritten Testtakteingabeanschluß (P23) und dessen zweite Ein gabe mit dem vierten Testtakteingabeanschluß (P24) verbunden ist; und
ein drittes Exklusiv-ODER-Gatter (6), dessen erste Eingabe mit einer Ausgabe des ersten Exklusiv-ODER-Gatters und dessen zweite Eingabe mit einer Ausgabe des zweiten Exklusiv-ODER-Gatters ver bunden ist, aufweist.

4. Verfahren zum Testen einer integrierten Halbleiterschaltung nach einem der Ansprüche 1-3 durch einen IC-Tester, wobei der IC- Tester
erste bis n-te Taktausgabeanschlüsse zum Ausgeben der ersten bis n-ten Testtakte mit derselben Frequenz und Wellenform und unter schiedlichen Phasen;
einen Testmodusausgabeanschluß zur Ausgabe des Testmodussignals;
einen Testdatenausgabeanschluß zur Ausgabe der Eingabedaten; und
einen Testdateneingabeanschluß zum Empfangen der Ausgabedaten aufweist, und
wobei der IC-Tester zum Ausführen eines Betriebstest durch Beur teilen des logischen Niveaus der Ausgabedaten in der Lage ist, gekennzeichnet durch die Schritte:

(a) Verbinden der integrierten Halbleiterschaltung und des IC- Testers durch entsprechende Verbindungen zwischen den ersten bis n-ten Testtakteingabeanschlüssen und den ersten bis n-ten Takt ausgabeanschlüssen, zwischen dem Testmoduseingabeanschluß und dem Testmodusausgabeanschluß, zwischen dem Dateneingabeanschluß und dem Testdatenausgabeanschluß und zwischen dem Datenausgabean schluß und dem Testdateneingabeanschluß;
(b) Ausgeben des Testmodussignales, das die Auswahl des Hochge schwindigkeitstaktes anzeigt, von dem IC-Tester;
(c) Ausgeben der ersten bis n-ten Testtakte von dem IC-Tester, und
(d) Ausführen eines Betriebstest der integrierten Halbleiter schaltung durch Ausgeben der Eingabedaten von dem IC-Tester in Reihenfolge und dann Beurteilen des Signalniveaus der Ausgabeda ten, die von der integrierten Halbleiterschaltungsvorrichtung erhalten werden.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet,
daß die Ganzzahl n gleich 2 ist;
daß der erste und der zweite (n = 2) Testtakt Signale sind, die jeweils aus H-Niveau und L-Niveau bestehen und dieselbe Ein schaltzeit aufweisen; und
daß die Hochfrequenz-Umwandlungsvorrichtung ein Exklusiv-ODER- Gatter aufweist, dessen erste Eingabe mit dem ersten Test takteingabeanschluß und dessen zweite Eingabe mit dem zweiten Testtakteingabeanschluß verbunden ist, aufweist.

6. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet,
daß die integrierte Halbleiterschaltung eine Variation der Aus gabedaten in Reaktion auf jede Änderung der Flanken des Hochge schwindigkeitstaktes aufweist;
daß der IC-Tester das Signalniveau der Ausgabedaten jeden halben Zyklus des ersten und des zweiten Testtaktes beurteilt; und
daß bei dem Verfahren
ein erster Test durch Ausführen der Schritte (b) bis (d) nach dem Einstellen des Beurteilungszeitablaufes der Ausgabedaten in eine Periode, die H-Niveau-Periode oder die L-Niveau-Periode, des Hochgeschwindigkeitstaktes ausgeführt wird; und
das ein zweiter Test durch Ausführen der Schritte (b) bis (d) nach Einstellen des Beurteilungszeitablaufes der Ausgabedaten in die andere Periode des Hochgeschwindigkeitstaktes ausgeführt wird.

7. Verfahren nach einem der Ansprüche 4 bis 6, dadurch gekenn zeichnet,
daß die integrierte Halbleiterschaltung eine Variation der Aus gabedaten in Reaktion auf jeden Wechsel der Flanken des Hochge schwindigkeitstaktes aufweist,
daß der IC-Tester das Signalniveau der Ausgabedaten jeden halben Zyklus des ersten und des zweiten Testtaktes beurteilt,
daß der Schritt (a) den Schritt des gemeinsamen Verbindens des ersten und des zweiten Testdateneingabeanschlusses mit dem Daten ausgabeanschluß aufweist, und
daß das Verfahren weiter den Schritt des Einstellens des Beurtei lungszeitablaufes der Ausgabedaten, die durch den ersten Testda tenanschluß empfangen werden, in eine Periode, die H-Niveau-Pe riode oder die L-Niveau-Periode, des Hochgeschwindigkeitstaktes, während der Beurteilungszeitablauf der Ausgabedaten, die durch den zweiten Testdatenanschluß empfangen werden, in die andere Periode des Hochgeschwindigkeitstaktes eingestellt wird, vor dem Ausführen der Schritte (b) bis (d) aufweist.

8. Verfahren zum Testen einer integrierten Halbleiterschaltung nach einem der Ansprüche 1 bis 3, die durch eine IC-Treibervor richtung getrieben wird, wobei die IC-Treibervorrichtung
erste bis n-te Taktausgabeanschlüsse zur Ausgabe der ersten bis n-ten Testtakte mit derselben Frequenz und Wellenform und unter schiedlichen Phasen;
einen Testmodusausgabeanschluß zur Ausgabe des Testmodussignals; und
einen Testdatenausgabeanschluß zur Ausgabe der Eingabedaten; auf weist, gekennzeichnet durch die Schritte:

(a) Verbinden der integrierten Halbleiterschaltung und der IC- Treibervorrichtung durch entsprechende Verbindungen zwischen den ersten bis n-ten Testtakteingabeanschlüssen und den ersten bis n- ten Taktausgabeanschlüssen, zwischen dem Testmoduseingabeanschluß und dem Testmodusausgabeanschluß und zwischen dem Dateneingabean schluß und dem Testdatenausgabeanschluß;
(b) Ausgeben des Testmodussignales, das die Auswahl des Hochge schwindigkeitssignales anzeigt, von der IC-Treibervorrichtung;
(c) Ausgeben der ersten bis n-ten Testtakte von der IC-Treiber vorrichtung; und
(d) Ausgeben der Eingabedaten in Reihenfolge von der IC-Treiber vorrichtung,

wobei die Schritte (b) bis (d) unter härteren Bedingungen als beim tatsächlichen Betrieb der integrierten Halbleiterschaltung ausgeführt werden.