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GEBIET DER
ERFINDUNG
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Die
vorliegende Erfindung betrifft das Testen und im Besonderen das
Testen großintegrierter
Schaltungsvorrichtungen.
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STAND DER
TECHNIK
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Komplexe
großintegrierte
Schaltungen (VLSI als englische Abkürzung für very large scale integrated), die
auf einem einzelnen Halbleiterchip hergestellt werden, weisen Tausende
von funktionalen Schaltungselementen auf, die für diskrete Tests unzugänglich sind.
Aufgrund der Komplexität
der internen Zwischenverbindungen zwischen Schaltungselementen und
deren kombinatorischen Abhängigkeiten
untereinander, wird das Testen der Geräte- bzw. Vorrichtungsintegrität mit zunehmenden
Schaltungselementen immer zeitaufwändiger.
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Wenn
ein Halbleiterchip zum Beispiel fünfzig Eingangsverbindungen
aufweist, so entspricht die Anzahl der Eingangskombinationen 250. Zwar ist eine Anwendung dieser Anzahl
verschiedener Eingangsmuster, die Aufzeichnung der Ausgangsantworten
und ein Vergleich der Antworten mit den erwarteten Antworten möglich, allerdings
ist dies eine gewaltige Aufgabe und "praktisch" unmöglich
für moderne
Produktionstests.
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Ein
alternatives Testprotokoll wird in dem U.S. Patent US-A-3.614.608 (nachstehend "Giedd" genannt) beschrieben.
Giedd verwendet einen Zufallszahlengenerator zum Erzeugen von Testmustern.
Diese Technik reduziert den Aufwand der erforderlichen Mustererzeugung
zum Testen einer Vorrichtung erheblich. Grund dafür ist es,
dass ein Stichprobenmustergenerator im Gegensatz zu einem binären Zähler eine
Folge binärer Wörter erzeugt,
wobei die Aufteilung zwischen binären Nullen und Einsen näherungsweise
einer Aufteilung von 50% für
eine erhebliche Anzahl aufeinander folgender Wörter entspricht. Die Anzahl
der zum Testen verwendeten Wörter
ist deutlich niedriger als die insgesamt mögliche Anzahl verschiedener
binärer
Zählerkombinationen.
Während
dem Stichprobenmustertest weist jede Eingabe in eine getestete Vorrichtung
(DUT als englische Abkürzung
von device under test) eine 50%ige Wahrscheinlichkeit für den Empfang
einer binären
Null oder einer Eins als Eingabe auf.
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Ein
zweites Testprotokoll wird verwendet, um gewichtete Stichprobenmuster
als Eingaben in die DUT zu verwenden. Diese Technik umfasst die
Anwendung einer statistisch vorbestimmten größeren Anzahl binärer Einsen
oder binären
Nullen an die Eingangsstifte der DUT. Das Ziel ist es, ein gewichtetes
Testmuster anzuwenden, das einen maximalen Effekt auf unzugängliche
innere Schaltungselemente aufweist.
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Eine
Weitere Dissertation zum gewichteten Stichprobenmustertesten findet
sich in dem Artikel "The Weighted
Random Test-Pattern Generator" von
H.D. Schnurmann, IEEE Transactions on Computers, Vol. C-24, Nr.
7, Juli 1975, Seiten 696 ff. und in den U.S. Patenten US-A-3.719.885
(nachstehend "Carpenter" genannt), US-A-5.485.471,
US-A-4.688.223 und
US-A-5.414.716.
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Eine
weitere zur Verbesserung der Testfähigkeit verwendete Technik
ist die Integration zusätzlicher Schaltungsverbindungen
in die DUT zu dem einzigen Zweck des Testens. Diese Schaltungen
sollten so gering wie möglich
gehalten werden, angepasst an die Testanförderungen, da sich dadurch
die Verfügbarkeit
der Schaltungen für
die Routinefunktionen der Vorrichtung reduziert. Eine Vorrichtung,
die ein Beispiel für
die integrierte Testfähigkeit
darstellt, wird in dem U.S. Patent US-A-3.783.254 beschrieben.
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Um
einen Vergleich jedes Ausgangsbits mit einem erwarteten Ausgangsbit
zu verhindern, können "Signaturen" verwendet werden.
Die "Signaturen" sind eindeutige
Darstellungen, die einer bestimmten DUT-Ausgabe entsprechen. Jede
Signatur von einer DUT wird mit einer "gültigen
Signatur" verglichen.
Eine "gültige Signatur" ist eine Signatur,
die als Ergebnis einer ordnungsgemäß funktionierenden DUT erwartet
wird. Die Verwendung von "Signaturen" an Stelle des Vergleichs
jeder einzelnen Testantwort mit einer allgemein bekannten Ausgangsantwort
wird in dem U.S. Patent US-A-3.976.864 gelehrt.
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Die
Abbildung aus 1 veranschaulicht eine schematische
Ansicht der DUT 100. Die DUT 100 kann eine Mehrzahl
von Eingängen 104 und
Ausgängen 108 aufweisen.
Zwischen dem Eingang 104 und dem Ausgang 108 befinden
sich sequentielle Schaltungselemente, wie zum Beispiel 112, 116 als
Flip-Flops oder bistabile Schaltungen. Diese Elemente sind in einer
Kette 120 miteinander verbunden. In der DUT 100 können sich auch
andere Ketten 124, 128 befinden. In einer kompletten
Abtastvorrichtung ist jede Kette 120, 124, 128 aus Elementen
mit einem Eingang gekoppelt, der durch eine Taktleitung 130 getaktet
wird, so dass ein Auslesen jedes Elements, wie z.B. 112, 116,
möglich
ist.
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Zwischen
den Ketten 120, 124, 128 aus Elementen 112, 116 befinden
sich kombinatorische Logikschaltungen, z.B. 140, 144.
Die Logikschaltungen können
UND-Glieder, ODER-Glieder, NOR-Glieder und dergleichen aufweisen.
Bei einem vollständigen
Abtasttest der DUT 100 wird auf jedes Element 112, 116 einzeln zugegriffen
und jedes Element wird einzeln gelesen. Bei einem teilweisen Abtasttest
der DUT 100 werden nicht alle Elemente abgetastet.
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Dem
Stand der Technik entsprechende Testverfahren eigneten sich für die Anwendung
eines gewichteten Stichprobenmustertests für vollständige Abtasttests von Vorrichtungen.
Derartige vollständige
Abtasttests von Vorrichtungen sind jedoch teuer. Vollständige Abtasttests
erfordern es, dass jedes Element, wie z.B. 112, 116,
in einer Vorrichtung durch eine äquivalente
Abtastung dupliziert wird, wodurch das Auslesen der Informationen
in den Elementen 112, 116 ermöglicht wird. Somit wird ein
Flop durch einen Abtast-Flop
dupliziert, wobei eine bistabile Schaltung durch eine entsprechende
Abtastschaltung dupliziert wird, so dass auf jedes Element methodisch
zugegriffen werden kann, indem Informationen durch eine Anordnung
von Abtastelementen wie z.B. 120 mit Abtastäquivalenten
verschoben werden. Somit ist ein vollständiger Abtasttest einer Vorrichtung
teuer.
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Beim
teilweisen Abtasttesten muss nicht jedes Abtastelement in einer
getesteten Vorrichtung abgetastet werden. Stattdessen können in
eine Anordnung von Abtastelementen 120 eingegebene Informationen durch
die erste Anordnung kombinatorischer Logikschaltungselemente 140 über einen
Taktzyklus und über eine
zweite Anordnung kombinatorischer Logikschaltungselemente 144 über einen
zweiten Taktzyklus ausgebreitet werden, so dass intermediäre, nicht
abgetastete sequentielle Elemente 124 ausgelassen werden
können.
Die sequentiellen Elemente 124 sind zur besseren Veranschaulichung
in einer Kette dargestellt, wobei hiermit jedoch festgestellt wird,
dass die sequentiellen Elemente nicht unbedingt verbunden sind.
Deterministische teilweise Abtasttestmuster sind komplizierter und
erfordern somit einen deutlich größeren Testerspeicher zum Speichern
der Informationen. Zur Reduzierung der Testerspeicheranforderungen
werden gewichtete Stichprobenmustertests in vollständigen Abtastkonfigurationen
eingesetzt. Traditionelle gewichtete Stichprobenmustertests wurden
bislang jedoch noch nicht bei teilweisen Abtastkonfigurationen in
Größenordnungen eingesetzt,
die komplexer sind als die Erzeugung einer Gewichtung in vollständigen Abtastkonfigurationen.
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Somit
wäre eine
Gewichtungstechnik für
teilweise Abtastungen wünschenswert,
die gewichtete Stichprobentests einer Konfiguration bzw. eines Designs
ermöglicht,
um hohe Testerspeicheranforderungen zu vermeiden.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Vorgesehen
sind gemäß der vorliegenden
Erfindung ein Verfahren gemäß dem gegenständlichen
Anspruch 1 sowie eine Vorrichtung gemäß dem gegenständlichen
Anspruch 7. Bei der vorliegenden Erfindung handelt es sich um ein
Verfahren zur Verwendung gewichteter Stichprobenmustertests in einer
teilweisen Abtastvorrichtung. Ein Computer erzeugt deterministische
Muster an einer teilweisen Abtastkonfiguration. Deterministische
Muster, welche die gleiche Anzahl an Erfassungstakten zwischen benachbarten
Abtastlasten aufweisen, werden in Mustergruppen gemeinsam zusammengefasst.
Ein Computer bestimmt eine Anordnung von Gewichtungen, die jeder
der Mustergruppen entsprechen. Ein Tester, auf dem Chip oder außerhalb
des Chips, wendete die gewichteten Stichprobentestmuster gemeinsam
mit der entsprechenden Anzahl an Erfassungstaktimpulsen auf eine
getestete Vorrichtung an.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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Die
Vorteile der vorliegenden Erfindung werden für den Durchschnittsfachmann
auf dem Gebiet beim Lesen sowie der Ansicht der folgenden genauen
Beschreibung sowie der beigefügten
Zeichnungen besser verständlich.
In den Zeichnungen zeigen:
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1 ein
Blockdiagramm der getesteten Vorrichtung, wobei sequentielle Elemente
und kombinatorische Elemente abgebildet sind;
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2 ein
Blockdiagram des Datenpfads durch die verschiedenen Vorrichtungen
in dem Testprotokoll;
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3 ein
Flussdiagramm des Computerprogramms zur Gewichtungsberechnung;
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4 eine
Gewichtungsschaltung zur Auswahl der Gewichtung von Einsen und Nullen
aus einem Stichprobenmustergenerator;
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5 ein
Flussdiagramm eines Verfahrens zum Anwenden eines Konfliktregelmechanismus;
und
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6 ein
Ausführungsbeispiel
einer Konfliktregelungsschaltung zur Verwendung in Verbindung mit dem
in Bezug auf die Abbildung aus 5 beschriebenen
Verfahrens.
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GENAUE BESCHREIBUNG
DER ERFINDUNG
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Die
Abbildung aus 2 veranschaulicht das umfassende
Gesamtkonzept der Testvorrichtung und des Testverfahrens. Das in
der vorliegenden Anmeldung beschriebene Testprotokoll ist für eine umfassende Gattung
von Festkörpervorrichtungen
generisch, so dass die Entwicklung eines Protokolls für jede einzelne Vorrichtung
mit der Modellierung bzw. Gestaltung der getesteten Vorrichtung
(DUT) beginnt, wobei für
gewöhnlich
eine Teilenummer identifiziert und ein entsprechendes Logikmodell 204 erzeugt
wird. Das Logikmodell 204 kann auf einem Rechner simuliert
werden. Für
gewöhnlich
basiert die Simulation auf einer Prinzipskizze oder dem Logikmodell 204 jeder
Vorrichtung mit einer anderen Teilenummer, wobei die Zwischenverbindungen
zwischen internen funktionalen Elementen berücksichtigt werden, welche den
Eingang der DUT mit dem Ausgang der DUT verbinden. Für gewöhnlich weist
das Logikmodell 204 auch die Eigenschaft jedes funktionalen
Elements auf, wie zum Beispiel ein Schieberegisterkippglied, ein
UND-Glied, ein UND-Inversionsglied, ein ODER-Glied oder ein ODER-Inversionsglied,
etc.
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Ein
deterministischer Mustergenerator 206 kann dieses Logikmodell
(für gewöhnlich in
Computersoftwareform) zum Erzeugen deterministischer Muster verwenden.
Softwaretools für
die deterministische Mustererzeugung sind von verschiedenen Anbietern
erhältlich.
Die erzeugten ceterministischen Muster werden durch eine Gewichtungssoftware 208 gewichtet.
Die Gewichtungssoftware 208 bestimmt das Verhältnis von
Einsen und Nullen, die jedem Eingang der DUT zugeführt werden
können,
und die Software bestimmt statistisch entsprechende Gewichtungen
zum Filtern der Ausgabe eines als Software realisierten Stichprobenmustergenerators 212.
Der als Software realisierte Stichprobenmustergenerator 212 erzeugt
Pseudozufallsmuster, die durch die in der Gewichtungssoftware 208 bestimmten
Gewichtungen entsprechend gewichtet werden. Die Stichprobenmuster
können
in Echtzeit ("fliegend") nach Bedarf durch
den Tester 216 erzeugt werden, der die Eingabe der Stichprobenmuster
in die DUT 220 koordiniert.
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Die
gleichen gewichteten Stichprobenmuster, die in die DUT 220 eingegeben
werden, werden auch in die Simulation 224 einer gültigen bzw.
guten Vorrichtung eingegeben. Der gewichtete Stichprobenmustergenerator
des Testers 216 erzeugt somit die gleichen gewichteten
Stichprobenmuster, die von der Software 212 erzeugt werden,
zur Eingabe in die Simulation 224 einer guten bzw. gültigen Vorrichtung.
Für gewöhnlich werden
ein Zufallsnummer-Seed und LFSR-Konfigurationsinformationen zwischen
dem als Software realisierten gewichteten Stichprobenmustergenerator 212 und
dem Stichprobenmustergenerator 216 des Testers übertragen.
Bei der Simulation 224 einer gültigen Vorrichtung handelt
es sich um einen Computer oder einen Prozessor, der die Ausgangsverhalten
bzw. die Ausgangsreaktionen einer gültigen bzw. guten DUT für jede Gruppe der
Eingangsreize simuliert, die sowohl der Simulation 224 der
gültigen
Vorrichtung als auch der DUT 220 zugeführt werden.
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Um
einen bitweisen Vergleich der Ausgabe der DUT 220 mit der
Ausgabe der Simulation 224 der gültigen Vorrichtung zu verhindern,
wird die Ausgabe der DUT 220 durch ein Signaturregister
mit mehreren Eingaben (MISR als englische Abkürzung für multi-input signature register) 228 in
eine Signatur komprimiert. In ähnlicher
Weise wird die Ausgabe der Simulation 224 einer gültigen Vorrichtung
durch einen Signaturregistersimulator mit mehreren Eingaben (MISR
SIM) 232 komprimiert. Die Signatur des MISR SIM 232 ist
eine abgeleitete Funktion der Ausgabe der Simulation 224 einer
gültigen
Vorrichtung. Die Signatur des MISR SIM 232 sollte der Ausgabe
des MISR 228 entsprechen, wenn die DUT gültig bzw. "gut" ist.
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Die
Ausgabe des MISR 228 wird somit in einem Testersignaturkomparator 236 mit
der Ausgabe des MISR SIM 232 verglichen, um zu bestimmen,
ob die DUT 220 einen Fehler aufweist. Wenn die Signaturen
der DUT mit der Signatur des MISR SIM 232 übereinstimmen,
gilt die DUT als gültig
("fehlerfrei") oder gut und kann eingesetzt
werden 238. Wenn die Signatur einer fehlerhaften DUT nicht
mit der Signaturausgabe des MISR SIM 232 übereinstimmt,
kann die fehlerhafte DUT entsorgt oder einer weiteren Analyse durch
eine Diagnoseroutineeinheit 240 unterzogen werden. Die
Diagnoseroutineeinheit 240 kann ein Computerprogramm darstellen,
das das Logikmodell 204 variiert, um defekte bzw. fehlerhafte
DUTs zu simulieren. Die Diagnoseroutineeinheit führt das gewichtete Stichprobeneingabemuster
an verschiedenen Modellen aus, welche fehlerhafte DUTs simulieren,
um eine Ausgabe zu versuchen und zu reproduzieren, die der durch
die fehlerhafte DUT erzeugten Ausgabe entspricht.
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Häufig liegt
das Problem bei einer fehlerhaften DUT darin, dass einem Logikglied
der Übergang
misslingt und es auf einem bestimmten Logikwert "stehen bleibt". Das in der Abbildung aus 2 ausgeführte Testprotokoll
dient der Detektierung einer derartigen Situation. Die Testgeschwindigkeit
wird so angepasst, dass alle Schaltungselemente ausreichend Zeit
besitzen, um einen entsprechenden stabilen Zustand zu erreichen.
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Die
Abbildung aus 3 veranschaulicht ein Flussdiagramm 300 der
durch die Gewichtungssoftware 208 verwendeten Schritte
zur Bestimmung der Gewichtung für
den Tester. Die Gewichtungen basieren auf den durch das Logikmodell 204 erzeugten
deterministischen Mustern. Im Besonderen wird jede Gruppe deterministischer
Muster (eine Gruppe deterministischer Muster ist eine Sammlung deterministischer
Muster, welche die gleiche Anzahl von Erfassungstakten aufweisen)
gesammelt und für
jede Gruppe deterministischer Muster werden Gewichtungen erzeugt.
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In
dem Schritt 304 empfängt
die Gewichtungssoftware deterministische Muster für eine bestimmte DUT
von einem Generator 206 für deterministische Muster.
Die Erzeugung dieser deterministischen Muster wird unter Verwendung
des Logikmodells 204 erreicht und kann über eine Computersimulation
erfolgen. In dem Schritt 308 werden die deterministischen
Muster zusammengefasst. Die Gruppierungen basieren für gewöhnlich auf
der Anzahl der jedem Muster zugeordneten Erfassungstakte. Wenn jedoch
eine große
Anzahl von Vektoren erzeugt wird, nähert sich die Verteilung von
Einsen und Nullen einem Verhältnis
von 1:1, wodurch die Wirksamkeit der Gewichtungstechnik reduziert
wird. In diesen Fällen
können
die auf den Erfassungstakten basierenden Gruppierungen weiter unterteilt
werden. Jede Unterteilung kann Vektoren kombinieren, welche ähnliche
Schaltungsbereiche der getesteten Vorrichtung testen.
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Jede
Gruppe der deterministischen Muster werden einzeln behandelt. Die
Bits in einer Gruppe deterministischer Muster, die einem bestimmten
Abtastelement der DUT zugeordnet sind, werden zusammengeführt. In
dem Schritt 312 wird eine Ansammlung der Bits mit einem
bestimmten Logikwert gezählt,
im Besondern wird entweder die Anzahl der aktiven Bits (die Anzahl
der Bits mit einem Logikwert von "1")
oder der passiven Bits (Anzahl der Bits mit einem Logikwert von "0") für
jedes Abtastelement bestimmt. Aus diesen Informationen wird ein Zählwert berechnet,
der jeder Ansammlung von Bits zugeordnet ist.
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In
dem Schritt 316 werden die Zählwerte mit anderen Zählwerten
mit ähnlichem
Wert zusammengefasst oder "in
Feldern zusammengefasst".
Vorzugsweise werden 2n Felder erzeugt, wobei "n" eine positive ganze Zahl darstellt.
Theoretisch ist die Anzahl der Felder unbegrenzt. Praktische Erwägungen begrenzen
jedoch die Anzahl der anzuwendenden Gewichtungen und somit die Anzahl
der verwendeten Felder. Die Anzahl der Felder ist für die vorliegende
Erfindung zwar ohne Bedeutung, wobei sich das bevorzugte Ausführungsbeispiel
der Gewichtungsschaltkreisanordnung jedoch besonders für die Behandlung
einer Anzahl von 2n Felder eignet.
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In
dem Schritt 320 werden die Gewichtungen jedem Feld zugeordnet.
In einem Ausführungsbeispiel werden
die Gewichtungen umgekehrt proportional zu der Anzahl der aktiven
(oder passiven) Bits oder Zählwerte
zugewiesen. Wenn zum Beispiel 2n Felder
so angeordnet sind, dass das Feld 1 den höchsten Zählwert und das Feld 2n den niedrigsten Zählwert aufweisen, wobei der
Zählwert
der Anzahl der aktiven Bits in dem deterministischen Muster für eine bestimmte
Abtastung darstellt, so kann dem Feld 1 eine Gewichtung von 1/2n
und dem Feld 2n eine Gewichtung von 1 zugewiesen
werden. Das Ausführungsbeispiel
der Gewichtungsschaltung sieht Grenzen vor, die eine Einschränkung umfassen
können,
dass nicht alle 2n Gewichtungen durch die
Gewichtungsschaltkreisanordnung erzeugt werden können. Bei einem derartiger
Ausführungsbeispiel
werden bestimmte Felder in benachbarte Felder abgebildet oder mit
diesen kombiniert.
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Nachdem
jedem Abtastelement einer bestimmten Gruppierung deterministischer
Muster eine Gewichtung zugewiesen worden ist, bestimmt das Gewichtungsprogramm
in dem Schritt 324, ob alle deterministischen Mustergruppierungen
verarbeitet worden sind. Wenn dies nicht der Fall ist, wird in dem
Schritt 328 die nächste
Gruppierung deterministischer Muster ermittelt und gemäß der Schritte 312 bis
einschließlich 324 verarbeitet.
Nachdem allen Abtastelementen für
jede der deterministischen Mustergruppen Gewichtungen zugewiesen
worden sind, ist die Gewichtungsbestimmung in dem Schritt 332 abgeschlossen,
wobei die Gewichtungen für
eine Computersimulation sowie zum Laden in den Tester 216 bereit
sind.
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Der
Tester 216 verwendet die durch das Verfahren aus der Abbildung
aus 3 erzeugten Gewichtungen, um pseudozufällige Anzahlen
zu gewichten. Zu diesem Zweck kann der Tester 216 eine
Gewichtungsschaltung 400 verwenden, wie dies in der Abbildung
aus 4 dargestellt ist. In dem veranschaulichten Ausführungsbeispiel
weist jede Eingabe in die DUT eine entsprechende Pseudozufallszahlengenerator-
und Gewichtungsschaltung 400 auf.
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Das
in der Abbildung aus 4 dargestellte Ausführungsbeispiel
der Gewichtungsschaltung verwendet die Ausgaben der ersten fünf Stufen
eines Pseudozufallmustergenerators, der ein bit-lineares Rückkopplungsschieberegister
("LFSR") 402 verwenden
kann, und verbindet jede Stufe durch in Kaskaden geschaltete UND-Glieder 404, 406, 408, 410 mit
einem Gewichtungsselektor 412. Jede der Leitungen von dem
LFSR 402 ist so konfiguriert, dass im Wesentlichen eine
50:50-Verteilung von Nullen und Einsen erzeugt wird. Dies wird durch
die Eigenschaft eines Pseudozufallsmustergenerators bestätigt. Die
Leitung 402e erzeugt somit zu 50% Einen oder Nullen. Wenn
die Leitung 402e jedoch eine UND-Verknüpfung mit 402d aufweist,
so beträgt
die Wahrscheinlichkeit, dass an dem Ausgang 404a des UND-Glieds 404 eine
binäre
Eins erzeugt wird, lediglich 25%. Im Gegensatz dazu beträgt die Wahrscheinlichkeit,
dass an dem Ausgang 404a eine binäre Null erzeugt wird, 75%.
Durch erfolgreiche Halbierung der Wahrscheinlichkeiten, sind die
Wahrscheinlichkeiten für
die Erzeugung einer binären
Eins oder Null an jeder der Ausgangsleitungen wie folgt gegeben.
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Der
Gewichtungsselektor 412 wählt eine der Eingangsleitungen 402e, 404a, 406a, 408a oder 410a aus,
durch welche die Ausgangsleitung 412a geführt werden
muss. Der Gewichtungsselektor 412 regelt ferner, durch
welche Zyklen die ausgewählte
Ausgabe geführt
wird.
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Wenn
zum Beispiel die Leitung 402e zur Gewichtung (Gewichtung
von Eins) ausgewählt
wird, würde der
Gewichtungsselektor 412 diese Leitung durch jeden Verschiebungszyklus
des LFSR 402 abgetastet. Wenn die Leitung 404a ausgewählt wird,
erfolgt die Abtastung bei jeder zweiten Verschiebung. Bei der Leitung 406a erfolgt
die Abtastung bei jeder dritten Verschiebung, wobei die Abtastung
bei 408e bei jeder vierten Verschiebung erfolgt, und wobei
bei 410a die Abtastung bei jeder fünften Verschiebung erfolgt.
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Eine
Verzögerung
der Verschiebung reduziert die Abhängigkeiten zwischen aufeinander
folgenden Mustern. Die Verzögerung
der Verschiebungen führt
ferner zu Gewichtungsmustern, die den in der vorstehenden Tabelle
dargestellten statistischen Gewichtungen entsprechen. Die Steuereingänge 412b und 412c sorgen
für die
Auswahl der Eingangsleitung und der Zeit, durch die sie getastet
werden sollen. Eine Endkontrolle, die durch den Eingang 414a vorgesehen
wird, wählt
aus, ob binäre
Nullen oder binäre
Einsen eine höhere
Gewichtung erhalten sollen. Beim Fehlen eines aktiven Steuersignals 414a leitet
das exklusive ODER-Glied 414 die Ausgangsleitung 412a unverändert auf
der Leitung 414b. Die Aktivierung des Anschlusses 414a gewichtet die
Ausgaben zugunsten einer binären
Eins, indem die Anordnung der Spalten 2 und 3 aus der vorstehenden Tabelle
umgekehrt wird, um eine Auswahl der Gewichtungen 1, 3, 7, 15 oder
31 für
binäre
Einsen vorzusehen. Die beschriebene Gewichtungsschaltung und der
Zufassmustergenerator können
in der getesteten Vorrichtung selbst implementiert werden.
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Die
getesteten Vorrichtungen in dem Testprotokoll selbst beachten strenge
vorbestimmte Regeln, damit die binäre Logik einen Konflikt zwischen
Logikelementen verhindert. Ein Konflikt entsteht, wenn eine unzulässige Eingabe
in die DUT bewirkt, dass Schaltungselemente gleichzeitig verschiedene
Logikwerte einem gemeinsamen Punkt in der Schaltung zuweisen. Dies
kann erfolgen, wenn die Vorrichtung den strengen vorbestimmten Regeln
nicht folgt. Die Abbildung aus 5 veranschaulicht
ein Flussdiagramm eines Verfahrens der Konfliktregelung.
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Das
veranschaulichte Konfliktregelungsverfahren eignet sich speziell
zum Verifizieren, dass die in Echtzeit erzeugten Muster in der DUT
keinen Konflikt verursachen. In dem Schritt 504 werden
die Gewichtungen der simulierten Muster gemäß der Beschreibung in dem Flussdiagramm
aus 3 bestimmt. Ein Computer simuliert den Betrieb
der DUT an verschiedenen möglichen
Mustern in dem Schritt 508 und bestimmt in dem Schritt 512 mögliche Vektoren
in den Mustern, die einen Konflikt in der DUT verursachen können. Der Computer
kennzeichnet in dem Schritt 516 danach Konflikte verursachende
Vektoren, so dass diese eliminiert werden können. In dem Schritt 520 wird
aus den als zu eliminieren gekennzeichneten Vektoren eine Vektoreliminierungstabelle
erzeugt und in dem Tester gespeichert. Die Vektoreliminierungstabelle
kann einen Vektor und ein entsprechendes Bit aufweisen, das anzeigt,
ob der Vektor der DUT zugeführt
oder nicht zugeführt
werden soll. In Echtzeit durch das LFSR erzeugte Stichprobenmuster
werden in dem Schritt 524 verglichen, um zu bestimmen,
ob ein Vektor eliminiert werden muss. Wenn ein Vektor eliminiert
werden muss, kann die Schaltkreisanordnung zur Konfliktregelung
den Vektor unter Verwendung einer Vielzahl möglicher Verfahren eliminieren,
einschließlich
dem Anhalten des Taktes zum Abtasten der Eingabe der DUT, so dass
das LFSR den Vektor nach außen
verschiebt, wobei der verschobene Vektor nicht in die DUT gelesen
wird. Somit wird der einen Konflikt verursachende Vektor in dem
Schritt 528 eliminiert. In dem Schritt 532 gehen
alle weiteren Vektoren durch.
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Die
Abbildung aus 6 veranschaulicht ein Verfahren
einer Konfliktregelungsschaltung, die sich zur Verwendung in Verbindung
mit dem in Bezug auf die Abbildung aus 5 beschriebenen
Verfahren eignet. Der Tester 600 weist ein Pseudozufallsgenerator-LFSR 604 auf,
das durch einen LFSR-Takt 608 getaktet wird. Während jedem
LFSR-Taktzyklus gibt das LFSR 604 über die Gewichtungsschaltung 612 einen
Vektor an eine DUT 616 aus. Die Abtasteingänge 620 der
DUT 616 werden ebenfalls unter Verwendung eines Abtasttaktes 624 getaktet.
Eine Konfliktregelungsschaltung 636 vergleicht die Ausgabe
des LFSR 604 mit einer Vektoreliminierungstabelle, um zu
bestimmen, ob der eingegebene Vektor zulässig ist. Der Fachmann kann
die Konfliktregelungsschaltung in dem Tester implementieren. Wenn
der einzugebende Vektor einen Konflikt verursacht, wird der Vektor
durch die Konfliktregelungsschaltung 636 entfernt. In einem
Ausführungsbeispiel
wird diese Entfernung durch Anpassung der Taktzeitsteuerung erreicht.
Die Ausgabe der DUT 616 wird an ein MISR 640 ausgegeben,
um die Erzeugung von folgenden Pseudozufallszahlenmustern durch
das LFSR 604 zu erleichtern.
