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STAND DER TECHNIK
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1. Gebiet
der Erfindung
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Die
vorliegende Erfindung betrifft die Schaltungsprüfung und im Besonderen die
Prüfung
integrierter Schaltungen unter Verwendung gewichteter Prüf- bzw.
Testeingaben.
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2. Beschreibung des Stands
der Technik
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Komplexe
integrierte Schaltungen, die auf einem einzelnen Halbleiterchip
hergestellt werden, weisen sowohl sequentiell als auch kombinatorisch Tausende
von Schaltungselementen auf. Diese Schaltungselemente sind physikalisch
für diskrete unabhängige Tests
nicht zugänglich.
Aufgrund der Komplexität
der internen Zwischenverbindungen und den bestehenden Abhängigkeiten
zwischen den Schaltungselementen ist das Prüfen einzelner Schaltungselemente
sowie der Bausteinintegrität
insgesamt im Zuge der zunehmenden Anzahl von Schaltungselementen
immer zeitaufwändiger
geworden.
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Dem
Stand der Technik entsprechende Tests von integrierten Schaltungen
verwenden die Modifikation mindestens einiger der sequentiellen
Elemente (oder Speicherelemente) der geprüften oder getesteten Schaltung,
indem ein bistabiles Element und ein gekoppelter Schalter (Multiplexer)
hinzugefügt werden,
und mit der seriellen Kopplung der verriegelten sequentiellen Elemente,
so dass mindestens ein Schieberegister zwischen einem Testeingangsgenerator
und einer Ausgangserfassungsschaltung gebildet wird. Die bistabilen Elemente
werden jeweils durch einen Systemtakt gesteuert. Jede serielle Kopplung
sequentieller Elemente wird als eine Abtastkette oder ein Abtastregister
bezeichnet. Jedes verriegelte sequentielle Element wird als ein
Abtastelement oder ein Abtast-Flip-Flop bezeichnet. Diese Testeingänge von
dem Test- bzw.- Prüfgenerator werden
in die Speicherelemente gescannt, und die Testergebnisse werden
durch das Abtastregister aus den Speicherelementen gescannt.
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Jedes
sequentielle Schaltungselement ist zusätzlich mit mindestens einem
kombinatorischen Schaltungselement gekoppelt, wobei ein kombinatorischer
Logikblock gebildet wird. Zum Prüfen
der Funktionalität
und der Leistungsfähigkeit
eines kombinatorischen Logikblocks werden verschiedene Kombinationen
von Prüfbits
aus dem gekoppelten Abtastelement in den kombinatorischen Logikblock eingegeben,
empfangen durch ein Abtastregister. Jedes Abtastelement (mit Ausnahme
an den Enden der Kette) überträgt eine
Eingabe zu einem anderen gekoppelten Abtastelement oder empfängt eine
Ausgabe von einem anderen gekoppelten Abtastelement, oder alternätiv dem
gekoppelten Logikblock gemäß dem Zustand
einer Signaleingabe in den gekoppelten Schalter. Einer der Speicherbausteine
bildet das Ende der Kette und empfängt eine Abtasteingabe von
dem Prüfeingabegenerator,
die über
einen Eingabestift an die integrierte Schaltung bereitgestellt werden
kann. Ein anderer der Speicherbausteine bildet das andere Ende der
Kette und stellt eine Abtastausgabe bereit, die an die Ausgabeerfassungsschaltung
bereitgestellt wird, die an einen Ausgabestift der integrierten
Schaltung vorgesehen werden kann. Nachdem eine entsprechende Prüfeingabe
in das Abtastelement verschoben worden ist, wird sie gewechselt
bzw. umgeschaltet, so dass der kombinatorische Logikblock ausgeführt wird,
indem der Eingangszustand zu dem kombinatorischen Logikblock übertragen
wird, entsprechend den Testdaten auf die übliche Art und Weise. Das Ergebnis
wird von dem Abtastelement erfasst und durch die Abtastkette zu der
Erfassungsschaltung übertragen,
wenn das Abtastelement in den Abtastketten-Verschiebungsmodus umgeschaltet
wird.
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Gemäß dem Stand
der Technik wird für
Tests bzw. Prüfungen
in Zufallsmuster-Prüfeingabegenerator
eingesetzt, um für
alle Abtastketten der geprüften bzw.
getesteten integrierten Schaltung (und folglich selektiv für jeden
kombinatorischen Logikblock) ein deterministisches Prüfmuster
mit Bits logischer 1er und logischer 0er zu erzeugen, wobei die
Wahrscheinlichkeiten für
einen Wert einer logischen 1 und einen Wert einer logischen 0 identisch
sind. Bei dem Stand der Technik entsprechenden Tests wird ferner ein
gewichteter Zufallsmuster-Prüfeingabegenerator eingesetzt,
um Zufallsbits mit einer Wahrscheinlichkeit für den Logikwert 1 zu erzeugen,
die ungleich 0,5 ist.
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In
einer Fertigungsumgebung ist es kaum möglich jedes Element einer integrierten
Schaltung einzeln zu prüfen.
Stattdessen wird eine Schaltung auf herkömmliche Art und Weise auf ein
bestimmtes Maß der
Präzision
getestet. Ein hohes Maß der
Präzision
erfordert allgemein eine Mehrzahl von Eingangsprüfanordnungen für jede Abtastkette.
Diese Prüfanordnungen
weisen eine unterschiedliche deterministische Eingangs- bzw. Eingabegewichtung auf.
Eine große
Anzahl von Schaltungselementen erfordert somit eine große Anzahl
von Prüfdaten,
die der zu prüfenden
integrierten Schaltung in Echtzeit bereitgestellt werden müssen, um
die Prüfzeit
so gering wie möglich
zu halten, wobei eine Prüfdauer,
die länger
ist als erforderlich, nicht akzeptabel ist. Diese große Menge der
Echtzeitdaten macht eine teuere Prüfvorrichtung erforderlich.
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Das
U.S. Patent US-A-5,612,963 offenbart eine digitale Prüferzeugungsschaltung
zur Eigenprüfung
bzw. Selbstprüfung
eines elektronischen Schaltungsbausteins durch das Erzeugen einer
Pseudozufalls-Signalsequenz und eine Gewichtungseinrichtung für den Empfang
der Pseudzufalls-Signalsequenz
und zum Erzeugen einer gewichteten Ausgangssequenz für eine gewichtete
Zufallsmusterprüfung
unter Verwendung von nur drei Gewichtungen.
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Das
Problem ist es, eine große
Menge von Gewichtungsgruppen in Echtzeit für einen auf einer Halbleiterscheibe
integrierten gewichteten Zufallsmustergenerator bereitzustellen,
um eine außerordentlich
hohe Fehlerabdeckung zu erreichen.
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Vorgesehen
ist gemäß einem
ersten Aspekt der vorliegenden Erfindung eine Halbleiterscheibe gemäß dem gegenständlichen
Anspruch 1.
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Vorgesehen
ist gemäß einem
zweiten Aspekt der vorliegenden Erfindung ein Verfahren gemäß dem gegenständlichen
Anspruch 4.
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Die
vorliegende Erfindung wird anhand von Ausführungsbeispielen ohne dadurch
einzuschränken
beschrieben, wobei die Erfindung in den anhängigen Zeichnungen veranschaulicht
ist. In den Abbildungen der Zeichnungen sind die gleichen Elemente mit übereinstimmenden
Bezugsziffern bezeichnet. In den Zeichnungen zeigen:
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1 ein
Ausführungsbeispiel
einer integrierten Schaltung gemäß der vorliegenden
Erfindung;
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2 ein
Ausführungsbeispiel
eines Gewichtungsgenerators gemäß der vorliegenden
Erfindung;
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3 ein
Ausführungsbeispiel
einer Gewichtungsabruf- und Verteilungseinrichtung gemäß der vorliegenden
Erfindung; und
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4 ein
Flussdiagramm eines Ausführungsbeispiels
eines Verfahrens zur Bereitstellung eines gewichteten Prüfdaten-Bitstroms an eine
Abtastkette für
eine einzelne Gruppe von Steuersignalen gemäß der vorliegenden Erfindung.
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Die
Reihenfolge der Beschreibung bedeutet nicht, dass diese Abläufe unbedingt
alle von ihrer Reihenfolge abhängig
sind.
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In
der folgenden Beschreibung werden verschiedene Aspekte und Einzelheiten
der vorliegenden Erfindung beschrieben. Für den Fachmann auf dem Gebiet
ist es jedoch ersichtlich, dass die vorliegende Erfindung auch nur
mit einigen oder mit allen Aspekten der vorliegenden Erfindung ausgeführt werden
kann. Zu Zwecken der Erläuterung
sind besondere Zahlen bzw. Anzahlen, Materialien bzw. Werkstoffe
und Konfigurationen ausgeführt,
um ein umfassendes Verständnis
der vorliegenden Erfindung zu vermitteln. Für den Fachmann auf dem Gebiet
der vorliegenden Erfindung ist es jedoch auch ersichtlich, dass
die vorliegende Erfindung auch ohne die speziellen Aspekte und Details
ausgeführt
werden kann. In anderen Fällen
wurden allgemein bekannte Merkmale weggelassen oder vereinfacht
dargestellt, darunter Vorrichtungen und Verfahrensschritte, um die
vorliegende Erfindung nicht unnötig zu
verschleiern.
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Verschiedene
Operationen bzw. Abläufe werden
als eine Mehrzahl diskreter Schritte beschrieben, die wiederum so
ausgeführt
werden, wie dies für das
Verständnis
der vorliegenden Erfindung am nützlichsten
ist. Die Reihenfolge der Beschreibung bedeutet allerdings nicht,
dass diese Operationen unbedingt von ihrer Reihenfolge abhängig sind,
wobei dies im Besonderen für
die Reihenfolge der dargelegten Schritte gilt. Etwaige zwingend
erforderliche Reihenfolgen sind hingegen ausdrücklich erwähnt oder für den Fachmann auf dem Gebiet
deutlich erkennbar. Ferner werden wiederholt die Ausdrücke „in einem
Ausführungsbeispiel" und/oder „ein Ausführungsbeispiel" erwähnt. Diese
Aussagen beziehen sich nicht unbedingt alle auf das gleiche Ausführungsbeispiel,
wobei dies jedoch aber auch der Fall sein kann.
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In
Bezug auf die Abbildung aus 1 ist eine zu
prüfende
integrierte Schaltung dargestellt, die mindestens eine Abtastkette 104 aufweist,
die als die Abtastketten 104a–104n dargestellt
ist. Die Abtastkette befindet sich auf einer Halbleiterscheibe 102. Die
Abtastketten 104 weisen jeweils strukturierte Abtastelemente
(nicht abgebildet) der zu prüfenden
integrierten Schaltung auf, die jeweils mit mindestens einer strukturierten
kombinatorischen Elementschaltung (nicht abgebildet) der zu prüfenden integrierten Schaltung
gekoppelt sind. Die Ausgangsseite jeder Abtastkette ist alternativ
mit einer Ausgangserfassungsschaltung auf oder außerhalb
der Halbleiterschaltung gekoppelt, dargestellt als ein in die Halbleiterscheibe
integriertes Signaturregister mit mehreren Eingängen (MISR) 108, das
den Ausgang bzw. die Ausgabe jeder kombinatorischen Elementschaltung nach
der Übertragung
durch die Abtastkette 104i (wobei „i" jede implementierte Abtastkette bezeichnet)
empfängt.
Das MISR 108 vergleicht die erfassten Ausgabebits mit prädizierten
Ausgabebits, um die Validität
der zu prüfenden
Schaltung zu bestimmen. Allgemein werden die komprimierten Daten
mit der prädizierten
Ausgabe vergleichen, was für
gewöhnlich
als Signatur bezeichnet wird. Die Fehlerdetektierung erfolgt, wenn
sich die von einer Schaltung realisierte Signatur von der Signatur
einer fehlerfreien Ausführung
der Schaltung unterscheidet.
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Die
Dateneingabe in jede Abtastkette wird durch eine Gewichtungsgeneratorschaltung (WG-Schaltung) 112 gemäß der vorliegenden
Erfindung bereitgestellt, die als die Gewichtungsgeneratoren 112a bis 112n dargestellt
ist, wobei gemäß der Abbildung
WG 112a eine Eingabe in die Abtastkette 104a bereitstellt,
WG 112b eine Eingabe in eine Abtastkette 112b,
WG 112c eine Eingabe in eine Abtastkette 104c und
WG 112n eine Eingabe in eine Abtastkette 104n.
Der Aufbau eines Ausführungsbeispiels
eines Gewichtungsgenerators 112 wird hierin im Besonderen
in Bezug auf die Abbildung aus 2 gelehrt.
Vorzugsweise befindet sich jeder Gewichtungsgenerator 112 auf
der Halbleiterscheibe. Jeder Gewichtungsgenerator 112i (wobei „i" jeden implementierten
Gewichtungsgenerator bezeichnet) stellt eine bestimmte gewichtete
Pseudozufalls-Eingabe an
die Abtastkette 104i bereit, mit der er gekoppelt ist,
wobei „Gewichtung" hier die Wahrscheinlichkeit der
Realisierung eines Ein-Bit-Wertes für jedes Bit der Eingabe in
die Abtastkette 104i bedeutet.
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Jeder
Gewichtungsgenerator 112i empfängt Pseudozufalls-Signaleingaben von
einem herkömmlichen
Pseudozufalls-Mustergenerator 120 (PRPG) in
Form von „k" einzelnen digitalen
Signaleingaben 116i (wobei „i" die „k" Signaleingaben in jeden Gewichtungsgenerator 112i bezeichnet,
und wobei jede Signaleingabe mindestens eine separate Signalleitung
umfasst). Es ist speziell in vorgesehen, dass die Anzahl der digitalen
Signale sowie die statistische Verteilung hoher und niedriger Bits
(oder Einser und Nullen) jeder einzelnen Signaleingabe für jeden
Gewichtungsgenerator 112i speziell bzw. unterschiedlich
sein kann. Jeder Gewichtungsgenerator 112i empfängt zusätzlich ein
Signal, das die Erfinder vorzugsweise als „Zufallsgewichtungsbestimmungs"-Signaleingabe 124i bezeichnen
(wobei „i" eine implementierte
Zufallsgewichtungsbestimmungs-Signaleingabe in einen Gewichtungsgenerator „i" bezeichnet, und
wobei jede Signaleingabe mindestens eine separate Signalleitung
umfasst), die ein Datenfeld einer Schaltung bildet, welche die Erfinder
vorzugsweise als eine „Gewichtungsabruf-
und Verteilungs"-Schaltung 128 (WRD)
bezeichnen. Die Begriffe „Zufallsgewichtungsbestimmungssignal" und „Gewichtungsabruf- und Verteilungseinrichtung" werden nachstehend
in der vorliegenden Beschreibung verwendet. Die Zufallsgewichtungsbestimmungs-Signaleingabe 124i ist
ein Signal, dessen Wert die gewichteten Pseudozufalls-Abtasteingabebits
bestimmt, die der Abtastkette 112i zugeführt werden, und
deren Erzeugung, die in Bezug auf die Abbildungen der 2 und 3 offenbart
wird, umfasst somit die Herleitung der Gewichtungseingabe in die
Abtastkette 104. Ein Ausführungsbeispiel des hierin in Bezug
auf die Abbildung aus 2 offenbarten Gewichtungsgenerators 112i offenbart,
wie das Gewichtungsbestimmungssignal die zugeführten gewichteten Abtasteingabebits
bestimmt. Jede Gewichtungsgeneratorschaltung 112i gibt
ein Pseudozufalls-Gewichtungsbitsignal 148i aus (wobei „i" jedes hier mit a–n dargestellte
Pseudozufalls-Gewichtungsbitsignal bezeichnet),
die Gewichtung jedes durch das Zufallsgewichtungsbestimmungssignal 124i bestimmten Bits.
Das Gewichtungsbitsignal wird in das Flip-Flop ganz links der Abtastkette 104i verschoben,
zur Übertragung
entlang der Abtastkette 104i und das abschließende Laden
in eine kombinatorische Elementschaltung.
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Eine
Daten-Download-Schaltung 168 lädt jedes Gewichtungsbestimmungssignal 124 des
Datenfelds der in dem Speicher 136 gespeicherten Daten in
die entsprechende Gewichtungsgeneratorschaltung 112i synchron
zu der Bereitstellung des entsprechenden Prüfdatenbits durch die Gewichtungsgeneratorschaltung 112i an
den Prüfdaten-Bitstrom 148i herunter.
Ein Ausführungsbeispiel
der Daten-Download-Schaltung 168 umfasst
eine Steuerschaltung, die als die separaten Einheiten 128, 132, 140 dargestellt
ist, welche jedes Datenfeld für
die Datenanordnung aus dem Speicher 136 in eine Pufferschaltung 156 liest,
und eine Pufferschaltung 156, welche jedes Datenfeld für eine Datenanordnung
von der Daten-Download-Schaltung 168 an
die Gewichtungsgeneratorschaltung 112i ausgibt, synchron
zu der Bereitstellung des entsprechenden Prüfdatenbits durch die Gewichtungsgeneratorschaltung 112i an
jeden Prüfdaten-Bitstrom 148i.
In dem bevorzugten Ausführungsbeispiel
umfasst die Daten-Download-Schaltung 168 separate Einheiten,
die in den Abbildungen der 1 und 3 als
die „Gewichtungsabruf-
und Verteilungs"-Schaltung 128,
die „gewichtete
Zufallsmuster-Prüf-Controller"-Schaltung (WRPTC) 140 und
die „Speicherabbildungseinheit"-Schaltung 132 dargestellt
sind. Wie dies für
den Fachmann auf dem Gebiet verständlich ist, stellen andere
spezielle Steuerschaltungen das Zufallsgewichtungs-Bestimmungssignal 124 von
einem Speicher 136 an den Gewichtungsgenerator 112i bereit und
sind in der vorliegenden Erfindung speziell enthalten. Die Erfinder
bevorzugen zum Beispiel eine durch eine endliche Schaltung implementierte
Schaltung, wobei eine alternative Schaltung hingegen einen programmierten
Computer aufweist. Das bevorzugte Ausführungsbeispiel der Daten-Download-Schaltung
ist eine Schaltung auf der gleichen Halbleiterscheibe wie die zu
prüfende
integrierte Schaltung.
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Ein
Ausführungsbeispiel
der Gewichtungsabruf- und Verteilerschaltung 128 wird in
Bezug auf die Abbildung aus 3 nachstehend
speziell gelehrt. Die Gewichtungsabruf- und Verteilerschaltung 128 empfängt Eingaben
von einem Speicher 136 über
eine Controller-Schaltung, welche die Erfinder vorzugsweise „Speicherabbildungseinheit-Schaltung" 132 nennen,
gemäß einer
Eingabe von einer Schaltung, welche die Erfinder vorzugsweise als
eine „Gewichtete
Zufallsmuster-Prüf-Controller"-Schaltung 140 bezeichnet.
Demgemäß wird jede
Einheit, d.h. der Speicher 136, die Speicherabbildungseinheit-Schaltung 132 und
die Gewichtete Zufallsmuster-Prüf-Controller-Schaltung 140 gelehrt,
wenn die Beschreibung nachstehend in Bezug auf die Gewichtungsabruf-
und Verteilerschaltung in Bezug auf die Abbildungen der 1 und 3 ausgeführt wird. Die
Begriffe „Speicherabbildungseinheit" und Gewichteter
Zufallsmuster-Prüf-Controller" werden nachstehend
in der Beschreibung zur Beschreibung der entsprechenden Schaltungen 132 und 140 verwendet.
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In
folgendem Bezug auf die Abbildung aus 2 steuert
der Gewichtungsgenerator 112i die spezifische Gewichtung
des gewichteten Eingangssignals, das in eine Abtastkette 104i eingegeben
wird. Ein Ausführungsbeispiel
eines Gewichtungsgenerators 112 weist herkömmliche
Zufallssignaleingänge 116 auf,
die veranschaulichend als vier parallele Leitungen 116ia bis 116id für einen
Gewichtungsgenerator 112i dargestellt sind. Die Signale 116ia bis 116id übertragen
jeweils ein binäres
Pseudozufallssignal mit einer identischen Wahrscheinlichkeit für eine Eins
und eine Null. Sie bilden Eingänge
in Logikschaltungen, welche logische Kombinationen der Signale erzeugen.
Speziell für
die vier Signaleingänge 116ia bis 116id werden
15 unterschiedliche Zufallsgewichtungssignale 144 erzeugt,
deren veranschaulichende Wahrscheinlichkeit eines Bits von 1/16
bis 15/16 reicht. Das Zufallsgewichtungssignal 144a stellt
veranschaulichend eine Wahrscheinlichkeit von 1/16 dar, wobei das
Zufallsgewichtungssignal 144b veranschaulichend eine Wahrscheinlichkeit
von 2/16 darstellt, wobei das Zufallsgewichtungssignal 144c veranschaulichend
eine Wahrscheinlichkeit von 4/16 darstellt, wobei das Zufallsgewichtungssignal 144d veranschaulichend
eine Wahrscheinlichkeit von 10/16 darstellt, wobei das Zufallsgewichtungssignal 144e veranschaulichend
eine Wahrscheinlichkeit von 8/16 darstellt, und wobei das Zufallsgewichtungssignal 144f eine
Wahrscheinlichkeit von 15/16 darstellt. Für den allgemeineren Fall mit „n" herkömmlichen Zufallsgewichtungssignaleingaben,
die jeweils veranschaulichend eine übereinstimmende Wahrscheinlichkeit
für Eins
und Null aufweisen, werden 2n – 1 verschiedene
Zufallsgewichtungssignale erzeugt, die in der Wahrscheinlichkeit
von 1/2n bis (2n – 1)/2n reichen. Jedes der unterschiedlichen Zufallsgewichtungssignale
ist mit der Eingangsseite eines Schalters (Multiplexer) 152 gekoppelt,
gesteuert durch ein Zufallsgewichtungsbestimmungssignal 124i.
Der Schalter 152 trifft seine Auswahl aus allen gekoppelten
unterschiedlichen Zufallsgewichtungssignalen abhängig von dem Wert des Gewichtungsbestimmungssignals 124i.
In dem bevorzugten Ausführungsbeispiel
sieht die Zufallsgewichtungsbestimmungssignal-Eingabe 124i ein
n Bit Datenfeld vor, um eine gewünschte
Gewichtung der 2n – 1 separaten Zufallsgewichtungssignahe 144 zu
verändern, die
vorzugsweise als n separate Leitungen konfiguriert sind, die jeweils
ein Bit bereitstellen. Das Zufallsgewichtungsbestimmungssignal 124i steuert
Bit für Bit
den Inhalt des Zufallsgewichtungs-Bit-Signals 148i. Das Zufallsgewichtungsbestimmungssignal wird über die
Gewichtungsabruf- und Verteilerschaltung 128 aus dem Speicher 136 eingegeben.
Jedes Gewichtungsbestimmungssignal 124i für ein Zufallsgewichtungs-Bit
des Zufallsgewichtungs-Bit-Signal 148i wird
aus einem gespeicherten Wert in dem Speicher 136 speziell
bestimmt.
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In
folgendem Bezug auf die Abbildung aus 3 stellt
die Gewichtungsabruf- und Verteilerschaltung 128 jeder
Gewichtungsgeneratorschaltung (/112i) des Schalters 152 das
Gewichtungsbestimmungssignal 124i synchron zu der Rate
des Zufallsgewichtungs-Bit-Signals 148i bereit. Die Gewichtungsabruf-
und Verteilerschaltung 128 ruft aus dem Speicher 136 (in
Bezug auf die Abbildung aus 1 dargestellt)
die Gewichtungsbestimmungs-Signaldaten ab und lädt die Daten in eine Gewichtungspufferschaltung 156 herunter.
Die Gewichtungspufferschaltung 156 stellt jeden erforderlichen
temporären
Speicher für
die heruntergeladenen Speicherdaten bereit, um sicherzustellen,
dass jeder Mehrbit-Vektor
für ein umgeschaltetes
bzw. geändertes
Zufallsgewichtungs-Bit-Signal 148i rechtzeitig jedem Gewichtungsgenerator 112i zugeführt wird.
Die Pufferschaltung 156 erfüllt die Datennachfrage der
Gewichtungsgeneratoren 112i mit dem durch den Speicher 136 gelieferten
Datenvolumen und Format. Zum Beispiel kann ein erster Bereich von
Bits aus dem Speicher 136 in die Pufferschaltung 156 während einer
ersten Reihe von Zeiträumen
bzw. Zeitpunkten heruntergeladen werden, während das Datenfeld, das das
Gewichtungspuffersignal 124i bildet, eine andere Größe aufweist
als der erste Bereich von Bits, und wobei der Bereich während einer
anderen Reihe von Zeitpunkten bzw. Zeiträumen gemäß der Erzeugung der Bits des
Gewichtungs-Bit-Signals 148 in den Gewichtungsgenerator
heruntergeladen werden kann, und wobei somit eine Synchronisierung
mit der Schaltung des Gewichtungsgenerators 112i vorgesehen
ist, welche das entsprechende Prüfdaten-Bit
an den Prüfdaten-Bitstrom 148 bereitstellt.
Die Bauweisen der Gewichtungspufferschaltung 156, des Speichers 136 und
der Gewichtungsabruf- und Verteiler-Steuerschaltung (WRD) 164 stehen
im Verhältnis
zueinander, wie dies für
den Fachmann auf dem Gebiet allgemein verständlich ist. In dem bevorzugten
Ausführungsbeispiel
stellt die Gewichtungsabruf- und Verteilerschaltung 128 das
Taktsignal bzw. das Zeitsteuerungssignal an den verbleibenden Abschnitt
der Daten-Download-Schaltung 168 und
die Gewichtungsgeneratorschaltung 112 bereit, um synchronisierte Steuersignale
zwischen der Gewichtungspufferschaltung 156, der Speicherabbildungseinheit 132 und
der Gewichtungsgeneratorschaltung 112i bereitzustellen.
In einem anderen Ausführungsbeispiel liest
die Daten-Download-Schaltung 168 einen bereits bestehenden
Takt aus, wie etwa den Takt der Gewichtungsgeneratorschaltung 112i,
um die Schnittstelle des Rests der Daten-Download-Schaltung 168 und
der Gewichtungsgeneratorschaltung 112i zu steuern.
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Das
bevorzugte Ausführungsbeispiel
der vorliegenden Erfindung weist eine Speichereinheit 136 auf,
bei der es sich um einen in die Halbleiterscheibe integrierten Speicher
handelt, vorzugsweise einen Speicher, der bereits Teil der zu prüfenden integrierten
Schaltung ist, exklusive einer integrierten Eigendiagnosefunktion,
und vorzugsweise handelt es sich um einen Cache-Speicher der integrierten Schaltung.
In einem anderen Ausführungsbeispiel handelt
es sich bei dem Speicher 136 um einen dedizierten, in die
Halbleiterscheibe integrierten Eigendiagnosespeicher, und in einem
wiederum anderen Ausführungsbeispiel
handelt es sich bei dem Speicher 136 um eine Einheit, die
außerhalb
der Halbleiterscheibe vorgesehen ist.
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Der
Speicher 136 speichert in einem Ausführungsbeispiel jeden erforderlichen
Multibit-Vektor zur Bestimmung eines einzelnen Bits eines Gewichtungs-Bit-Signals 148i für jedes
einzelne erforderliche Bit für
die gegebene Abtastkette 104i, für jede Abtastkette 104i,
für jede
mindestens einer eindeutigen Anordnung von Gewichtungsbestimmungs-Signaleingaben 124,
wobei jede einzelne Anordnung die Daten für die Bestimmung eines Prüfdaten-Bitstroms 148 für die Abtastketten 104 mit
einer eindeutigen Wahrscheinlichkeit für einen hohen und einen niedrigen
Wert für
jedes Bit umfasst, und wobei dies hierin mit einer Datenanordnung
bezeichnet ist.
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In
einem Ausführungsbeispiel
speichert der Speicher 136 zum Beispiel eine Mehrfachanordnung unterschiedlicher
Gewichtungsbestimmungssignal-Datenfelder, wobei eine Anordnung der
Gewichtungsbestimmungssignale eine Ansammlung der Gewichtungsbestimmungssignal-Datenfelder
darstellt, zur Bestimmung eines gewichteten Abtasteingabe-Bits für jede Abtastzelle
in der zu prüfenden Schaltung.
Wenn die zu prüfende
Schaltung „m" Abtastketten aufweist,
und wenn jede Abtastkette „p" Abtastzellen aufweist
(wobei es nicht erforderlich ist, das jede Abtastkette die gleiche
Anzahl an Zellen aufweist), so gibt es m·p verschiedene Zellen, und eine
einzelne Anordnung der Gewichtungsbestimmungssignale kann m·p Gewichtungsbestimmungsvektoren
aufweisen. Die m·ü Gewichtungsbestimmungsvektoren
werden aus dem Speicher 136 abgerufen (und sequentiell
aus der Daten-Download-Schaltung 168), um ein paralleles
Muster zu erzeugen, das auf die Abtastketten 104i angewendet wird.
Bei der Anwendung der Schaltung gemäß der vorliegenden Erfindung
wird dieser Vorgang häufig wiederholt,
wobei jedesmal die gleichen m·p
Gewichtungsbestimmungssignale abgerufen werden, um verschiedene
parallele Muster zu erzeugen, die möglicherweise unterschiedliche
Bit-Werte jedoch die gleichen Wahrscheinlichkeiten aufweisen. Jede
einzelne Anordnung von Gewichtungsbestimmungssignalen erzeugt Zufalls-Bit-Signale 148 mit
verschiedenen Wahrscheinlichkeiten.
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Die
gespeicherten Mehrbit-Vektoren stellen eine deterministische Gewichtung
an die kombinatorischen Schaltungselemente der zu prüfenden Schaltung
auf der Basis der gewünschten
Gewichtung des Eingangssignals nach einer Analyse der zu prüfenden Schaltung
bereit. Das bevorzugte Ausführungsbeispiel
erfordert zwar eine große
Datenmenge zur Steuerung jedes der Schalter 152 für eine bestimmte zu
prüfende
Schaltung, wobei ein kennzeichnender Speicher einer zu prüfenden VLSI-Schaltung
jedoch eine Speicherkapazität
aufweist, die sehr große
Prüfdaten
berücksichtigt.
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Die
Speicherabbildungsschaltung 132 stellt eine herkömmliche
Speichersteuerung für
den Speicher 136 bereit, um einen Lese- und Schreibvorgang aus und in den Speicher 136 auszuführen. Bei
herkömmlichen
DRAM-Bausteinen wird die Speicherabbildungsschaltung häufig als
eine Speichersteuereinheit bzw. Speicher-Controller bezeichnet,
und in herkömmlichen
Cache-Bausteinen wird die Speicherabbildungsschaltung häufig als
Bus-Schnittstelleneinheit
oder als Speicher-Schnittstelleneinheit bezeichnet. Gesteuert durch
die Gewichtsabruf- und Verteiler-Controller-Schaltung 164 lädt die Speicherabbildungseinheit-Schaltung Gewichtungsdaten
aus dem Speicher 136 in den Gewichtungspuffer 156 herunter, aus
Adressen, die durch die Gewichtungsabruf- und Verteiler-Controller-Schaltung 164 bereitgestellt
werden.
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Die
Gewichtungsabruf- und Verteiler-Controller-Schaltung 164 sieht
ein Steuersignal an die Speicherabbildungseinheit und die Adresse
der gespeicherten Datenfelder in dem Speicher 136 zum Herunterladen
der Datenfelder in den Gewichtungspuffer 156 über den
Cache-Adresspuffer 160 vor, und zwar als Reaktion auf einen
Gewichtungsabrufbefehl und eine Gewichtungsgruppennummer von einer Schaltung,
welche die Erfinder vorzugsweise als gewichteter Zufallsmuster-Prüf-Controller 140 bezeichnen.
Vorzugsweise handelt es sich bei dem Zufallsmuster-Prüf-Controller 140 ebenfalls
um eine in die Halbleiterscheibe integrierte Schaltung.
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In
Bezug auf die Abbildung aus 4 umfasst
ein Ausführungsbeispiel
eines Verfahrens zur Erzeugung eines gewichteten Zufalls-Prüf-Bit-Signals
(148i) für
eine Datenanordnung in dem Block 210 eine Speichereinheit
(136), welche eine Datenanordnung speichert, die jedes
der Steuersignale 124 zur Bestimmung einer Gewichtung eines
Bits eines Bitstroms (148i) aufweist, der in eine Abtastkette (104i)
einer zu prüfenden
integrierten Schaltung eingegeben wird. Jede einzelne Anordnung
von Steuersignalen 124 weist eine entsprechende eigene
Datenanordnung auf. In dem Block 220 wird ein Datenfeld,
welches das Steuersignal aufweist, aus dem Speicher in eine Gewichtungserzeugungseinheit (112i)
heruntergeladen, und zwar synchron zu der Bereitstellung eines entsprechenden
Bits des Bitstroms durch die Gewichtungserzeugungseinheit. In einem
Ausführungsbeispiel
beinhaltet das Herunterladen das Lesen eines Teils der Datenanordnung
aus dem Speicher mit einer Rate einer ersten Anzahl von Bits während einer
ersten Anordnung von Zeiträumen,
das Speichern des gelesenen Abschnitts in einer Pufferschaltung
und das Herunterladen eines Datenfelds aus der Pufferschaltung während einer
zweiten Anordnung von Zeiträumen,
wobei die zweite Anordnung von Zeiträumen synchron zu der Daten-Bitstromrate
ist, so dass die Gewichtung eines Bits des Bitstroms von dem entsprechenden
Datenfeld abhängig
ist. Die Einzelheiten dieses Verfahrens wurden bereits in Bezug
auf die Abbildungen der 1 bis 3 gelehrt.
Vorzugsweise ist der Speicher auf der integrierten Schaltung angeordnet
und sowie bereits existierend auf der integrierten Schaltung jenseits
der Verwendung als Speicherbaustein für die Datenanordnung, wie etwa
als eine Einheit der integrierten Schaltung.
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In
dem Block 230 stellt die Gewichtungserzeugungseinheit das
gewichtete Zufallsprüf-Bit-Signal
an die Abtastkette bereit, wobei die Abtastkette auf der Halbleiterscheibe
(102) der integrierten Schaltung angeordnet ist. Die Gewichtung
eines Bits des Bitstroms ist von einem entsprechenden Datenfeld
abhängig,
das Bestandteil der Datenanordnung ist, und wobei das Datenfeld
in die Gewichtungserzeugungseinheit heruntergeladen worden ist.
Die Einzelheiten dieses Vorgangs wurden bereits in Bezug auf die
Abbildungen der 1 bis 3 gelehrt. Hiermit
wird festgestellt, dass die Gewichtungserzeugungseinheit in einem
Ausführungsbeispiel
einen Schalter aufweist, der eine Mehrzahl unterschiedlich gewichteter
Eingabe-Bitströme
aufweist sowie ein Steuersignal, das im Wesentlichen aus dem entsprechenden
Datenfeld besteht. Hiermit wird ferner festgestellt, dass die Gewichtungserzeugungseinheit
in einem Ausführungsbeispiel
af der Halbleiterscheibe der integrierten Schaltung angeordnet ist.
In dem Block 240 werden die Blöcke 220 und 230 für ein neues
Bit des Bitstroms mit einem bestimmten Steuerbit für das Bit
wiederholt.
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Vorstehend
wurden bestimmte Ausführungsbeispiele
beschrieben, und in den beigefügten
Zeichnungen sind bestimmte Ausführungsbeispiele
dargestellt, wobei hiermit festgestellt wird, dass diese Ausführungsbeispiele
ausschließlich
Veranschaulichungszwecken dienen und den Umfang der Erfindung nicht
einschränken.
Die vorliegende Erfindung ist nicht auf die dargestellten und beschriebenen
speziellen Bauweisen und Anordnungen beschränkt, und alternative Ausführungsbeispiele
werden für
den Fachmann auf dem Gebiet deutlich, den die vorliegende Erfindung
betrifft, ohne dabei vom Umfang der vorliegenden Erfindung abzuweichen.
Der Umfang der vorliegenden Erfindung ist durch die anhängigen Ansprüche und
nicht die vorstehende Beschreibung definiert.