DE69019402T2 - Prüfverfahren und -gerät für integrierte Schaltungen. - Google Patents

Description

• Diese Erfindung betrifft integrierte Digitalschaltungen von der Art, die einen Datenbus, eine integrierte Schaltungsanordnung und eine Prüfschaltungseinrichtung umfassen.
• Die Erfindung betrifft auch ein Verfahren zum Prüfen integrierter Schaltungen.
• Das Verwenden von rechnerunterstützter Konstruktion/rechnerunterstützer Fertigung (CAD/CAM) hatte einige große Auswirkungen in der Welt der integrierten Schaltungen. CAD/CAM hat nicht nur dazu beigetragen, einzelne Schaltungsfunlctionen, beispielsweise Zähler, Puffer, Flipflops, Kontroller, usw. zu konstruieren und zu entwickeln, sondern liefert auch die Fähigkeit, jede einzelne Schaltungsfunktion als eine "Zelle" in einer Bibliothek abzuspeichern. Diese Zellen können dann zusammengebaut und verbunden werden, um Groß- und Größtintegrationsschaltungen zum Ausführen komplexer Funktionen auszubilden. So hat CAD/CAM die Produktion von einzelnen integrierten Schaltungen ermöglicht, die ganze Leiterplatten aus einfachen integrierten Schaltungen mit Einzelfunktion ersetzen können.
• Mikroprozessoren, Direktzugriffsspeicher und anwendungsspezifische integrierte Schaltungen (ASICs) sind allgemeine Beispiele von Groß- oder Größtintegrationsschaltungen mit einer komplexen Funtionalität. Jede dieser Großintegrationsschaltungen erfordert, wenn sie fertiggestellt ist, oftmals zwischen vierzehn und zweihundertachtzig Anschlüsse bzw. Stifte, um sie mit einer Leistungszufuhr und Signaleingängen und -ausgängen von der Leiterplatte zu verbinden, auf der sie befestigt ist.
• Ein Problem entsteht, da auf die etwa zehntausend oder mehr aktiven Schaltungseinrichtungen jeder integrierten Schaltung nur mit Hilfe der vierzehn bis zweihundertachtzig Anschlüsse zugegriffen werden kann, die für die Leistungszufuhr und die Signaleingänge und -ausgänge erforderlich sind, nachdem die integrierte Schaltung montiert und mit einem Gehäuse versehen wurde. Bei komplexen integrierten Schaltungen bedeutet dies oftmals, daß einige eingebettete Logikfunktionen nicht geprüft und andere eingebettete Logikfunktionen nur in Kombination mit einer oder mehreren von verwandten, logischen Funktionsebenen geprüft werden können.
• US-A-4 534 028 betrifft ein Verfahren zum Prüfen einer Digitalschaltung, die eine Anzahl von Flipflops umfaßt, die so verbunden sind, daß sie auch als Schieberegister betrieben werden können und so einen "Prüfbus" vorsehen. Ein Prüfbus weist eine Normalfunktions-Betriebsart und eine Prüfbetriebsart auf, wobei die Flipflops zu einem langen schieberegister verbunden werden, das als ein Prüfbus bezeichnet wird und in das ein Prüfmuster eingeschoben werden kann. Durch Zurücksetzen der Schaltung für eine Taktperiode in die Normalbetriebsart wird die verbleibende Schaltung entsprechend den Inhalten der Flipflops und primären Eingabesignale betrieben und speichert die Ergebnisse in den Prüf-Flipflops ab. Falls die Schaltung dann in die Prüfbetriebsart zurückgesetzt wird, können die Inhalte der Flipflops herausgeschoben und mit geeigneten, korrekten Werten für Prüfzwecke verglichen werden. Um eine komplexe Digitalschaltung mit einem nicht optimalen, unvollständigen Prüfbus zu prüfen, wird ein erstes digitales Muster an primäre Eingänge der Schaltung angelegt und ein zweites digitales Muster wird in den Prüfbus eingeschoben. Die Stellen, die an den primären Ausgängen erscheinen, werden wiederholt mit jenen einer ersten digitalen Zahl verglichen, die auf den richtigen Betrieb der Schaltung hinweist, während jede Ziffer des zweiten digitalen Prüfmusters in das Prüfbusregister eingeschoben wird.
• Es ist eine Aufgabe der vorliegenden Erfindung ein Verfahren und eine Vorrichtung zum Prüfen einer integrierten Digitalschaltung zu schaffen, bei der keine zusätzlichen Prüfanschlußverbindungen erforderlich sind.
• Deshalb wird gemäß einem Aspekt der vorliegenden Erfindung eine integrierte Digitalschaltung vorgesehen, die einen Datenbus, eine integrierte Schaltungsanordnung und eine Prüfschaltungseinrichtung, die den Datenbus mit der integrierten Schaltung verbindet, umfaßt, und dadurch gekennzeichnet ist, daß die Prüfschaltungseinrichtung umfaßt: eine Steuerregistereinrichtung, die mit dem Datenbus gekoppelt ist und eine Folge von Steuerworten von dem Datenbus empfangen kann, wobei die Folge von Worten jeden Prüfbus festlegt und freigibt; eine Auswahleinrichtung, die mit den Steuerregistern gekoppelt ist und einen Prüfbus auswählen kann; eine Abtastdaten-Eingaberegistereinrichtung, die mit dem Datenbus gekoppelt ist und davon eine Abtastdateninformation empfangen kann; eine Abtasteinrichtung, die die Abtastdateninformation von der Abtastdaten-Eingaberegistereinrichtung über den ausgewählten Prüfbus zu einer Vielzahl interner Abtastdaten-Eingangsleitungen von der integrierten schaltungsanordnung übertragen kann; und eine Abtastdaten- Ausgaberegistereinrichtung, die mit dem Datenbus gekoppelt ist und von der integrierten Schaltungsanordnung eine Prüfantwort empfangen kann, die aus der Anwendung der Abtastdateninformation auf die integrierte Schaltungsanordnung resultiert, und die die Prüfantwort zu dem Datenbus übertragen kann.
• Gemäß einem anderem Aspekt der vorliegenden Erfindung ist ein Verfahren zum Prüfen eines Teils einer integrierten Schaltung, die über eine Prüfschaltungseinrichtung mit einem Datenbus verbunden ist, vorgesehen, das gekennzeichnet ist durch die in der Prüfschaltungseinrichtung ausgeführten Schritte: (a) Speichern eines Prüfbus-Steuerworts nach dem Empfangen einer Folge von Worten von dem Datenbus, wobei die Folge von Worten jeden Prüfbus festlegt und freigibt, in einem steuerregister; (b) Erzeugen eines Abtasttaktsignals; (c) Empfangen eines Abtastdatenworts von dem Datenbus und Speichern des Abtastdatenworts in einem Abtastdatenregister; (d) Schieben des Abtastdatenworts aus dem Abtastdatenregister als eine Folge von seriellen Datenbit in Erwiderung auf das Abtasttaktsignal; (e) Auswählen eines Prüfbusses; (f) Zusammensetzen der Folge von seriellen Datenbit in ein Abtastprüfwort; (g) Einscannen des Abtastprüfworts in den Teil der integrierten Schaltung; (h) Empfangen einer Prüfantwort zu dem Abtastprüfwort von dem Teil der integrierten Schaltung; und (i) Übertragen der Prüfantwort zum Datenbus.
• Ein weiterer Vorteil der Vorrichtung und des Verfahrens gemäß der Erfindung besteht darin, daß das Prüfen ohne eine Gleichstrompegelverschiebung von Anschlußverbindungen bewirkt werden kann.
• Ein Ausführungsbeispiel der vorliegenden Erfindung wird nun beispielsweise unter Bezug auf die beiliegenden Zeichnungen beschrieben, bei denen:
• Fig. 1A und 1B, wenn sie längs der gestrichelten Linie verbunden werden, ein vereinfachtes Blockdiagramm einer integrierten Digitalschaltung sind, zu der eine mit Hilfe eines Busses ausgeführte Abtastschaltung gemäß der vorliegenden Erfindung hinzugefügt wurde;
• Fig. 2 ein detailliertes Blockdiagramm des Abtaststeuerregisters und der Takt- und Steuerlogik ist, die in Fig. 1A dargestellt sind;
• Fig. 3 ein detailliertes Blockdiagramm des in Fig. 1A dargestellten Abtastdaten-Eingaberegisters ist; und
• Fig. 4 ein detailliertes Blockdiagramm des Abtastdaten-Ausgaberegisters ist, das in Fig. 1B dargestellt ist.
• Wendet man sich nun den Fig. 1A und 1B zu, ist dort in einer vereinfachten Blockdiagrammdarstellung eine integrierte Schaltung 10 dargestellt, die eine konventionelle LSI/VLSI-Digitaleinrichtung ist. Die integrierte Schaltung 10 weist einen Mehrleiter-Paralleladreßbus 12 auf, der intern mittels einem oder mehreren Adreßdekodieren 13 dekodiert wird, um die verschiedenen Register auf der integrierten Schaltung zu adressieren und um auch Anweisungen fest zugeordneter Speicherplätze zu dekodieren, die über den Adreßbus 12 zur integrierten Schaltung 10 gesendet werden. Ferner weist die integrierte Schaltung 10 einen Mehrleiter-Paralleldatenbus 14 auf, um sowohl Mehrbit-Datenworte von einem nicht auf dem Chip vorgesehenen Prozessor und/oder Kontroller zu verschiedenen Registern der integrierten Schaltung 10 zu übertragen als auch Mehrbit-Datenworte zu empfangen, die von einem der verschiedenen Register der integrierten Schaltung 10 dem Mehrleiter-Datenbus 14 übertragen werden.
• Die integrierte Schaltung 10 sieht eine oder mehrere komplexe integrierte Logikfunktionen 16 vor, die eine synchrone Logik, eine asynchrone Logik oder eine Kombination von beidem verwenden. Einige der komplexen integrierten Logikfunktionen 16 sind direkt mit dem Adreßbus 12 und/oder dem Datenbus 14 verbunden (Verbindungen sind nicht dargestellt), stellen trotzdem eine synchrone Logik, eine asynchrone Logik oder eine Kombination von beidem dar. Einige der komplexen integrierten Logikfunktionen 16 sind direkt mit dem Adressbus 12 und/oder dem Datenbus 14 verbunden (Verbindungen sind nicht dargestellt), aber diese Logikfunktionen, die direkt mit den Bussen 12 und 14 verbunden sind, sind relativ einfach zu prüfen und erfordern keine zusätzliche Prüfschaltungsanordnung. Deshalb befaßt sich die Erfindung selbst mit integrierten Schaltungsfunktionen 16, die in der integrierten Schaltung 10 eingebettet sind.
• Die mittels eines Busses ausgeführte Abtastprüfvorrichtung 18 sieht eine oder mehrere gesteuerte Schnittstellen, die als Prüfbusse bezeichnet werden, zwischen dem Datenbus 14 und den komplexen Logikfunktionen 16 vor, die in der integrierten Schaltung 10 eingebettet sind. Jeder Prüfbus wird durch eine Folge von Worten, die in ein Abtaststeuerregister 20 eingeschrieben werden, bestimmt und freigegeben. Die Folge von Worten wird ausgewählt, da sie in asynchronen und synchronen Schaltungen arbeitet, ohne einen metastabilen Zustand in dem Prüfbus oder der Schaltungsanordnung zu verursachen, die für die Prüfung ausgewählt wurden, wie später erläutert wird. Die Speicherbauelemente, beispielsweise Register und Flipflops, sind alle mit einem Hauptrücksetz- (MRESET) Eingang versehen. Ein Prozessor/Kontroller (nicht dargestellt) kann ein Rücksetzsignal durch das Schreiben in eine Steuereinrichtung, beispielsweise in fest zugeordnete Speicherplätze für eine Adresse eines Dekodierers, wie einem Dekodierer 13, oder durch das Schreiben in ein Hauptrücksetz-Steuerregister in den komplexen Logikfunktionen 16 einleiten. Wenn das Hauptrücksetzsignal empfangen wird, werden die meisten der Speicherbauelemente zu einem vorgewählten Zustand als einer Vorbedingung für eine Musterprüfung zurückgesetzt, wie zum Beispiel einer Prüfung für eine bestimmte Prüfkennung in Erwiderung auf eine besondere Eingabe oder einen Satz von Eingaben. Einige andere Register verwenden das Hauptrücksetzsignal in Verbindung mit einem anderen Steuersignal, um den Speicher zurückzusetzen, wie später beschrieben wird. Das erste Wort, das in das Abtaststeuerregister 20 geschrieben wurde, hat ein Abtast-/Systemtakt-Auswahlbit gesetzt und hat alle anderen Steuerbit, die nachfolgend beschrieben werden, zurückgesetzt. Dies erlaubt vor dem Einstellen eines Prüfbusses einen Übergang von dem Systemtakt, falls einer vorliegt, zu einem Abtasttakt. Dieses vermeidet irgendeinen möglichen metastabilen Zustand, der durch einen Übergang zu einem unterschiedlichen Takt verursacht werden kann.
• Wie in Fig. 1A dargestellt, ist einer der Ausgänge des Dekodierers 13 mittels einer Leitung 22 mit der Taktund Datensteuerlogik 26 verbunden. Der Dekodierer 13 taktet die Leitung 22 mit einem niederpegeligen Abtasttaktsignal (LOW), wennimmer der Prozessor/Kontroller (nicht dargestellt) in die festzugeordneten Speicherplätze für die Adresse für das Abtasttaktsignal schreibt.
• Nimmt man auf Fig. 2 Bezug, so werden Details des bevorzugten Ausführungsbeispiels des Abtaststeuerregisters 20 und der Takt und Datensteuerlogik 26 beschrieben. Das Abtaststeuerregister 20 weist ein oktales D-Flipflop-Register 21 auf, in das Steuerworte über den Datenbus 14 eingeschrieben werden. Das Steuerwort wird in den Flipflops gespeichert, wenn das Schreibstrobesignal, zeitweilig LOAD- Strobesignal genannt, in den inaktiven Zustand übergeht, und die Inhalte des Abtaststeuerregisters 20 sind danach an den Flipflop-Ausgängen 1Q-8Q verfügbar. Das Abtaststeuerregister 20 weist auch einen oktalen Dreizustands-Puffer 23 auf, dessen Eingänge mit den Ausgängen 1Q-8Q in Verbindung stehen. Der oktale Puffer 23 liefert jedesmal einen 8-Bit- Ausgabewert zu dem Datenbus 14, wenn der oktale Puffer 23 durch einen Impuls an seinem Leseeingang (READ) getaktet wird. So können die Inhalte des Abtaststeuerregisters 20 über den Datenbus 14 sowohl GELESEN (WRITE) als auch EINGE- SCHRIEBEN (READ) werden.
• Das Abtaststeuerregister 20 speichert ein einzelnes Steuerdatenbyte. Jedes Byte weist sechs Felder verschiedener Längen auf und jedes Bit von jedem Feld steuert einen Steuerpegel an einem entsprechenden Ausgang 1Q-8Q. Wie vorstehend erwähnt, weist das erste Steuerdatenbyte einer Folge nur das Abtast-/Systemtakt-Auswahlbit auf, ein Einzelbitfeld, das zu 7Q ausgegeben wird, das eingesetzt wird, um mögliche Einstellzeitprobleme zu vermeiden. Das zweite Steuerbyte der Folge weist wieder das gesetzte Abtast-/ Systemtakt-Auswahlbit und ein gesetztes Abtast-/ Systemdaten- Auswahlsteuerbit auf, das auch ein Einzelbitfeld ist, das zu 6Q ausgegeben wird. Das dritte Steuerbyte der Folge weist das Abtast-/Systemtakt-Auswahlbit, das gesetzte Abtast-/Systemdaten-Auswahlbit, und eines oder mehrere Bit auf, das bzw. die in einem der anderen Felder gesetzt ist bzw. sind.
• Die verbleibenden Steuerfelder des Steuerbytes sind ein Prüfbus-Auswahlfeld S&sub0;S&sub1;S&sub2;, das zu 3Q, 4Q und 5Q hin ausgegeben wird; ein SIPO/LFSR-Auswahlfeld, das nach 1Q ausgegeben wird, ein Ringschiebe-Auswahlfeld, das nach 2Q ausgegeben wird, und ein Parallel-ein-parallel-aus (PIPO-) Betriebsart- (ein Überwachungsbetriebsart-) Auswahlfeld, das nach 8Q ausgegeben wird.
• Nimmt man nun wieder auf die Fig. 1A und 1B Bezug, so ist der Ausgang des Prüfbus-Auswahlfelds über einen Dreileitungsbus 28 mit Auswahleingängen eines Acht-zu-eins-Demultiplexers 30, eines Acht-zu-eins-Demultiplexers 32 und eines Eins-zu-acht-Multiplexers 34 verbunden. Die Demultiplexer 30, 32 dienen als Einzelpol-Achtstellungsschalter, wobei jeder Schalter einen Prüfbus zu einem entsprechenden Eingang eines Abtast-Flipflops 40&sub1;, 40&sub2; für seinen entsprechenden Abtastprüfeingang auswählt. Der Multiplexer 34 dient auch als ein Einzelpol-Achtstellungsschalter, abgesehen davon, daß er in diesem Fall einen Prüfbus von einem Ausgang eines Abtast-Flipflops 40n zu dem Multiplexer 34 auswählt. Wie durch die gestrichelten Linien angezeigt wird, sind andere Ausführungsbeispiele der Erfindung mit mehr Demultiplexern, Multiplexern und Abtast-Flipflops zum Vorsehen zusätzlicher Prüfbusse möglich. Ferner kann jeder Demultiplexer 30, 32 und jeder Multiplexer 34 bis zu acht daran befestigte Prüfbusse aufweisen, jedoch ist zur Vereinfachung nur ein beispielhafter Prüfbus dargestellt.
• Nachdem der Prüfbus ausgewählt ist, werden die Abtastdaten längs des ausgewählten Prüfbusses zu den Abtast- Flipflops 40&sub1;, 40&sub2;, ... 40n getaktet. Obwohl das bevorzugte Ausführungsbeispiel andere Prüfbetriebsarten vorsieht, wie dies nachfolgend beschrieben wird, bestehen die Abtastdaten oftmals aus einem oder mehreren Bytes von Daten, die von dem Datenbus 14 in ein Abtastdaten-Eingaberegister 46 eingeschrieben werden. Das Abtastdaten-Eingaberegister 46 ist ein Parallel-ein-seriell-aus-(PISO-) Schieberegister, das das im Register gespeicherte Byte entweder verschiebt oder dreht, so daß ein nachfolgendes Bit die serielle Abtastdaten-Ausgangsleitung 48 steuert.
• Fig. 3 stellt das Abtastdaten-Eingaberegister 46 in Einzelheiten dar. Ein Freigabe-NAND-Gatter 47 ermöglicht es, daß von dem Datenbus 14 einzugebende Daten in dem Abtastdaten-Eingaberegister 46 abgespeichert werden können, falls entweder der MRESET- oder der WRITE-Eingang in den niedrigen Zustand gesteuert ist. Jede Leitung des Datenbusses 14 ist mit einem Eingang eines entsprechenden NAND-Gatters 49&sub1;...49&sub8; verbunden und der Ausgang des Freigabe-NAND- Gatters 47 ist ein zweiter Eingang von jedem entsprechenden NAND-Gatter 49&sub1;...49&sub8;. Der Ausgang von jedem NAND-Gatter der von jedem Datenbuseingabesignal aus invertiert wird, steht mit einem invertierenden, asynchron eingestellten Eingang eines entsprechenden D-Flipflops 52&sub1;...52&sub8; in Verbindung. Ferner ist der Ausgang von jedem NAND-Gatter 49&sub1;...49&sub8; auch mit einem entsprechenden ersten Eingang von NAND-Gattern 51&sub1;...51&sub8; verbunden. Der zweite Eingang von NAND-Gattern 51&sub1;...51&sub8; ist jeweils mit dem Ausgang des Freigabe-NAND 47 verbunden. Jedes NAND-Gatter 51&sub1;...51&sub8; invertiert den Eingang von seinem entsprechenden NAND-Gatter- (49&sub1;...49&sub8;) Ausgang und steuert ein invertierendes asynchrones Rücksetzen des entsprechenden D-Flipflops 52&sub1;...52&sub8; an, falls es durch ein hochpegeliges Signal vom NAND-Gatter 47 freigegeben wird. Diese Anordnung stellt sicher, daß die asynchronen Setz- und Löscheingänge von jedem Flipflop 52&sub1;...52&sub8; durch komplementäre Logiksignale angesteuert werden, um deren Zustand gemäß dem Abtastdaten- Eingabebyte vom Datenbus 14 eindeutig zu SCHREIBEN.
• Der D-Eingang des Flipflops 52&sub8; steht mit dem Q-Ausgang des Flipflops 52&sub7; in Verbindung, der D-Eingang des Flipflops 52&sub7; ist mit dem Q-Ausgang des nächsten Flipflops verbunden usw. Der D-Eingang des Flipflops 52&sub1; ist mit dem Q-Ausgang des Flipflops 52&sub8; verbunden. Entsprechend dieser Anordnung wird ein Abtastdaten-Eingabebyte, das in die Flipflops 52&sub1;...52&sub8; asynchron GESCHRIEBEN wurde, zu der seriellen Datenausgangsleitung 48 ausgegeben. Jedes Abtastdaten-Eingabebyte wird mittels des Parallel-ein-seriell-aus- Takts zur höchstwertigsten Bitstelle des Registers 46 geschoben. Während jedes Bit zu der höchstwertigsten Stelle verschoben wird, d. h. zu Flipflop 52&sub8;, wird jedes Bit an die serielle Abtastdaten-Ausgangsleitung 48 ausgegeben und an der niedrigstwertigsten Bitstelle, d. h. Flipflop 52&sub1; eingegeben. Auf diese Weise wird ein Ringschieberegister ausgebildet.
• Das Abtastdaten-Eingaberegister 46 kann durch Ansteuern von entweder seinem MRESET-Eingang oder seinem WRITE- Eingang mit niedrigen Pegeln, was einem asynchronen Rücksetzen oder Löschen entspricht, auf einen über den Datenbus 14 eingegebenen Wert zurückgesetzt werden, um es zu initialisieren oder zu löschen. Eine Initialisierung, so wie diese, wird gewöhnlich vor einer SIPO/LFSR-Auswahl-Abtastprüfung durchgeführt, um von einem leicht wiederholbaren und genau definierten Registerinhalt aus zu starten.
• Nimmt man wieder auf die Fig. 1A und 1B Bezug, ist ein Abtastdaten-Ausgaberegister 54 mittels 8-Bit-Ausgangsbussen 56&sub1;, 56&sub2; mit dem Datenbus 14 verbunden. Das Abtastdaten-Ausgaberegister 54 weist 16 Speicherstellen auf, die in zwei gleiche Gruppen aus jeweils acht Stellen eingeteilt sind. Jede Gruppe von Speicherstellen weist ihren eigenen READ- (Lese-) Eingang auf, so daß die erste Gruppe durch Takten von einem der READ-Eingänge über den Ausgangsbus 56&sub1; ausgelesen werden kann und die zweite Gruppe durch Takten des zweiten der READ-Eingänge über den Ausgangsbus 56&sub2; AUSGELESEN werden kann.
• Weitere Einzelheiten des Datenausgaberegisters 54 sind in Fig. 4 dargestellt, die ein vereinfachtes Blockdiagramm darstellt. Um die Gesamtprüfflexibilität zu erhöhen, weist das Abtastdaten-Ausgaberegister 54 zwei Dateneingabe- Betriebsarten auf: eine Parallel-ein-parallel-aus (PIPO) Betriebsart und eine Seriell-ein-parallel-aus-(SIPO-) Betriebsart. Die aktuelle Dateneingabe-Betriebsart wird durch das SIPO/LFSR-Auswahlbit und das PIPO-Bit gesteuert. Der SIPO/LFSR-Auswahlausgang des Abtaststeuerregisters 20 (in Fig. 1A und in Fig. 2 dargestellt) ist durch Leitung 58 mit dem SIPO/LFSR-Eingang des Abtastdaten-Ausgaberegisters verbunden. Dieses Steuerbit gibt Exklusiv-ODER-Gatter 55&sub1;...55&sub1;&sub6; (in Fig. 4 dargestellt) frei bzw. sperrt diese, um eine Datenkompression durchzuführen. Der SIPO/LFSR-Auswahlausgang ist auch über eine Leitung 59 mit einer Triggerschaltung 60 (in Fig. 2 dargestellt) der Takt- und Datensteuer-Steuereinheit 26 verbunden. Die Triggerschaltung 60 erzeugt ein lineares Rückkopplungs-Schieberegister- (LFSR-) Rücksetzsignal, das die sechzehn Speicherstellen des Abtastdaten-Ausgaberegisters 54 (in Fig. 4 dargestellt) jedesmal zurücksetzt, wenn das SIPO/LFSR-Auswahlsignal von dem SIPO-Auswahlpegel zum LFSR-Auswahlpegel übergeht. Dieser LFSR-Rücksetzausgang der Triggerschaltung 60 ist über eine Leitung 62 (in Fig. 1B dargestellt) mit einem LFSR- Rücksetzeingang des Abtastdaten-Ausgaberegisters 54 verbunden. Die Triggerschaltung 60 (in Fig. 2 dargestellt) stellt sicher, daß das LFSR-Rücksetzsignal eine Dauer von zumindest einer Systemtaktperiode aufweist. Das LFSR wird zurückgesetzt, um einen vorbestimmten, konsistenten, anfänglichen Schieberegisterwert für ein serielles Prüfen und/oder ein Datenkompressionsprüfen vorzusehen, was nachfolgend erläutert wird.
• Wie in Fig. 2 dargestellt, wird das PIPO-Auswahlbit des Registers 20 über Leitung 66 mit einem Inverter 64 verbunden. Der Ausgang des Inverters 64 der Takt- und Datensteuerlogik 26, der ein PIPO SEL/Signal liefert, ist über eine Leitung 68 mit einem Eingang des Abtastdaten-Ausgaberegisters 54 (siehe Fig. 1B) verbunden. Wenn das PIPO-Auswahlbit in dem Abtastdaten-Eingaberegister 20 auf einen niedrigen Pegel gesetzt wird, wird es mittels eines Inverters 64 invertiert, so daß PIPO SEL/ sich auf hohem Pegel befindet. Wenn PIPO SEL/ sich auf hohem Pegel befindet, werden die sechzehn parallelen Eingänge zu dem Abtastdaten- Ausgaberegister 54 von der integrierten Schaltungsanordnung 16 ausgewählt. Diese sechzehn parallelen Eingänge sind über eine Mehrleiterleitung 70 (siehe Fig. 1B) mit der integrierten Schaltungsanordnung 16 verbunden. Da diese Betriebsart eine Speicherung von bis zu sechzehn Ausgabewerten von der integrierten Schaltungsanordnung 16 vorsieht, wird sie auch als die Überwachungsbetriebsart bezeichnet. Falls das PIPO-Auswahlbit auf einen hohen Pegel gesetzt ist, wird es mittels des Inverters 64 invertiert, so daß PIPO SEL/ sich auf niedrigem Pegel befindet, wodurch ausgewählt wird, daß die seriellen Daten seriell aus dem Abtast- Flipflop 40n und über den Multiplexer 34 zu dem seriellen Abtastausgabe-Dateneingang über Leitung 73 bzw. 74 geschoben werden.
• Nimmt man wieder auf Fig. 2 Bezug, wird das PIPO-Auswahlbit, falls es auf einem hohen Pegel liegt, mittels des Inverters 64 auf einen niedrigen Pegel invertiert und mit einem Eingang eines NOR-Gatters 67 verbunden, dessen anderer Eingang mit dem Abtasttakt über eine Leitung 22 verbunden ist. Der NIEDRIGE Pegel aus dem Inverter 64 gibt das NOR-Gatter 67 frei, um auf Leitung 69 ein aktives hochpegeliges, invertiertes Abtasttaktsignal vorzusehen. Dieses Signal wird mit Hilfe des Demultiplexers 30 zu den Abtast- Flipflops 40&sub1;...40n (in Fig. 1A dargestellt) geschaltet.
• Die Abtasttaktleitung 22 ist, wie in Fig. 2 dargestellt, mit einem Eingang eines Inverters 71 verbunden und der SIPO-Taktausgang, der dadurch erzeugt wird, wird durch Leitung 72 mit dem SIPO-Takteingang des Abtastdaten-Ausgaberegisters 54 verbunden.
• Das Ringschiebe-Auswahlbit, der 2Q-Ausgang des Abtastdaten-Eingaberegisters 20, ist über eine Leitung 78 mit einem Zwei-zu-eins-Multiplexer 76 verbunden. Eine zweite Leitung 79 verbindet das invertierte Ringschiebe-Auswahlbit mit einem Eingang eines NOR-Gatters 80. Ein zweiter Eingang des NOR-Gatters 80 ist mit der Abtasttakt-Ausgangsleitung 22 des Dekodierers 13 verbunden. Das Ringschiebe-Auswahlbit bewirkt eine Freigabe des zu schaltenden Abtasttakts und wird zum PISO-Taktausgangssignal, falls die Ringverschiebung nicht gewählt ist. Der PISO-Taktausgang der Takt- und Datensteuer-Logikeinheit 26 ist über eine Leitung 82 mit dem Abtastdaten-Eingaberegister 46 verbunden.
• So steuert das Ringschiebebit nicht nur den PISO- Taktausgang auf Leitung 82 sondern auch die Auswahl des seriellen Datenausgangs vom Abtastdaten-Eingaberegister 46 über Leitung 48 oder den seriellen Prüfdatenausgang vom multiplexer 34 (siehe Fig. 1B) auf Leitung 74. Die letztgenannte Auswahl ist die Ringschiebe-Prüfauswahl, wie in Fig. 1A und 1B dargestellt, die durch die Tatsache gekennzeichnet ist, daß der Systemausgang auf Leitung 74 durch den Multiplexer 76 als ein Eingang zurückgeschaltet ist. Wenn die Ringverschiebung nicht freigegeben ist, verschiebt der PISO-Takt auf Leitung 82 jedes Datenwort, das in dem Abtastdaten-Eingaberegister 46 gespeichert ist, auf Leitung 48 bitweise zum Multiplexer 76. Wenn die Ringverschiebung nicht freigegeben ist, ist der Eingang auf Leitung 48 der, der ausgewählt ist, den Ausgang des Multiplexers 76 auf Leitung 84 darzustellen.
• Das Abtast-/System-Taktauswahlbit ist mittels einer Leitung 86 (Fig. 1A und 1B) mit einem Auswahleingang eines Zwei-zu-eins-Taktmultiplexers verbunden, der ein Teil von jedem Abtast-Flipflop 40&sub1;...40n ist. Der Abtast-/ Systemtakt-Auswahlbit-Ausgang steuert die Flipflops 49&sub1;...49n, um entweder den Systemtakt oder den Abtasttakt als Flipflop- Takteingabesignale auszuwählen. Das Abtasttaktsignal wird von dem Demultiplexer 30 mit Abtasttakteingängen der Flipflops 40&sub1;...40n über eine Leitung 88 verbunden. Der Systemtakt ist über Leitungen 89&sub1;...89n mit den Systemtakteingängen der Flipflops 40&sub1;...40n verbunden.
• Das Abtast-/Systemdaten-Auswahlsteuerbit ist über Leitung 90 mit einem Auswahleingang eines Zwei-zu-eins-Datenmultiplexers verbunden, der auch ein Teil von jedem Abtast-Flipflop 40&sub1;...40n darstellt. Der Abtast-/Systemdaten- Auswahlbitausgang steuert die Flipflops 40&sub1;...40n, um entweder die Systemdaten oder die Abtastdaten als Flipflop-Dateneingangssignale auszuwählen. Das Abtastdaten-Eingabesignal ist vom Demultiplexer 32 aus über eine Leitung 91&sub1; mit dem Dateneingang des Flipflops 40&sub1; verbunden. Der Eingabeabtastdaten-Eingang jedes nachfolgenden Abtast-Flipflops 40&sub2;...40n ist mit dem Q-Ausgang des unmittelbar vorhergehenden Abtast-Flipflops 40&sub1;...40n-1 über entsprechende Leitungen 91&sub2;..,91n verbunden. Die Systemdateneingänge zu den Flipflops 40&sub1;...40n sind über Leitungen 92&sub1;...92n mit Ausgängen der integrierten Logikfunktionen 16 verbunden.
• Zudem ist jeder Q-Ausgang des Abtast-Flipflops 40&sub1;...40n über eine der entsprechenden Leitungen 94&sub1;...94n mit einem entsprechenden Eingang der integrierten Logikfunktionen 16 verbunden. Jede der Leitungen 94&sub1;...94n liefert eines oder mehrere Prüfworte oder -vektoren zu ihrem entsprechenden Teil der Logikfunktionen der integrierten Schaltungsanordnung 16, wie dies erforderlich ist.
Betrieb
• Die mittels eines Busses ausgeführte Abtastprüfvorrichtung 18 wird mittels eines externen Prozessors/Kontrollers (nicht dargestellt) gesteuert, um verschiedene Prüfungen an den integrierten Logikfunktionen 16 durchzuführen. Wie zuvor erwähnt, wird jede Prüffolge durch das Schreiben des ersten Steuerdatenbytes eingeleitet, wobei nur das Abtast-/Systemtakt-Auswahlbit aktiv ist, um mögliche Einstellprobleme zu vermeiden. Beim zweiten Steuerbyte der Folge ist das Abtast-/Systemtakt-Auswahlbit wieder aktiv und das Abtast-/Systemdaten-Auswahlsteuerbit ist aktiv, was die Dateneingabe zu den Abtast-Flipflops 40&sub1;...40n als die Daten auswählt, die durch den Multiplexer 76 und den Demultiplexer 32 seriell aus dem Abtastdatenregister 46 ausgetaktet werden. Das dritte Steuerbyte der Folge weist das Abtast-/Systemtakt-Auswahlbit auf, wobei das Abtast-/System-Datenauswahlbit gesetzt ist und eines oder mehrere Bit in einem der anderen Felder gesetzt ist. Das Prüfbus-Auswahlfeld wählt entsprechend dem Wert von seinem Dreibitfeld einen von acht vorbestimmten Prüfbussen aus. Falls das Ringauswahlbit aktiv ist, dann wählt der Multiplexer 76 den Ausgang des Abtast-Flipflops 40n auf Leitung 73, der über den Multiplexer 34 (unter der Annahme, daß der geeignete Prüfbus ausgewählt wurde) als ein Rückkopplungseingang geschaltet ist. Ringförmiges Abtasten ist nützlich, da die Ergebnisse von einem Prüfschritt herumzirkulieren und als die nächste Abtastprüfeingabe verwendet werden können oder der Vorprüfungszustand des Teils der integrierten Schaltung 16 unter der Prüfung für Diagnosezwecke ringförmig herausgeschoben und zu seinem vorhergehenden Zustand zurückgeschoben werden kann, falls kein Fehler erfaßt wurde.
• Falls eine Abtast-Prüfbetriebsart bei nicht ausgewählter Ringprüfung ausgewählt wird, werden die Abtastprüf- Dateneingabeworte über den ausgewählten Prüfbus 91&sub1;...91n seriell von dem Abtast-Eingabedatenregister 46 verschoben, um soviele Abtast-Flipflops 40&sub1;...40n zu füllen, wie erforderlich ist. Falls erforderlich, können zwei oder mehr Worte zum Abtastdaten-Eingaberegister 46 übertragen und zu den Flipflops 40&sub1;...40n geschoben werden. Das Schieben wird unter Steuerung des PISO-Takts durchgeführt, der vom Abtasttakt abgeleitet wird. Sind die Eingabeabtastdaten einmal in den Abtast-Flipflops 40&sub1;...40n eingerichtet, dann kann der Abtast-/Systemtakt für einen oder mehrere Zyklen freigegeben werden, damit die Daten aus den Abtast- Flipflops 40&sub1;...40n herausgetaktet werden können, um eine Systemantwort auf die Prüfeingabe vorzusehen. Falls die Abtast-Flipflops 40&sub1;...40nn auch von Abtasteingabedaten zu Systemdaten geschaltet sind, die auf der Leitung 89&sub1;...89n geliefert werden, dann können die Abtast-Flipflops 40&sub1;...40n ferner verwendet werden, um eine Mehrbitausgabe zu speichern, die im wesentlichen aus dem Abtast-Flipflop 40n auf Leitung 73 ausgeschoben und schließlich zum SIPO- Eingang des Abtastdaten-Ausgaberegisters 54 in einer Weise hingeschoben werden kann, die dem seriellen Herausschieben aus dem Abtastdatenregister 46 sehr ähnlich ist.
• Das Abtastdaten-Ausgaberegister 54 ist sechzehn Bit breit und kann so Prüfantworten mit bis zu sechzehn Bit seriell speichern. Das Abtastdatenregister 54 weist auch eine logische Rückkopplungseinrichtung 99 auf, (siehe Fig. 4, wo diese Einrichtung ein Mehrfacheingangs-Exklusiv-ODER-Gatter ist) bei der zwei oder mehr Bit in dem Abtastdaten-Ausgabeschieberegister 54 mit dem ersten Bit, das augenblicklich eingeschoben wird, logisch kombiniert werden können. Auf diese Weise können zahlreiche Zyklen von Prüfdaten in eine einzige Signatur komprimiert werden, die auf ein Ausfall/Fehler-Ergebnis am Ende einer solchen Prüfung überprüft werden kann. Dieser Datenkompressionsbetrieb wird über Leitung 58 durch den Logikpegel am SIPO/LFSR-Auswahleingang freigegeben/gesperrt.
• Nimmt man auf die Fig. 1A und 1B Bezug, dann wird, falls die PIPO/Überwachungs-Betriebsart anstelle der SIPO- Betriebsart ausgewählt ist, daß, was auch immer sich in den Flipflops 40&sub1;...40n befindet, an den Eingängen 94&sub1;...94n angelegt und nach einem oder mehreren Systemtaktperioden werden die Antworten von sechzehn Überwachungspunkten in der integrierten Funktionen 16 über die Mehrleiterleitung 70 zum Abtastdaten-Ausgaberegister 54 übertragen. Diese Daten werden durch das SIPO-Taktsignal in dem Abtastdaten- Ausgaberegister gehalten. Diese parallelen Daten können auch in eine einzige Signatur komprimiert werden.
• Die Ergebnisse von jeder Abtastprüfung können unabhängig davon, von welchem Typ sie sind, aus dem Abtastdatenregister 54 durch Takten einer ersten Leseleitung READ ausgelesen werden, um Bit 1 bis 8 parallel auszutakten, und durch Takten der zweiten Leseleitung READ, um Bit 9 bis 16 parallel zum Lesen auszutakten.
• Deshalb wird es nun verständlich sein, daß ein mittels eines Busses ausgeführtes Abtastprüfverfahren und eine mittels eines Busses ausgeftihrte Abtastprüfvorrichtung offenbart wurden, die einen Zugriff auflogische Schaltungsanordnungen vorsehen, die tief in einer komplexen integrierten Schaltung eingebettet sind, und zwar ohne, daß das Hinzufügen einer einzelnen externen Anschlußverbindung oder das Verwenden von Gleichstrompegelverschiebungen von einem oder mehreren der Eingangs/Ausgangsanschlüsse erforderlich ist.

Claims (8)

1. Eine integrierte Digitalschaltung, die einen Datenbus (14), eine integrierte Schaltungsanordnung (16) und eine Prüfschaltungseinrichtung (18) umfaßt, die den Datenbus (14) mit der integrierten Schaltung (16) verbindet, dadurch gekennzeichnet, daß die Prüfschaltungseinrichtung (18) umfaßt: eine Steuerregistereinrichtung (20), die mit dem Datenbus (14) gekoppelt ist und eine Folge von Steuerworten von dem Datenbus (14) empfangen kann, wobei die Folge von Worten jeden Prüfbus festlegt und freigibt; eine Auswahleinrichtung (30), die mit den Steuerregistern (20) gekoppelt ist und einen Prüfbus (40&sub1; bis 40n; 91&sub1; bis 91n) auswählen kann; eine Abtastdaten-Eingaberegistereinrichtung (46), die mit dem Datenbus (14) gekoppelt ist und davon eine Abtastdateninformation empfangen kann; eine Abtasteinrichtung (26, 76, 32), die die Abtastdateninformation von der Abtastdaten-Eingaberegistereinrichtung (46) über den ausgewählten Prüfbus (40&sub1; bis 40n; 91&sub1; bis 91n) an eine Vielzahl interner Abtastdaten-Eingangsleitungen (94&sub1; bis 94n) von einem Teil der integrierten Schaltungsanordnung (16) übertragen kann; und eine Abtastdaten-Ausgaberegistereinrichtung (54), die mit dem Datenbus (14) gekoppelt ist und von dem Teil der integrierten Schaltungsanordnung (16) eine Prüfantwort empfangen kann, die aus der Anwendung der Abtastdateninformation auf den Teil der integrierten Schaltungsanordnung (16) resultiert, und die die Prüfantwort an den Datenbus (14) übertragen kann.

2. Eine integrierte Digitalschaltung nach Anspruch 1, gekennzeichnet durch einen Adreßbus (12), der mit einer Dekodiereinrichtung (13) gekoppelt ist, die mit einer Abtasttakteinrichtung (26) gekoppelt ist, die in der Abtasteinrichtung (26, 76, 32) eingeschlossen ist und die ein Abtasttaktsignal in Erwiderung auf eine vorbestimmte Anweisung erzeugen kann, die durch die Dekodiereinrichtung (13) dekodiert wird, wobei das Abtasttaktsignal ausgelegt ist, die Abtastdaten-Eingaberegistereinrichtung (46) zu veranlassen, die Abtastdateninformation als eine Folge von seriellen Bit zu dem Prüfbus (40&sub1; - 40n; 91&sub1; - 91n) zu liefern.

3. Eine integrierte Digitalschaltung nach Anspruch 2, dadurch gekennzeichnet, daß der Prüfbus eine Zusammenstelleinrichtung (40&sub1; - 40n) umfaßt, die mit einem Ausgang der Auswahleinrichtung (30) gekoppelt ist und die Abtastdateninformation zu einem Prüfwort zum Anlegen an die Vielzahl interner Abtastdaten-Eingangsleitungen (94&sub1; bis 94n) zusammenstellt.

4. Eine integrierte Digitalschaltung nach irgendeinem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Datenausgabe-Registereinrichtung (54) mit einem Mehrleiterbus (70) gekoppelt ist, der ausgelegt ist, die Prüfantwort in der Form einer Vielzahl von Überwachungsbit, die von der integrierten Schaltungsanordnung (16) abgeleitet sind, zur Datenausgabe-Registereinrichtung (54) zu übertragen.

5. Eine integrierte Digitalschaltung nach irgendeinem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Datenausgabe-Registereinrichtung (54) mit einem Einzelleiterbus (74) gekoppelt ist, der wahlweise mit dem Prüfbus (40&sub1; - 40n; 91&sub1; - 91n) koppelbar ist und die Prüfantwort in der Form einer Folge von Bit zur Datenausgabe-Registereinrichtung (54) übertragen kann.

6. Eine integrierte Digitalschaltung nach Anspruch 5, dadurch gekennzeichnet, daß der Einzelleiterbus (74) mit der Abtasteinrichtung (26, 76, 32) gekoppelt ist, so daß eine Rückkopplungsverbindung zu dem Prüfbus (40&sub1; - 40n; 91&sub1; - 91n) vorgesehen wird.

7. Ein Verfahren zum Prüfen eines Teils (16) einer integrierten Schaltung, die über eine Prüfschaltungseinrichtung (18) mit einem Datenbus (14) verbunden ist, gekennzeichnet durch die in der Prüfschaltungseinrichtung (18) ausgeführten Schritte: (a) Speichern eines Prüfbus- Steuerworts in einem Steuerregister (20), nach dem Empfangen einer Folge von Worten von dem Datenbus (14), wobei die Folge von Worten jeden Prüfbus festlegt und freigibt; (b) Erzeugen eines Abtasttaktsignals; (c) Empfangen eines Abtastdatenworts von dem Datenbus (14) und Speichern des Abtastdatenworts in einem Abtastdatenregister (46); (d) Herausschieben des Abtastdatenworts aus dem Abtastdatenregister (46) als eine Folge serieller Datenbit in Erwiderung auf das Abtasttaktsignal; (e) Auswählen eines Prüfbusses (40&sub1; bis 40n; 91&sub1; bis 91n) gemäß dem Prüfbus- Steuerwort und Übermitteln der Folge von seriellen Datenbit über den Prüfbus (40&sub1; bis 40n; 91&sub1; bis 91n); (f) Zusammenstellen der Folge von seriellen Datenbit zu einem Abtastprüfwort; (g) Einscannen des Abtastprüfworts in den Teil der integrierten Schaltung (16); (h) Empfangen einer Prüfantwort auf das Abtastprüfwort von dem Teil der integrierten Schaltung (16); und (i) Übertragen der Prüfantwort zu dem Datenbus (14).

8. Ein Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß nach Schritt (h) die folgenden Schritte in der Prüfschaltungseinrichtung (18) ausgeführt werden: Empfangen eines zweiten Abtastdatenworts von dem Datenbus (14) und speichern des zweiten Abtastdatenworts in dem Abtastdatenregister (46); Herausschieben des zweiten Abtastdatenworts aus dem Abtastdatenregister (46) als eine zweite Folge serieller Datenbit in Erwiderung auf das Abtasttaktsignal; Zusammenstellen der zweiten Folge von seriellen Datenbit zu einem zweiten Abtastprüfwort; Einscannen des zweiten Abtastprüfworts in den Teil der integrierten Schaltung (16); und logisches Kombinieren der zweiten Prüfantwort mit der ersten Prüfantwort zu einer Prüfantwort.