JPH0668732B2 - 情報処理装置のスキヤン方式 - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明の情報処理装置におけるスキャン方式に関する。
特にスキャンインに特徴を有するスキャン方式に関す
る。

〔発明の背景〕

情報処理装置の有効な保守診断方法として従来から広く
採用されている技術に、スキャンイン／スキャンアウト
制御方式がある。スキャンとは、処理装置内のレジスタ
やフリップフロップやメモリ等のデータ記憶素子に対し
て固有のアドレス（スキャンアドレス）を割り当て、そ
の特定あるいは任意のデータ記憶素子に対し、通常の理
論動作とは独立なスキャン論理によって所定値の書込み
（スキャンイン）や読出し（スキャンアウト）を行なう
ことをいう。

主要な使用例は、診断制御装置から、このスキャンイン
／スキャンアウトを使用して、情報の書込み／読出しを
行ない期待値を比較することによって論理の診断を行な
うマイクロ診断や、装置で故障が発生した時、故障時の
各データ記憶素子の状態を読出して、故障の解析を行な
うための情報を外部メモリへ格納する動作（ログアウト
と呼ぶ技術である。）などである。最近の半導体技術の
向上に伴ない、１つのチップ内に多数の論理が収容され
るようになって来ると、外部からロジックスコープなど
で論理信号を観測することは困難となっており、論理の
内部を直接書込み／読出し出来るスキャン動作は、非常
に重要になって来ている。

従来のスキャン方式において、各データ記憶素子に対す
るスキャンアドレスの割当は、例えば１バイト（８ビッ
ト）のレジスタを構成する論理的に意味のあるフリップ
フロップの各ビットを同一スキャンアドレス内に配置
し、また論理的に関係の深いワードを隣接するように配
置するなどして、スキャン動作を使用する各ハードウェ
ア、ソフトウェアへの便宜を計っている。しかし、論理
を構成する実装条件、例えばＬＳＩ(Large Scale Integ
ration)チップや、パッケージ（多数のＬＳＩを搭載し
たボード）への実装条件と、論理条件が不整合となる場
合が多く、論理的な配列を持ったスキャンアドレスを実
現するために、多くの論理ゲートを使用することになる
という不具合点がある。また、あまりにも論理への負担
が重くなる場合には、論理的に意味のあるスキャンアド
レスの配列を諦らめて、論理的に意味のあるものを多数
のスキャンアドレスに分割して割当てざるを得ないこと
になり、利用者への負担が重くなるようになった。さら
に、論理変更が、直接的にスキャンアドレスの割当てへ
影響し、スキャンアドレスの割当変更の頻度が多くな
り、スキャン動作を多用するハードウェアやソフトウェ
アの工数が大きいという欠点があった。

特願昭58-34510号は上述の問題を解決するスキャン方式
を開示している。特願昭58-34510号はデータ記憶素子に
対して、物理的なスキャンアドレスを実装構成に合わせ
て割当てこれとは別に論理的に編集されたスキャンアド
レスを割当てる。スキャン動作時、スキャンアドレスは
論理的なスキャンアドレスが与えられる。この論理的な
スキャンアドレスに応じて物理的スキャンアドレスに変
換し、この物理的なスキャンアドレスによってスキャン
インもしくはスキャンアウトを行う。これによれば、論
理的なスキャンアドレスは論理的に意味のある例えば１
バイトを構成するレジスタを単位に実装条件の制約なし
に割当てることができ、物理的なスキャンアドレスは論
理的に意味のある単位とは独立して実装条件に則して割
当てることができる。

特願昭58-34150号の具体的実施例によれば、スキャンイ
ンもしくはスキャンアウトを指示する論理的スキャンア
ドレスに従って変換テーブルを索引してビット単位に複
数の物理的スキャンアドレスを得る。即ち、論理的スキ
ャンアドレスは、論理的に意味のある１バイトのレジス
タを指しているので、レジスタを構成する８ビットのラ
ッチそれぞれを指す８つの物理的スキャンアドレスに変
換する。そしてこの８つの物理的スキャンアドレスに従
ってスキャンイン／アウト動作を１ビットずつ順次行な
う。このような、１ビット単位でスキャンインを実施す
る方式では、各ラッチの１ビットに対してスキャンイン
を行うために、各ラッチのセット（“１”セット）およ
びリセット（“０”セット）入力のための２ゲートを必
要とし、情報処理装置全体の論理規模が増大するという
欠点がある。

〔発明の目的〕

本発明の目的は、スキャンインのための論理ゲートを少
なくするスキャン方式を提供することにある。

〔発明の概要〕

本発明は、データ記憶素子を複数ビットの情報単位に分
割し、スキャンアドレスによって指定されたデータ記憶
素子を含む情報単位のデータ記憶素子の内容を一旦読出
し、この読出したデータの内、スキャンアドレスで指定
されるビットをスキャンインデータと置換え、読出しが
行われた情報単位のデータ記憶素子を全ビットリセット
した後、一旦読出し、一部置換されたデータを再び元の
データ記憶素子にセットする。これによってスキャンイ
ンすべき１ビットのデータ記憶素子にスキャンインすべ
きデータがセットされる。

〔発明の実施例〕

以下、本発明の実施例を図面を参照して詳細に説明す
る。

第１図はスキャン制御を行う全体構成を示している。通
常の論理動作を行うための論理は図示していない。情報
処理装置は多数のパッケージより構成されるが、第１図
は代表的に２つのパッケージ40,50のみを示している。
診断制御装置10はパッケージ40あるいは50内のデータ記
憶素子にスキャンイン／アウトを行うため、アドレスタ
レジスタ11に論理的なスキャンアドレスをセットし、ア
ドレス変換制御装置20に与える。この論理的スキャンア
ドレスは論理的に意味のある例えば１バイトを構成する
８個のデータ記憶素子を１つの情報単位として指定す
る。データレジスタ12は、スキャンイン時、上記の論理
的スキャンアドレスで指定する８個のデータ記憶素子に
スキャンインすべき１バイトのデータがセットされてア
ドレス変換装置20に与えられる。またスキャンアウト時
には、パッケージ40や50からスキャンアウトされた１バ
イトのデータがセットされる。診断制御装置10はまた線
13にスキャントリ信号を、線１４にスキャンインかスキ
ャンアウトかを指示するスキャンモード信号を出力す
る。線１４にはスキャンイン時“１”が、スキャンアウ
ト時、“０”が設定される。

アドレス変換制御装置20は診断制御装置10から論理的ス
キャンアドレスを受けて、８つの物理的スキャンアドレ
スを発生し、線20aを介してスキャン制御装置30に与え
る。アドレス変換制御装置20はまた線20bを介してスキ
ャン制御装置30とスキャンイン／アウトデータの授受を
行う。詳細は第２図に図示される。

スキャン制御装置30はアドレス変換制御装置20からの物
理的スキャンアドレスに応じて線30aを介して後述の各
種信号をパッケージ40,50に与え、スキャンイン／アウ
トを行う。線30bにはスキャンインデータが、また線60
にはスキャンアウトデータが載せられる。詳細は第４図
に図示される。またパッケージ40,50は第６図に図示さ
れる。

第２図を参照するに、第１図のアドレス変換制御装置20
が詳細に示されている。アドレス変換制御装置20は診断
制御装置10のアドレスレジスタ11から論理的なスキャン
アドレスを受け取る。この論理的なスキャンアドレスは
アドレス変換テーブル22に与えられる。セレクト制御部
21は診断制御装置10から線13を介して与えられるスキャ
ントリが信号に応じて３ビットのレジスタ23の内容を順
次０から７まで歩進する。アドレス変換テーブル22はレ
ジスタ11からの論理的スキャンアドレスを上位のアドレ
スレジスタ23からの０〜７のアドレスを下位アドレスと
して８つの物理的スキャンアドレスに変換する。

スキャンアドレスの変換過程およびアドレス変換テーブ
ル22のフォーマットを、第３図に示す。

レジスタ11は、第１図，第２図におけるアドレスレジス
タ11と同一内容であり、16ビットの論理的スキャンアド
レスがセットされる。論理スキャンアドレスは、８ビッ
ト単位に１語割当られ、本装置では、16ビットすなわち
64Ｋ語（Ｋ＝1,024）のスキャンアドレスを割当可能と
している。さらにスキャンアドレス内のビット位置を示
すレジスタ23が３ビットあり、この３ビットを下位アド
レスとし、レジスタ11を上位アドレスとして、変換テー
ブル22のメモリ221を読出す。メモリ221の出力は、レジ
スタ222にセットされ、第２図のアドレスレジスタ群25
へ送られる。アドレス変換制御装置20は、レジスタ23の
内容を順次＋１してメモリ221を読出し、８ビット分の
物理的スキャンアドレスを求め、同時にレジスタ23の指
定するアドレスレジスタ25-0〜25-7へセレクタ24よって
順次格納する。

物理的スキャンアドレスは、パッケージ部（ＰＫ部）５
ビット，ＬＳＩ部７ビット，ＢＹＴ．Ｅ部４ビット，Ｂ
ＩＴ部３ビットに分割されて制御に使用される。各ビッ
ト数の設定は、本発明の本質ではなく、容易に変更可能
である。さて、ＰＫ部は、本論理を構成するパッケージ
番号を示しているが、本装置は、32枚以内で構成されて
いるので、５ビットとなっている。ＬＳＩ部は、各ＰＫ
内のＬＳＩ番号を示している。本装置では、最大128個
までのＬＳＩを定義できる。ＢＹＴＥ部、ＢＩＴ部は、
各ＬＳＩ内のフリップフロップのビット番号を指定する
部位であり、各々バイト，ビットを表わしている。各Ｌ
ＳＩ内には、128ビット以内のフリップフロップが定義
できる。

フリップフロップに代表されるデータ記憶素子に対する
論理的スキャンアドレスおよび物理的スキャンアドレス
は次のように割当てる。

例えば、論理的に意味のある1byteを構成する１つのレ
ジスタについてみる。１つのレジスタを構成するレジス
タの８個のフリップフロップが第６図に示すパッケージ
40上のオフリップフロップ401-0,401-1,401-2,401-3お
よびパッケージ50上のフリップフロップ501-0,501-1,50
1-2,501-3の８個で２つのパッケージにわたっており、
フリップフロップ401-0〜401-3および501-0〜501-3は夫
々１個のＬＳＩ内にあるものとする。論理的スキャンア
ドレスは上記８個のフリップフロップに対して共通の１
語が割当てられる（例えば２進表示で“00000000000000
01”）。各フリップフロップに対する物理的スキャンア
ドレスはそのフリップフロップが所属するパッケージ、
ＬＳＩ，ＢＹＴＥによってＰＫ部、ＬＳＩ部およびＢＹ
ＴＥ部のアドレスが付され、ＢＩＴ部には順次３ビット
のビットアドレスが付される。例えばＢＹＴＥ部まで同
じとすると次のようである。

上記各フリップフロップが異なるパッケージ、異なるＬ
ＳＩに所属すれば、それぞれに応じた異なるアドレスが
付される。

再び第２図を参照するに、アドレスレジスタ群25は８つ
のレジスタ25-0〜25-7からなり、アドレス変換テーブル
22で作成した８つの物理的スキャンアドレスをそれぞれ
格納する。ラッチ群27は計８ビットのラッチ27-0〜27-7
からなり、各ラッチはアドレスレジスタ群25の各レジス
タと１対１に対応する。このラッチ群27には、データレ
ジスタ12の１バイトのデータがビット対応に分割されて
そのまま格納される。セレクト制御部21はセレクタ26お
よび28を制御し、アドレスレジスタ群25とラッチ群27か
ら１組ずつアドレスとデータを順次選択し、スキャン制
御装置30へ送る。

第４図はスキャン制御装置30が詳細に示される。アドレ
ス変換制御装置20からの物理的スキャンアドレスはレジ
スタ32にセットされ、１ビットのスキャンインデータは
セレクタ33に与えられる。診断制御装置10からのスキャ
ントリが信号線13およびスキャンモード信号線14に、ス
キャンシーケンス制御部31が応答する。スキャン制御装
置30はスキャンシーケンス制御部31の制御のもとにパッ
ケージ内のデータ記憶素子に対するスキャンイン／アウ
トを制御する。レジスタ32にセットされた物理的スキャ
ンアドレスのＰＫ部の５ビットはデコーダ34でデコード
される。デコーダ34の各々の出力は１つのパッケージに
与えられており、ＰＫ部のアドレスが指定するパッケー
ジに許可信号を送る。例えば出力線341はパッケージ40
へ、線342はパッケージ50へ許可信号を与える。ＰＫ部
以外のアドレスは各パッケージに共通に与えられる。ゲ
ート33はラッチ33aで制御される。ラッチ33aはスキャン
トリが信号13が与えられたときのスキャンモード信号14
がラッチされる。スキャンイン時“１”にされ、線20b
のスキャンインデータを入力回路36に与え、スキャンア
ウト時“０”にされ、スキャンアウト線60のデータータ
を線20bに導く。

スキャン制御装置30の詳細を説明する前に第６図に示す
パッケージ40,50の構成について説明する。第６図を参
照するに、パッケージ40,50はスキャンに関してほぼ同
一の構成である。

パッケージ40において、パッケージ40上には多数のデー
タ記憶素子としてのフリップフロップがＬＳＩに組み込
まれて搭載されている。代表的に３つのフリップフロッ
プ群401,402,403が示される。各群には８個のフリップ
フロップが含まれ、例えば群401には401-0〜401-7が含
まれる。これら８個は論理的には意味のある関係がない
かもしれないが、物理的配置から物理的スキャンアドレ
スとして同一のバイトアドレスが付される。各フリップ
フロップの入力および出力はスキャンイン／アウトのた
めのもののみ示し、通常の論理動作を行うための結線は
省略されている。スキャンインはデータ“１”入力がア
ンドゲート404を介して行われる。データ“０”入力も
通常はリセット側入力に同様なアンドゲートを必要とす
るが、本発明により後述するごとく共通のリセット動作
を与えることにより不要にしている。スキャンアウトは
アンドゲート405を介して行われる。各アンドゲート405
の出力は全フリップフロップ共通のスキャンアウト線60
に接続され、スキャン制御装置30に転送される。パッケ
ージ40には２個のデコーダ41および42が設けられ、共に
スキャン制御装置30のデコーダ34からの許可信号線341
によって付勢される。デコーダ41の入力は物理的スキャ
ンアドレスのＬＳＩ部，ＢＹＴＥ部（線322）とカウン
タ35もしくはＢＩＴ部（線322）であり、デコーダ42は
線321の物理的スキャンアドレスのＬＳＩ部，ＢＹＴＥ
部である。デコーダ41は線341の許可信号には付勢され
て各ビット毎にアンドゲート404および405にデコード結
果としての選択信号を与える。入力側のアンドゲート40
4はこの選択信号と共通に与えられるスキャンインパル
ス線308bおよびスキャンインデータ線39aでフリップフ
ロップをセットする。出力側のアンドゲート405はデコ
ーダ41からの選択信号でフリップフロップのデータを出
力する。デコーダ42は物理的スキャンアドレスのＬＳＩ
部およびＢＹＴＥ部をデコードし、各フリップフロップ
群401〜403の各々に対応したアンドゲート421〜423の１
つに選択信号を与え、線307bの一斉リセット信号を、フ
リップフロップ群の１つに与える。

パッケージ50もパッケージ40と基本的に同一であり、パ
ッケージ40内の各部品の参照数字に100を加えた参照数
字を付した部品が対応し、さらにデコーダ51,52はデコ
ーダ41,42に対応し、同一の動作であり、詳細な説明は
省略する。

再び第４図を参照するに、スキャン制御装置30は１バイ
ト（＝８ビット）のレジスタ38を有し、このレジスタの
入力にビット選択入力回路36および37が接続され、出力
側にセレクタ39が接続されている。ビット選択入力回路
37はデコーダ371および１バイトの各ビットに対応した
８個のアンドゲート372-0〜372-7を有し、スキャンシー
ケンス制御部31の制御のもとにカウンタ35が示すビット
位置のアンドゲートを開き、パッケージ40,50から線60
に読出されたデータをレジスタ38にセットする。ビット
選択入力回路36は同様にデコーダ361および１バイトの
各ビットに対応した８個のアンドゲート362-0〜362-7を
有し、スキャンシーケンス制御部31の制御のもとに、レ
ジスタ32にセットされた物理的スキャンアドレスのＢＩ
Ｔ部が示すビット位置のアンドゲートを開き、アドレス
変換制御装置20から与えられる１ビットのスキャンイン
データをレジスタ38にセットする。セレクタ39はデコー
ダ391および１バイトの各ビットに対応した８個のアン
ドゲート392-0〜392-7を有し、スキャンシーケンス制御
部31の制御のもとにカウンタ35が示すビット位置のアド
レスゲートを開き、線39aを介してレジスタ38内のデー
タをパッケージ40,50に書込みデータとして送る。

スキャンシーケンス制御部31の詳細が第５図に示され
る。スキャントリが信号線13およびスキャンモード信号
線14がアンドゲート300および302に入力されている。ス
キャンアウト時、スキャンモード信号線14は“０”であ
り、よってアンドゲート300が開き、フリップフロップ3
01をセットする。フリップフロップ301のセット出力線3
01aはアンドゲート32B（第４図）に接続され、レジスタ
32の物理的スキャンアドレスのＢＩＴ部を線322を介し
てパッケージに与える。これによって、物理的スキャン
アドレスの全ビットがパッケージに与えられたことにな
り、ＰＫ部で指定されたパッケージにおいて、指定され
たＬＳＩ，ＢＹＴＥ，ＢＩＴの１ビットのデータ記憶素
子（フリップフロップ）からのスキャンアウトデータが
線60，ゲート33，線20bを介してラッチ27（第２図）の
１ビットにスキャンアウトされる。これが８ビット分順
次行われ、論理的スキャンアドレスで示された１バイト
分のデータがスキャンアウトされる。

スキャンイン時、スキャンモード信号線14は“１”であ
り、よってアンドゲート302が開き、オアゲート303を介
してフリップフロップ304をセットする。フリップフロ
ップ304のセット出力線304aはカウンタ35およびビット
選択入力回路37のアンドゲート372-0〜372-7に入力され
ている。（第４図）カウンタ35は３ビットのカウンタで
あり、線304aの信号によって、“000”（＝10進０）か
ら“111”（＝10進７）まで順次カウントアップする。
カウンタ35の出力は各パッケージにＢＩＴ部に代って送
られていると共にビット選択入力回路37のデコーダ371
に与えられている。カウンタ35が示すＢＩＴ部のカウン
トアップにより、レジスタ32のＰＫ，ＬＳＩ，ＢＹＴＥ
が示す１バイトの情報単位のスキャンアウトを一旦行
う。例えばレジスタ32のＰＫ部，ＬＳＩ部，ＢＹＴＥ
部，ＢＩＴ部で第６図に示すパッケージ40のフリップフ
ロップ群401のフリップフロップ401-0にスキャンインす
べく指定しているとしよう。ＢＩＴ部はカウンタ35のカ
ウント出力に代えられるので、従って、まず１バイトの
情報単位としてのフリップフロップ群401の８個のフリ
ップフロップ401-0〜401-7の内容がデコーダ41出力によ
って順次スキャンアウトされる。スキャンアウトされた
データは第４図に示すビット選択入力回路37のアンドゲ
ート372-0〜372-7がカウンタ35の示すカウント値に従っ
てデコード371出力によって開かれ、レジスタ38にセッ
トされる。これによって、レジスタ32が示す物理的スキ
ャンアドレスが示す１個のフリップフロップ含む１バイ
トの情報単位の８個のフリップフロップ内容がレジスタ
38に読出されたことになる。カウンタ35の出力は線35a
を介してスキャンシーケンス制御部31のオール１検出回
路305（第５図）に入力されており、カウンタ35が“11
1”までカウントアップすると、オール１検出回路305の
出力がオンとなり、フリップフロック304をリセット
し、カウンタ35のカウントアップを停止させる。同時に
アンドゲート306が開いてフリップフロップ307をセット
する。

フリップフロップ307のセット出力線307aはビット選択
入力回路36のアンドゲート362-0〜362-7に与えられてい
る（第４図）。ビット選択入力回路36のデコーダ361に
はレジスタ32のＢＩＴ部が与えられており、このＢＩＴ
部が示すビット位置に対応するアンドゲート、上述の例
であるとＢＩＴ部は“000”であり、アンドゲート362-0
が開かれ、アドレス変換制御装置20からの１ビットのス
キャンインデータがレジスタ38の第０ビットにセットさ
れる。これによって先にフリップフロップ群401から読
出された１バイトのデータの内、１ビット（レジスタ32
で指定された）がスキャンインデータに置き換えられ
る。

フリップフロップ307のセット出力線307bはまた各パッ
ケージに与えられる。パッケージ40では、フリップフロ
ップ群に対応したアンドゲート421〜423に与えられてお
り、ＬＳＩ部およびＢＹＴＥ部をデコードするデコーダ
42で１つが選択される。上述の例ではフリップフロップ
群401に対応したアンドゲート421が選択され、その出力
はフリップフロップ群401の８つのフリップフロップ401
-0〜401-7のリセット入力に共通に与えられており、よ
って１バイトの情報単位としてのこの群の８つのフリッ
プフロップを全ビット一斉にリセットする。

第５図に帰って、フリップフロップ307のセット、リセ
ットに続いてフリップフロップ308がセットされる。フ
リップフロップ308のセット出力線308aはカウンタ35お
よびセレクタ39のアンドゲート392-0〜392-7に入力され
ている（第４図）。カウンタ35は線308aの信号によって
再び“000”から“111”まで順次カウントアップする。
カウンタ35の出力はセレクタ39のデコーダ391に与えら
れているので、カウンタ35のカウントアップによってア
ンドゲート392-0から順次392-7まで開かれ、レジスタ38
の内容が第０ビットから順次第７ビットまで線39aに出
力され、パッケージに送られる。同時にフリップフロッ
プ308のセット出力線308bにスキャンインパルスが載せ
られる。線308bは全パッケージの全フリップフロップの
入力側のアンドゲート404に入力されており、スキャン
インを可能にする。デコーダ41はレジスタ32の物理的ス
キャンアドレスのＰＫ部，ＬＳＩ部，ＢＹＴＥ部および
カウンタ35の“000”〜“111”のカウントアップされる
ＢＩＴ部に従って、フリップフロップ群401のフリップ
フロップ401-0〜401-7に線39a上に直列に送られてくる
１バイトのデータを書込む。これによって、結果的にレ
ジスタ32で指定されたフリップフロップ401-0にスキャ
ンインデータがセットされたことになる。フリップフロ
ップ401-1〜401-7の７個は元のデータに復帰する。群40
1の各フリップフロップは先に一旦リセットされている
ので、“１”となるべきフリップフロップのアンドゲー
ト404を開くのみでよい。オール１検出回路305がカウン
タ35のアール１を検出すると、アンドゲート309を開い
て３ビットのカウンタ310の１カウントアップを行う
（この場合“000”となる）と共に、フリップフロップ3
08をリセットする。オール１検出回路311はカウンタ310
に接続されており、カウンタ310がオール１（＝10進
７）を示していないと、アンドゲート312が開き、再び
フリップフロップ304をセットし、前述したシーケンス
をビットを変えて再び繰り返す。この場合に、アドレス
変換制御装置20から次の物理的スキャンアドレスがレジ
スタ32にセットされ、また１ビットのスキャンインデー
タが与えられる。

上述のシーケンスが８回繰り返えされると、カウンタ31
0が“111”となり、アンドゲート312が開かれず、論理
的スキャンアドレスで示された１バイトのフリップフロ
ップに８つの物理的スキャンアドレスに展開してスキャ
ンインが達成されたことになる。

本実施例によれば、スキャンインの場合も、物理的スキ
ャンアドレスで示されるスキャンイン対象のフリップフ
ロップを含む１バイトの情報単位のデータを一旦スキャ
ンアウトし、それに１ビットのスキャンインデータをマ
ージし、この情報単位のフリップフロップを一斉にリセ
ットした後に、情報単位分のデータをスキャンインする
ので（結果的に変るのは１ビットのみ）各フリップフロ
ップ当り２ゲート（アンドゲート404,405）のスキャン
論理で実現することができる。スキャン制御装置30はや
や複雑となるが、情報処理装置全体としては数万ゲート
の論理ゲートの減少を達成できる。

〔発明の効果〕

本発明によれば、スキャン対象のデータ記憶素子のスキ
ャン論理ゲートを大巾に低減することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図のアドレス変換制御装置の詳細を示す図、第３図
は第２図のアドレス変換テーブルの詳細を示す図、第４
図は第１図のスキャン制御装置の詳細を示す図、第５図
は第４図のスキャンシーケンス制御部の詳細を示す図、
第６図は第１図のパッケージの詳細を示す図である。 10……診断制御装置、 11……アドレスレジスタ（論理的スキャンアドレス）、 12……データレジスタ、 20……アドレス変換制御装置、 30……スキャン制御装置、 31……スキャンシーケンス制御部、 32……レジスタ（物理的スキャンアドレス）、 36,37……ビット選択入力回路、 38……レジスタ、 39……セレクタ、 40,50……パッケージ、 401〜403，501〜503……フリップフロップ群

Claims (1)

【特許請求の範囲】
1. 【請求項１】情報処理装置内に配置され夫々がリセット
   端子を有するデータ記憶素子に対して固有のスキャンア
   ドレスを割当て、その特定あるいは任意のデータ記憶素
   子に対し、通常の論理動作とは独立なスキャン動作によ
   って所定値のスキャンインを行うスキャン方式におい
   て、上記データ記憶素子を複数ビットの情報単位に分割
   し、同一の情報単位に含まれるデータ記憶素子のリセッ
   ト端子を共通に接続し、上記スキャンアドレスによって
   指定されたデータ記憶素子を含む情報単位の複数のデー
   タ記憶素子の内容を読出し、この読出したデータの内、
   上記スキャンアドレスで指定されるビットをスキャンイ
   ンすべきデータと置換し、次に上記の読出しが行われた
   情報単位のデータ記憶素子のデータを前記共通に接続さ
   れたリセット端子にリセット信号を与えて全ビットリセ
   ットした後、上記一旦読出され、置換されたデータを上
   記読出しが行なわれた情報単位のデータ記憶素子にセッ
   トすることを特徴とする情報記憶装置のスキャン方式。