JPH01132980A - テスト機能付電子回路装置 - Google Patents
テスト機能付電子回路装置Info
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- JPH01132980A JPH01132980A JP62291344A JP29134487A JPH01132980A JP H01132980 A JPH01132980 A JP H01132980A JP 62291344 A JP62291344 A JP 62291344A JP 29134487 A JP29134487 A JP 29134487A JP H01132980 A JPH01132980 A JP H01132980A
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- 238000000034 method Methods 0.000 abstract description 4
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
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- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、所定の電子回路と、この電子回路を構成す
る各回路部分をテストするためのテスト回路とを有する
テスト機能付電子回路装置に関するものである。 ゛ 〔従来の技術〕 第２図は、所定の電子回路を構成する各回路部分のテス
トを行なうために、各回路部分の出力側に並列スキャン
レジスタ方式のテスト回路が組込まれた従来のテスト機
能付電子回路装置を示す回路図である。
る各回路部分をテストするためのテスト回路とを有する
テスト機能付電子回路装置に関するものである。 ゛ 〔従来の技術〕 第２図は、所定の電子回路を構成する各回路部分のテス
トを行なうために、各回路部分の出力側に並列スキャン
レジスタ方式のテスト回路が組込まれた従来のテスト機
能付電子回路装置を示す回路図である。
図において、各回路部分１ａ’ 、２ａ’ 。
３ａ’は、たとえば組合わせ論理回路で構成されており
、それぞれｎＷＡの入力端子１１，２１．３１とｎ個の
出力端子１２，２２．３２とを有している。
、それぞれｎＷＡの入力端子１１，２１．３１とｎ個の
出力端子１２，２２．３２とを有している。
テスト回路は、それぞれｎｉｌのスキャンラッチ回路１
〜１．２〜２．３１〜３ｏからなｎ１ｎ ６３個の並列レジスター０’ 、２０’ 、３０’によ
り構成されている。各スキャンラッチ回路１１〜１．２
１〜２１．３１〜３ｎは、それぞれ第１の入力端子ａ、
第２の入力端子す、ｔ４Ｊ御端子Ｃ９および出力端子ｄ
を有しており、制御端子Ｃに入力されるコントロール信
号Ｃ（Ｃ−０３）によって、第１の入力端子ａまたは第
２の入力端子すに入力される信号の一方が選択的に出力
端子ｄに出力されるようになっている。
〜１．２〜２．３１〜３ｏからなｎ１ｎ ６３個の並列レジスター０’ 、２０’ 、３０’によ
り構成されている。各スキャンラッチ回路１１〜１．２
１〜２１．３１〜３ｎは、それぞれ第１の入力端子ａ、
第２の入力端子す、ｔ４Ｊ御端子Ｃ９および出力端子ｄ
を有しており、制御端子Ｃに入力されるコントロール信
号Ｃ（Ｃ−０３）によって、第１の入力端子ａまたは第
２の入力端子すに入力される信号の一方が選択的に出力
端子ｄに出力されるようになっている。
このスキャンラッチ回路１〜１．２１〜ｎ
２．３１〜３ｏは、コントロール信号Ｃが“Ｌ”レベル
のときは、図示しないクロック信号φに同期して第１の
入力端子ａに入力されている信号を取込んでそのまま出
力し、一方、コントロール信号Ｃが“Ｈ”レベルのとき
は、クロック信号φに同期して第２の入力端子ａに入力
されている信号を取込んでそのまま出力する。
のときは、図示しないクロック信号φに同期して第１の
入力端子ａに入力されている信号を取込んでそのまま出
力し、一方、コントロール信号Ｃが“Ｈ”レベルのとき
は、クロック信号φに同期して第２の入力端子ａに入力
されている信号を取込んでそのまま出力する。
第１の並列レジスタ１０′は第１の回路部分１ａ′の出
力側に配置され、第２の並列レジスタ２０′は第２の回
路部分２ａ′の出力側に配置され、第３の並列レジスタ
３０′は第３の回路部分３ａ’の出力側に配置されてい
る。
力側に配置され、第２の並列レジスタ２０′は第２の回
路部分２ａ′の出力側に配置され、第３の並列レジスタ
３０′は第３の回路部分３ａ’の出力側に配置されてい
る。
第１の回路部分１ａ’のｎ個の入力端子１１はデータ入
力端子■１〜Ｉｏにそれぞれ接続されている。第１の並
列レジスタ１０′を構成する各スキャンラッチ回路１１
〜１ｏの第１の入力端子ａは、第１の回路部分１ａ’の
各出力端子１２にそれぞれ接続されており、第２の入力
端子すは、前記データ入力端子■１〜！、にそれぞれ接
続されている。そして、各スキャンラッチ回路１１〜１
ｏの出力端子ｄは、第２の回路部分２ａ′の各入力端子
２１にそれぞれ接続されている。
力端子■１〜Ｉｏにそれぞれ接続されている。第１の並
列レジスタ１０′を構成する各スキャンラッチ回路１１
〜１ｏの第１の入力端子ａは、第１の回路部分１ａ’の
各出力端子１２にそれぞれ接続されており、第２の入力
端子すは、前記データ入力端子■１〜！、にそれぞれ接
続されている。そして、各スキャンラッチ回路１１〜１
ｏの出力端子ｄは、第２の回路部分２ａ′の各入力端子
２１にそれぞれ接続されている。
また、同様に第２の並列レジスタ２０′を構成する各ス
キャンラッチ回路２１〜２ｏの第１の入力端子ａは、第
２の回路部分２ａＬの各出力端子２２にそれぞれ接続さ
れており、第２の入力端子すは、第１の並列レジスター
０′を構成する各スキャンラッチ回路１１〜１．の出力
端子ｄにそれぞれ接続されている。そして各スキャンラ
ッチ回路２．〜２．の出力端子ｄは、第３の回路部分３
ａ′の各入力端子３１にそれぞれ接続されている。
キャンラッチ回路２１〜２ｏの第１の入力端子ａは、第
２の回路部分２ａＬの各出力端子２２にそれぞれ接続さ
れており、第２の入力端子すは、第１の並列レジスター
０′を構成する各スキャンラッチ回路１１〜１．の出力
端子ｄにそれぞれ接続されている。そして各スキャンラ
ッチ回路２．〜２．の出力端子ｄは、第３の回路部分３
ａ′の各入力端子３１にそれぞれ接続されている。
さらに、第３の並列レジスタ３０′を構成する各スキャ
ンラッチ回路３１〜３ｎの第１の入力端子ａは、第３の
回路部分３ａ’の各出力端子３２にそれぞれ接続されて
おり、第２の入力端子すは、第２の並列レジスタ２０′
を構成する各スキャンラッチ回路２１〜２ｏの出力端子
ｄにそれぞれ接続されている。そして各スキャンラッチ
回路３１〜３ の出力端子ｄはデータ出力端子０１〜Ｏ
ｎにそれぞれ接続されている。
ンラッチ回路３１〜３ｎの第１の入力端子ａは、第３の
回路部分３ａ’の各出力端子３２にそれぞれ接続されて
おり、第２の入力端子すは、第２の並列レジスタ２０′
を構成する各スキャンラッチ回路２１〜２ｏの出力端子
ｄにそれぞれ接続されている。そして各スキャンラッチ
回路３１〜３ の出力端子ｄはデータ出力端子０１〜Ｏ
ｎにそれぞれ接続されている。
各スキャンラッチ回路１〜１．２１〜２ｏ。
ｎ
３１〜３ｏの制御端子Ｃは、各並列レジスタ１０’ 、
２０’ 、３０’ ごとに共通接続されており、それぞ
れ独立にコントロール信号Ｃ１，Ｃ２゜Ｃ３が与えられ
る。
２０’ 、３０’ ごとに共通接続されており、それぞ
れ独立にコントロール信号Ｃ１，Ｃ２゜Ｃ３が与えられ
る。
次に、第２図に示したテスト機能付電子回路装置の動作
について説明する。
について説明する。
このテスト機能付電子回路１ｉ［の動作は、動作モード
とテストモードに分けられる。
とテストモードに分けられる。
動作モードは、コントロール信号Ｃ１，Ｃ２゜Ｃ３がす
べて“し”レベルに固定された状態である。このとき、
各スキャンラッチ回路１１〜１ｏ。
べて“し”レベルに固定された状態である。このとき、
各スキャンラッチ回路１１〜１ｏ。
２〜２．３１〜３ｏのそれぞれは、第１の入ｎ
力端子ａに入力されているデータを取込んでそのまま出
力端子ｄに出力するので、データ入力端子１１〜Ｉｏに
与えられる入力データは図示しないクロック信号φに応
じて順次回路部分１ａ、２ａ。
力端子ｄに出力するので、データ入力端子１１〜Ｉｏに
与えられる入力データは図示しないクロック信号φに応
じて順次回路部分１ａ、２ａ。
３ａにより処理された後、データ出力端子０１〜Ｏｏか
ら出力される。すなわち、回路部分１ａ Ｌ〜３ ａ
ｌから構成される全体の回路がクロック信号φに同期し
て順次゛データ処理を行なうので、デ−タ入力端子１１
〜Ｉｏに入力されたｎビットのデータは回路部分１ａ′
〜３ａ’でデータ処理された後、データ出力端子０１〜
Ｏｏから同時に、かつパラレルに出力される。
ら出力される。すなわち、回路部分１ａ Ｌ〜３ ａ
ｌから構成される全体の回路がクロック信号φに同期し
て順次゛データ処理を行なうので、デ−タ入力端子１１
〜Ｉｏに入力されたｎビットのデータは回路部分１ａ′
〜３ａ’でデータ処理された後、データ出力端子０１〜
Ｏｏから同時に、かつパラレルに出力される。
テストモードは、コントロール信号Ｃ，Ｃ２゜Ｃ３のい
ずれか１つが“Ｌ １１レベルに固定された状態である
。
ずれか１つが“Ｌ １１レベルに固定された状態である
。
たとえば、第２の回路部分２ａをテストする場合には、
コントロール信号Ｃ１，Ｃ３を“Ｈ”レベルに設定し、
コントロール信号Ｃ２を“Ｌ”レベルに設定する。この
とき、スキャンラッチ回路１１〜１ｏは、それぞれ第２
の入力端子すに入力されているデータを取込んで出力端
子ｄに出力するので、データ入力端子１１〜Ｉｏに入力
されるｎビットのテストデータがそのまま第２の回路部
分２ａ’ に入力される。また、スキャンラッチ回路２
１〜２ｏは、それぞれの第１の入力端子ａに入力されて
いるデータを取込んで出力端子ｄに出力するので、第２
の回路部分２ａ’ によって処理されたデータがスキャ
ンラッチ回路２１〜２ｏに取込まれて出力端子ｄに出力
される。さらに、スキャンラッチ回路３１〜３ｏは、第
２の入力端子すに入力されているデータを取込んで出力
端子ｄに出力するので、スキャンラッチ回路２１〜２ｎ
の出力端子ｄに出力されているデータがデータ出力端子
０１〜Ｏｏから出力される。
コントロール信号Ｃ１，Ｃ３を“Ｈ”レベルに設定し、
コントロール信号Ｃ２を“Ｌ”レベルに設定する。この
とき、スキャンラッチ回路１１〜１ｏは、それぞれ第２
の入力端子すに入力されているデータを取込んで出力端
子ｄに出力するので、データ入力端子１１〜Ｉｏに入力
されるｎビットのテストデータがそのまま第２の回路部
分２ａ’ に入力される。また、スキャンラッチ回路２
１〜２ｏは、それぞれの第１の入力端子ａに入力されて
いるデータを取込んで出力端子ｄに出力するので、第２
の回路部分２ａ’ によって処理されたデータがスキャ
ンラッチ回路２１〜２ｏに取込まれて出力端子ｄに出力
される。さらに、スキャンラッチ回路３１〜３ｏは、第
２の入力端子すに入力されているデータを取込んで出力
端子ｄに出力するので、スキャンラッチ回路２１〜２ｎ
の出力端子ｄに出力されているデータがデータ出力端子
０１〜Ｏｏから出力される。
このようにして、データ入力端子■１〜Ｉｏに入力され
たｎビットのテストデータは、第１の並列レジスタ１０
′を経由して第２の回路部分２ａ’ に取込まれ、この
第２の回路部分２ａ’ により処理された後、第２の並
列レジスタ２０′および第３の並列レジスタ３０’を経
由してデータ出力端子０１〜Ｏｏに出力される。したが
って、このテストモードにおいては、等価的に第２の回
路部分２ａ’の前段に並列レジスタを１段、後段に並列
レジスタを２段直列に設置した構成となっている。そし
て、回路部分２ａ’ も並列レジスタ１０′〜３０′も
ともにクロック信号φに同期してデータ処理を行なうの
で、データ入力端子１１〜Ｉｏに入力されたｎビットの
データは、回路部分２ ａ ＋でデータ処理された侵、
データ出力端子０１〜Ｏｏから同時に、かつパラレルに
出力される。
たｎビットのテストデータは、第１の並列レジスタ１０
′を経由して第２の回路部分２ａ’ に取込まれ、この
第２の回路部分２ａ’ により処理された後、第２の並
列レジスタ２０′および第３の並列レジスタ３０’を経
由してデータ出力端子０１〜Ｏｏに出力される。したが
って、このテストモードにおいては、等価的に第２の回
路部分２ａ’の前段に並列レジスタを１段、後段に並列
レジスタを２段直列に設置した構成となっている。そし
て、回路部分２ａ’ も並列レジスタ１０′〜３０′も
ともにクロック信号φに同期してデータ処理を行なうの
で、データ入力端子１１〜Ｉｏに入力されたｎビットの
データは、回路部分２ ａ ＋でデータ処理された侵、
データ出力端子０１〜Ｏｏから同時に、かつパラレルに
出力される。
このテスト機能付電子回路装置では、所望の回路部分の
みにテストデータをパラレルに入力し、その回路部分で
のみ処理されたデータをパラレルに出力することができ
る。従って回路部分１ａ’〜３ ａ ／を個別にテスト
できる。
みにテストデータをパラレルに入力し、その回路部分で
のみ処理されたデータをパラレルに出力することができ
る。従って回路部分１ａ’〜３ ａ ／を個別にテスト
できる。
（発明が解決しようとする問題点）
従来の並列スキャンレジスタ方式によるテスト回路を備
えたテスト機能付電子回路装置は以上のように構成され
ているので、電子回路を構成する各回路部分のビット数
が同一であることが必要であった。
えたテスト機能付電子回路装置は以上のように構成され
ているので、電子回路を構成する各回路部分のビット数
が同一であることが必要であった。
第３図は各回路部分のビット数が異なる電子回路の例を
示す回路図である。図において、回路部分１ａは入力端
子１１および出力端子１２がともにｎビット、また回路
部分２ａは入力端子２１がｎビット、出力端子２２がｎ
−１ビツト、さらに回路部分３ａは入力端子３１および
出力端子３２がともにｎ−１ビツトである。また、各回
路部分１ａ〜３ａの出力端子１２〜３２のビット数に対
応して、それぞれ並列レジスター０〜３０が構成されて
いる。すなわち並列レジスター０はｎ個のスキャンラッ
チ回路１１〜１ｏで構成され、並列レジスタ２０．３０
はそれぞれｎ−１個のスキャンラッチ回路２１〜２ｏ−
１，３１〜３ｏ−１で構成されている。この電子回路に
おいて、回路部分１ａをテストするテストモードとした
場合に、回路部分１ａのｎビット目の出力端子１２の出
力データは、スキャンラッチ回路１゜に取り込まれるが
、外部に読み出すことができず、回路部分１ａのみを個
別にテストすることが不可能であった。
示す回路図である。図において、回路部分１ａは入力端
子１１および出力端子１２がともにｎビット、また回路
部分２ａは入力端子２１がｎビット、出力端子２２がｎ
−１ビツト、さらに回路部分３ａは入力端子３１および
出力端子３２がともにｎ−１ビツトである。また、各回
路部分１ａ〜３ａの出力端子１２〜３２のビット数に対
応して、それぞれ並列レジスター０〜３０が構成されて
いる。すなわち並列レジスター０はｎ個のスキャンラッ
チ回路１１〜１ｏで構成され、並列レジスタ２０．３０
はそれぞれｎ−１個のスキャンラッチ回路２１〜２ｏ−
１，３１〜３ｏ−１で構成されている。この電子回路に
おいて、回路部分１ａをテストするテストモードとした
場合に、回路部分１ａのｎビット目の出力端子１２の出
力データは、スキャンラッチ回路１゜に取り込まれるが
、外部に読み出すことができず、回路部分１ａのみを個
別にテストすることが不可能であった。
回路部分１ａのｎビット目の出力を外部に読み出すため
、第３図において、ｎビット目の出力端子０ を設け、
スキャンラッチ回路１ｎの出力端子ｄと接続することも
考えられる。ところが、ｎビットのデータは、入力端子
１１〜Ｉｏに同時に、かつパラレルに入力された後、回
路部分１８〜３ａおよび並列レジスター０〜３０におい
て、いずれもクロック信号φに同期して処理された後に
出力端子０１〜Ｏｏから同時に、かつパラレルに読出さ
れる必要がある。一方、上記のようにスキャンラッチ回
路１゜の出力端子ｄを直接ｎ番目の出力端子Ｏ１と接続
すると、出力端子Ｏ１からｎビット目のデータが出力さ
れるタイミングが他のビットのデータの出力タイミング
と異なってしまう。
、第３図において、ｎビット目の出力端子０ を設け、
スキャンラッチ回路１ｎの出力端子ｄと接続することも
考えられる。ところが、ｎビットのデータは、入力端子
１１〜Ｉｏに同時に、かつパラレルに入力された後、回
路部分１８〜３ａおよび並列レジスター０〜３０におい
て、いずれもクロック信号φに同期して処理された後に
出力端子０１〜Ｏｏから同時に、かつパラレルに読出さ
れる必要がある。一方、上記のようにスキャンラッチ回
路１゜の出力端子ｄを直接ｎ番目の出力端子Ｏ１と接続
すると、出力端子Ｏ１からｎビット目のデータが出力さ
れるタイミングが他のビットのデータの出力タイミング
と異なってしまう。
従って、ｎビット目の出力端子０゜を設けてスキャンラ
ッチ回路１゜の出力端子ｄと接続したとしても、回路部
分１ａのテスト時において、正しいテストデータを出力
端子０１〜Ｏｎから得ることができない。
ッチ回路１゜の出力端子ｄと接続したとしても、回路部
分１ａのテスト時において、正しいテストデータを出力
端子０１〜Ｏｎから得ることができない。
以上のように、従来のテスト機能付電子回路装置では、
テストされるべき複数の回路部分の入力端子または出力
端子のビット数が互いに異なる場合に、テストできない
回路部分が生じるという問題があった。
テストされるべき複数の回路部分の入力端子または出力
端子のビット数が互いに異なる場合に、テストできない
回路部分が生じるという問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、テストされるべき複数の回路部分のビット数
が互いに異なる場合にも、各回路部分を個別にテスト可
能なテスト回路を備えたテスト機能付電子回路装置を得
ることを目的とする。
たもので、テストされるべき複数の回路部分のビット数
が互いに異なる場合にも、各回路部分を個別にテスト可
能なテスト回路を備えたテスト機能付電子回路装置を得
ることを目的とする。
この発明に係るテスト機能付電子回路装置は、それぞれ
の処理ビット数が同一ではない複数の回路部分で構成さ
れる所定の電子回路の前記回路部分を個別にテストする
ために、前記回路部分と並列レジスタとの直列接続によ
って一組の回路要素が構成され、前記回路要素において
は当該回路要素への入力が当該回路部分の入力となると
ともに当該並列レジスタの出力が当該回路要素の出力と
なり、当該並列レジスタはコントロール信号に応じて当
該回路部分の入力をその出力とする第１の状態と当該回
路部分の出力をその出力とする第２の状態とをとるとと
もに、前記回路要素の複数の直列接続によって構成され
ているテスト機能付電子回路装置であって、前記並列レ
ジスタのそれぞれは、前記複数の回路部分の処理ビット
数のうちの最大のビット数と同数の単位レジスタを有し
、前記単位レジスタのうち、対応する回路部分の出力中
に当該単位レジスタに与えるべき出力が存在しないもの
については、前段側の単位レジスタの出力のみが当該単
位レジスタのデータ入力として与えられているとともに
、前記単位レジスタのうち、後段側の回路部分の入力部
に当該単位レジスタの出力を受入れる部分がないものに
ついては、当該単位レジスタの出力のみを次段の並列レ
ジスタ中に対応する単位レジスタに与えている。
の処理ビット数が同一ではない複数の回路部分で構成さ
れる所定の電子回路の前記回路部分を個別にテストする
ために、前記回路部分と並列レジスタとの直列接続によ
って一組の回路要素が構成され、前記回路要素において
は当該回路要素への入力が当該回路部分の入力となると
ともに当該並列レジスタの出力が当該回路要素の出力と
なり、当該並列レジスタはコントロール信号に応じて当
該回路部分の入力をその出力とする第１の状態と当該回
路部分の出力をその出力とする第２の状態とをとるとと
もに、前記回路要素の複数の直列接続によって構成され
ているテスト機能付電子回路装置であって、前記並列レ
ジスタのそれぞれは、前記複数の回路部分の処理ビット
数のうちの最大のビット数と同数の単位レジスタを有し
、前記単位レジスタのうち、対応する回路部分の出力中
に当該単位レジスタに与えるべき出力が存在しないもの
については、前段側の単位レジスタの出力のみが当該単
位レジスタのデータ入力として与えられているとともに
、前記単位レジスタのうち、後段側の回路部分の入力部
に当該単位レジスタの出力を受入れる部分がないものに
ついては、当該単位レジスタの出力のみを次段の並列レ
ジスタ中に対応する単位レジスタに与えている。
この発明では、テストモードにおいて、並列的に出力さ
れるデータがすべて同数の単位レジスタを通ることにな
るため、それらの出力タイミングは同一となる。
れるデータがすべて同数の単位レジスタを通ることにな
るため、それらの出力タイミングは同一となる。
第１図は、この発明の一実施例を示すテスト機能付電子
回路装置の回路図である。
回路装置の回路図である。
図において、電子回路を構成する３つ回路部分１ａ、２
ａ、３ａのテストを個別に行なうために、これらの回路
部分１ａ〜３ａの出力側に並列レジスタ１〜３がそれぞ
れ組み込まれてテスト回路を構成している。
ａ、３ａのテストを個別に行なうために、これらの回路
部分１ａ〜３ａの出力側に並列レジスタ１〜３がそれぞ
れ組み込まれてテスト回路を構成している。
各回路部分１ａ、２ａ、３ａはたとえば組み合わせ論理
回路で構成されており、回路部分１ａはｎ個の入力端子
１１とｎ個の出力端子１２を、回路部分２ａはｎ個の入
力端子２１とｎ−１個の出力端子２２を、回路部分３ａ
はｎ−１個の入力端子３１とｎ−１個の出力端子３２と
を有している。
回路で構成されており、回路部分１ａはｎ個の入力端子
１１とｎ個の出力端子１２を、回路部分２ａはｎ個の入
力端子２１とｎ−１個の出力端子２２を、回路部分３ａ
はｎ−１個の入力端子３１とｎ−１個の出力端子３２と
を有している。
テスト回路は、ｎ個のスキャンラッチ回路１１〜１ か
ら構成されるｎビットの並列レジスターと、ｎ−１個の
スキャンラッチ回路２１〜２ｎ−１とラッチ回路２゜か
ら構成されるｎビットの並列レジスタ２、およびｎ−１
ｖＡのスキャンラッチ回路３〜３ とラッチ回路３゜
から構成される１ ｎ−１ ｎビットの並列レジスタ３から構成されている。
ら構成されるｎビットの並列レジスターと、ｎ−１個の
スキャンラッチ回路２１〜２ｎ−１とラッチ回路２゜か
ら構成されるｎビットの並列レジスタ２、およびｎ−１
ｖＡのスキャンラッチ回路３〜３ とラッチ回路３゜
から構成される１ ｎ−１ ｎビットの並列レジスタ３から構成されている。
このスキャンラッチ回路１１〜１．２１〜３〜３ そ
のものの構成は第２図又 ２ｎ−１・ １ｎ−１ は第３図に示す従来のスキャンラッチ回路と同様である
。なお、スキャンラッチ回路１１〜１ｏ。
のものの構成は第２図又 ２ｎ−１・ １ｎ−１ は第３図に示す従来のスキャンラッチ回路と同様である
。なお、スキャンラッチ回路１１〜１ｏ。
２〜２ ．３〜３ およびラッチ回路Ｉ ｎ−１
Ｉ ｎ−１ ２ｏ、３ｏはそれぞれ単位レジスタとして用いられてお
り、並列レジスタ１〜３はそれぞれｎ個の単位レジスタ
により構成されていることになる。
Ｉ ｎ−１ ２ｏ、３ｏはそれぞれ単位レジスタとして用いられてお
り、並列レジスタ１〜３はそれぞれｎ個の単位レジスタ
により構成されていることになる。
第１の並列レジスタ１は回路部分１ａの出力側に、第２
の並列レジスタ２は回路部分２ａの出力側に、また第３
の並列レジスタ３は回路部分３ａの出力側にそれぞれ配
置されている。回路部分１ａ〜３ａと並列レジスタ１〜
３とは、それぞれ対応する１つの回路部分と１つの並列
レジスタとの組合せ毎に、−組の回路要素を形成してお
り、３組の回路要素の直列接続によってテストの対象と
なる電子回路が構成されていると見なすことができる。
の並列レジスタ２は回路部分２ａの出力側に、また第３
の並列レジスタ３は回路部分３ａの出力側にそれぞれ配
置されている。回路部分１ａ〜３ａと並列レジスタ１〜
３とは、それぞれ対応する１つの回路部分と１つの並列
レジスタとの組合せ毎に、−組の回路要素を形成してお
り、３組の回路要素の直列接続によってテストの対象と
なる電子回路が構成されていると見なすことができる。
第１の回路部分１ａのｎ個の各入力端子１１はデータ入
力端子１１〜１ｏにそれぞれ接続されている。第１の並
列レジスタ１を構成する各スキャンラッチ回路１１〜１
ｏの第１の入力端子ａは、第１の回路部分１ａのｎ個の
各出力端子１２にそれぞれ接続されており、第２の入力
端子すは、前記データ入力端子■１〜Ｉｎにそれぞれ接
続されている。そして、各スキャンラッチ回路１１〜１
ｏの出力端子ｄは、第２の回路部分２ａのｎ個の入力端
子２１にそれぞれ接続されている。
力端子１１〜１ｏにそれぞれ接続されている。第１の並
列レジスタ１を構成する各スキャンラッチ回路１１〜１
ｏの第１の入力端子ａは、第１の回路部分１ａのｎ個の
各出力端子１２にそれぞれ接続されており、第２の入力
端子すは、前記データ入力端子■１〜Ｉｎにそれぞれ接
続されている。そして、各スキャンラッチ回路１１〜１
ｏの出力端子ｄは、第２の回路部分２ａのｎ個の入力端
子２１にそれぞれ接続されている。
また、第２の並列レジスタ２を構成するｎ−１個のスキ
ャンラッチ回路２１〜２ｏ−１の第１の入力端子ａは第
２の回路部分２ａのｎ−１個の出力端子２２にそれぞれ
接続されており、第２の入力端子すは第１の並列レジス
ターを構成する各スキャンラッチ回路１〜１ の出力
端子ｄにそれｎ−１ ぞれ接続されている。そして、ラッチ回路２゜の入力端
子１はスキャンラッチ回路１゜の出力端子ｄに接続され
ている。
ャンラッチ回路２１〜２ｏ−１の第１の入力端子ａは第
２の回路部分２ａのｎ−１個の出力端子２２にそれぞれ
接続されており、第２の入力端子すは第１の並列レジス
ターを構成する各スキャンラッチ回路１〜１ の出力
端子ｄにそれｎ−１ ぞれ接続されている。そして、ラッチ回路２゜の入力端
子１はスキャンラッチ回路１゜の出力端子ｄに接続され
ている。
ざらに、第３の並列レジスタ３を構成するｎ−１個のス
キャンラッチ回路３〜３ の第１の入力端子ａは、第
３の回路部分３ａのｎ−１個の出力端子３２にそれぞれ
接続されており、第２の入力端子すは、第２の並列レジ
スタ２を構成するｎ−１個のスキャンラッチ回路２１〜
２ｏ−１の出力端子ｄにそれぞれ接続されている。各ス
キャンラッチ回路３〜３．−１の出力端子ｄはデータ出
力端子０ −０．−１にそれぞれ接続されている。
キャンラッチ回路３〜３ の第１の入力端子ａは、第
３の回路部分３ａのｎ−１個の出力端子３２にそれぞれ
接続されており、第２の入力端子すは、第２の並列レジ
スタ２を構成するｎ−１個のスキャンラッチ回路２１〜
２ｏ−１の出力端子ｄにそれぞれ接続されている。各ス
キャンラッチ回路３〜３．−１の出力端子ｄはデータ出
力端子０ −０．−１にそれぞれ接続されている。
そして、ラッチ回路３゜の入力端子１はラッチ回路２゜
の出力端子Ｏに接続され、ラッチ回路３゜の出力端子０
はデータ出力端子Ｏ８に接続されている。
の出力端子Ｏに接続され、ラッチ回路３゜の出力端子０
はデータ出力端子Ｏ８に接続されている。
すなわち、この実施例ｉ置では、各並列レジスタ１〜３
のそれぞれに、各回路部分１ａ〜３ａのそれぞれの処理
ピット数のうちの最大ビット数（＝ｎ）と同数の単位レ
ジスタが設けられている。
のそれぞれに、各回路部分１ａ〜３ａのそれぞれの処理
ピット数のうちの最大ビット数（＝ｎ）と同数の単位レ
ジスタが設けられている。
また、これらの単位レジスタのうち、たとえば単位レジ
スタ（ラッチ回路）３ｏのように、対応する回路部分３
ａの出力中に当該単位レジスタ３゜に与えるべき出力ビ
ットが存在しないものについでは、前段側の単位レジス
タ２ の出力のみが単位レジスタ３゜のデータ人力−と
して与えられている。さらに、たとえば単位レジスタ２
ｎのように、後段側の回路部分３ａの入力部に当該単位
レジスタ２ｎの出力を受入れる部分がないものについて
は、当該単位レジスタ２ｎの出力のみを、次段の並列レ
ジスタ３中の対応する単位レジスタ３ｎに与えている。
スタ（ラッチ回路）３ｏのように、対応する回路部分３
ａの出力中に当該単位レジスタ３゜に与えるべき出力ビ
ットが存在しないものについでは、前段側の単位レジス
タ２ の出力のみが単位レジスタ３゜のデータ人力−と
して与えられている。さらに、たとえば単位レジスタ２
ｎのように、後段側の回路部分３ａの入力部に当該単位
レジスタ２ｎの出力を受入れる部分がないものについて
は、当該単位レジスタ２ｎの出力のみを、次段の並列レ
ジスタ３中の対応する単位レジスタ３ｎに与えている。
各スキャンラッチ回路１〜１．２１〜
ｎ
２ ．３１〜３ｏ−１の制御端子Ｃは、各並列しジスタ
１，２．３ごとに共通接続されており、それぞれ独立に
コントロール信号Ｃ，，Ｃ２，Ｃ３が与えられる。
１，２．３ごとに共通接続されており、それぞれ独立に
コントロール信号Ｃ，，Ｃ２，Ｃ３が与えられる。
次に、第１図に示したテスト機能付電子回路装置の動作
について説明する。
について説明する。
この実施例によるテスト機能付電子回路装置の動作は従
来のテスト機能付電子回路装置の場合と同様に動作モー
ドとテストモードに分けられる。
来のテスト機能付電子回路装置の場合と同様に動作モー
ドとテストモードに分けられる。
動作モードは、コントロール信号Ｃ，Ｃ２゜Ｃ３がすべ
て“Ｌ”レベルに固定された状態である。このとき、各
スキャンラッチ回路１１〜１ｏ。
て“Ｌ”レベルに固定された状態である。このとき、各
スキャンラッチ回路１１〜１ｏ。
２〜２ ３〜３ は それぞれ第１のＩ ｎ−
１゛１ ｎ−１１ 入力端子ａに入力されているデータを取込んでそのまま
出力端子ｄに出力するので、データ入力端子１１〜ｉｏ
に与えられた入力データは順次回路部分１ａ、２ａ、３
ａにより処理された後、データ出力端子０〜０ｏ−１か
ら出力される。すなわち、回路部分１ａ、２ａ、３ａか
ら構成される装体の回路が図示しないクロック信号φに
同期して順次データ処理を行なう。ここで、回路部分１
ａのｎビット目の出力端子１２から出力されたデータは
ラッチ回路１ ．２１．３ｎを経由して、デ−タ出力端
子Ｏ８にも出力されるが、動作モード時においてはこの
出力端子Ｏ１から出力されるデータは無視される。
１゛１ ｎ−１１ 入力端子ａに入力されているデータを取込んでそのまま
出力端子ｄに出力するので、データ入力端子１１〜ｉｏ
に与えられた入力データは順次回路部分１ａ、２ａ、３
ａにより処理された後、データ出力端子０〜０ｏ−１か
ら出力される。すなわち、回路部分１ａ、２ａ、３ａか
ら構成される装体の回路が図示しないクロック信号φに
同期して順次データ処理を行なう。ここで、回路部分１
ａのｎビット目の出力端子１２から出力されたデータは
ラッチ回路１ ．２１．３ｎを経由して、デ−タ出力端
子Ｏ８にも出力されるが、動作モード時においてはこの
出力端子Ｏ１から出力されるデータは無視される。
テストモードはコントロール信号Ｃ，Ｃ２゜Ｃ３のいず
れか１つのみが゛Ｌ″レベルに設定され、他のコントロ
ール信号がＨ”レベルに設定された状態である。
れか１つのみが゛Ｌ″レベルに設定され、他のコントロ
ール信号がＨ”レベルに設定された状態である。
たとえば、第１の回路部分１ａをテストする場合には、
コントロール信号Ｃ１を“Ｌ”レベルに、コントロール
信号Ｃ２，Ｃ３を“Ｈ″レベル設定する。このとき、デ
ータ入力端子１１〜Ｉ、に入力されたｎビットのデータ
は回路部分１ａで処理され、スキャンラッチ回路１１〜
１ｎはそれぞれ第１の入力端子ａに入力されるｎビット
のデータ、すなわち回路部分１ａから出力されるｎビッ
トのデータを取り込んで出力端子ｄに出力する。
コントロール信号Ｃ１を“Ｌ”レベルに、コントロール
信号Ｃ２，Ｃ３を“Ｈ″レベル設定する。このとき、デ
ータ入力端子１１〜Ｉ、に入力されたｎビットのデータ
は回路部分１ａで処理され、スキャンラッチ回路１１〜
１ｎはそれぞれ第１の入力端子ａに入力されるｎビット
のデータ、すなわち回路部分１ａから出力されるｎビッ
トのデータを取り込んで出力端子ｄに出力する。
また、スキャンラッチ回路２１〜２ｎ−１，３１〜３ｏ
−１は、第２の入力端子すに入力されるデータを取込ん
で出力端子ｄに出力するので、スキャンラッチ回路１〜
１ の出力端子ｄから出力さｎ−１ れるデータは回路部分２ａ、３ａをバイパスし、スキャ
ンラッチ回路２〜２ ．３〜３ １ ｎ−１１ｎ−１ のみを経由して、データ出力端子０１〜０ｎ−１に出力
される。ざらに、スキャンラッチ回路１゜の出力端子ｄ
から出力されるデータはラッチ回路２ｏ、３ を経由し
てデータ出力端子Ｏ１に出力される。
−１は、第２の入力端子すに入力されるデータを取込ん
で出力端子ｄに出力するので、スキャンラッチ回路１〜
１ の出力端子ｄから出力さｎ−１ れるデータは回路部分２ａ、３ａをバイパスし、スキャ
ンラッチ回路２〜２ ．３〜３ １ ｎ−１１ｎ−１ のみを経由して、データ出力端子０１〜０ｎ−１に出力
される。ざらに、スキャンラッチ回路１゜の出力端子ｄ
から出力されるデータはラッチ回路２ｏ、３ を経由し
てデータ出力端子Ｏ１に出力される。
したがって、このテストモードにおいては、等価的に第
１の回路部分１ａの後段に並列レジスタを３段直列に設
置した構成となっている。また、第１の回路部分１ａと
並列レジスター〜３とは、いずれもクロック信号φに同
期してデータを処理するので、データ入力端子１１〜Ｉ
、に同時に、かつパラレルに入力されたｎビットのデー
タは、第１の回路部分１ａで処理された侵、出力端子０
１〜Ｏｏから同時に、かつパラレルに出力される。従っ
て、第１の回路部分１ａのみを個別にテスト可能である
。
１の回路部分１ａの後段に並列レジスタを３段直列に設
置した構成となっている。また、第１の回路部分１ａと
並列レジスター〜３とは、いずれもクロック信号φに同
期してデータを処理するので、データ入力端子１１〜Ｉ
、に同時に、かつパラレルに入力されたｎビットのデー
タは、第１の回路部分１ａで処理された侵、出力端子０
１〜Ｏｏから同時に、かつパラレルに出力される。従っ
て、第１の回路部分１ａのみを個別にテスト可能である
。
また、例えば第２の回路部分２ａをテストする場合には
、コントロール信号Ｃ２を“ビルベルとし、コントロー
ル信号Ｃ、Ｃ３を“Ｈ″レベ に設定する。このとき、データ入力端子■１〜Ｉ に与
えられたｎビットの入力データは、回路部分１ａをバイ
パスしてスキャンラッチ回路１１〜１ｏに取込まれ、そ
れぞれの出力端子ｄからそのまま出力される。次に、こ
の入力データは回路部分２ａで処理されてｎ−１ビツト
の出力データが出力端子２２からスキャンラッチ回路２
１〜２ｏ−１にそれぞれ与えられる。さらに、このｎ−
１ビツトの出力データは回路部分３ａをバイパスし、ス
キャンラッチ回路３１〜３ｏ−１を経由してデータ出力
端ｆＯ〜０ｎ−１に出力される。ｎビット目のデータ入
力端子ｌ、に入力されたデータは、スキャンラッチ回路
１ 、ラッチ回路２゜。
、コントロール信号Ｃ２を“ビルベルとし、コントロー
ル信号Ｃ、Ｃ３を“Ｈ″レベ に設定する。このとき、データ入力端子■１〜Ｉ に与
えられたｎビットの入力データは、回路部分１ａをバイ
パスしてスキャンラッチ回路１１〜１ｏに取込まれ、そ
れぞれの出力端子ｄからそのまま出力される。次に、こ
の入力データは回路部分２ａで処理されてｎ−１ビツト
の出力データが出力端子２２からスキャンラッチ回路２
１〜２ｏ−１にそれぞれ与えられる。さらに、このｎ−
１ビツトの出力データは回路部分３ａをバイパスし、ス
キャンラッチ回路３１〜３ｏ−１を経由してデータ出力
端ｆＯ〜０ｎ−１に出力される。ｎビット目のデータ入
力端子ｌ、に入力されたデータは、スキャンラッチ回路
１ 、ラッチ回路２゜。
３ を経由してデータ出力端子Ｏ１に出力されるが、こ
のデータは回路部分２ａのテストデータとしては不要な
ので無視される。
のデータは回路部分２ａのテストデータとしては不要な
ので無視される。
このように、このテストモードにおいては、等価的に第
２の回路部分２ａの前段に並列レジスタを１段、後段に
並列レジスタを２段直列に設置した構成となっている。
２の回路部分２ａの前段に並列レジスタを１段、後段に
並列レジスタを２段直列に設置した構成となっている。
また、第２の回路部分２ａと並列レジスタ１〜３とは、
いずれもクロック信号φに同期してデータを処理するの
で、データ入力端子１１〜Ｉｏに同時に、かつパラレル
に入力されたｎビットのデータは、第２の回路部分２ａ
で処理された後、出力端子０１〜０ｏ−１からｎ−１ビ
ツトの出力データとして同時に、かつパラレルに出力さ
れる。従って、第２の回路部分２ａのみを個別にテスト
可能である。
いずれもクロック信号φに同期してデータを処理するの
で、データ入力端子１１〜Ｉｏに同時に、かつパラレル
に入力されたｎビットのデータは、第２の回路部分２ａ
で処理された後、出力端子０１〜０ｏ−１からｎ−１ビ
ツトの出力データとして同時に、かつパラレルに出力さ
れる。従って、第２の回路部分２ａのみを個別にテスト
可能である。
さらに、第３の回路部分３ａをテストする場合には、コ
ントロール信号Ｃ３を“Ｌ″レベルし、コントロール信
号Ｃ１，Ｃ２を“ＨＩ＋レベルに設定すれば、上記と同
様に、個別にテスト可能である。
ントロール信号Ｃ３を“Ｌ″レベルし、コントロール信
号Ｃ１，Ｃ２を“ＨＩ＋レベルに設定すれば、上記と同
様に、個別にテスト可能である。
なお、上記実施例では、各回路部分１ａ、２ａ。
３ａは組合わせ論理回路としたが、これに限られず、た
とえばクロック信号に同期して動作するバイブライン構
成の回路など、どのような回路でもよい。
とえばクロック信号に同期して動作するバイブライン構
成の回路など、どのような回路でもよい。
また、上記実施例では、回路部分が３つで、かつ、異な
るビット数がｎと（ｎ−１）の２種類の簡単な場合を示
したが、回路部分の数、ビット数の種類に制限されずに
適用できることはいうまでもない。
るビット数がｎと（ｎ−１）の２種類の簡単な場合を示
したが、回路部分の数、ビット数の種類に制限されずに
適用できることはいうまでもない。
さらに、ラッチ回路２．３ｏとして、他のスキャンラッ
チ回路１〜１．２〜２ｏ−１゜ｎ１ ３〜３ と同様のスキャンラッチ回路２゜′。
チ回路１〜１．２〜２ｏ−１゜ｎ１ ３〜３ と同様のスキャンラッチ回路２゜′。
１ ｎ−１
３、′を用いてもよい。この場合には、その前段のスキ
ャンラッチ回路１ （又は２ ′）の出力ｎ 端子ｄを、スキャンラッチ回路２ ′ （又は３１′
）の第１と第２の入力端子ａ、ｂに共通に接続すること
により、制御端子Ｃに与えられるコントロール信号Ｃ（
又はＣ３）によらず、スキャンラッチ回路２ ′ （又
は３ ′ ）の出力端子ｎ ｄの出力は常に前段のスキャンラッチ回路１゜（又は２
′ ）の出力と同じデータになるようにすればよい。
ャンラッチ回路１ （又は２ ′）の出力ｎ 端子ｄを、スキャンラッチ回路２ ′ （又は３１′
）の第１と第２の入力端子ａ、ｂに共通に接続すること
により、制御端子Ｃに与えられるコントロール信号Ｃ（
又はＣ３）によらず、スキャンラッチ回路２ ′ （又
は３ ′ ）の出力端子ｎ ｄの出力は常に前段のスキャンラッチ回路１゜（又は２
′ ）の出力と同じデータになるようにすればよい。
以上のように、この発明によれば、並列レジスタのそれ
ぞれに、複数の回路部分の最大のビット数と同数の単位
レジスタを設けて、テストモードにおける並列出力が同
一のタイミングで出力されるようにしているので、複数
の回路部分のビット数が互いに異なる場合にも、各回路
部分を個別にテストすることができる効果がある。
ぞれに、複数の回路部分の最大のビット数と同数の単位
レジスタを設けて、テストモードにおける並列出力が同
一のタイミングで出力されるようにしているので、複数
の回路部分のビット数が互いに異なる場合にも、各回路
部分を個別にテストすることができる効果がある。
第１図はこの発明に係るテスト機能付電子回路装置の一
実施例を示す回路図、第２図および第３図は従来のテス
ト機能付電子回路装置を示す回路図である。 図において、１ａ、２ａ、３ａは回路部分、１゜２．３
は並列レジスタ、１〜１．２１〜ｎ ２ ３〜３ はスキャンラッチ回路（単ｎ−１１１
ｎｌ 位レジスタ）、２ ．３ はラッチ回路（単位しｎ ジスタ）である。 なお、各図中同一符号は同一または相当部分を示す。
実施例を示す回路図、第２図および第３図は従来のテス
ト機能付電子回路装置を示す回路図である。 図において、１ａ、２ａ、３ａは回路部分、１゜２．３
は並列レジスタ、１〜１．２１〜ｎ ２ ３〜３ はスキャンラッチ回路（単ｎ−１１１
ｎｌ 位レジスタ）、２ ．３ はラッチ回路（単位しｎ ジスタ）である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）それぞれの処理ビット数が同一ではない複数の回
路部分の直列接続で構成される所定の電子回路の前記回
路部分を個別にテストするために、前記回路部分と並列
レジスタとの直列接続によつて一組の回路要素が構成さ
れ、前記回路要素においては当該回路要素への入力が当
該回路部分の入力となるとともに当該並列レジスタの出
力が当該回路要素の出力となり、当該並列レジスタはコ
ントロール信号に応じて当該回路部分の入力をその出力
とする第１の状態と当該回路部分の出力をその出力とす
る第２の状態とをとるとともに、前記回路要素の複数の
直列接続によつて構成されているテスト機能付電子回路
装置であって、 前記並列レジスタのそれぞれは、前記複数の回路部分の
処理ビット数のうちの最大のビット数と同数の単位レジ
スタを有し、前記単位レジスタのうち、対応する回路部
分の出力中に当該単位レジスタに与えるべき出力が存在
しないものについては、前段側の単位レジスタの出力の
みが当該単位レジスタのデータ入力として与えられてい
るとともに、前記単位レジスタのうち、後段側の回路部
分の入力部に当該単位レジスタの出力を受入れる部分が
ないものについては、当該単位レジスタの出力のみを次
段の並列レジスタ中に対応する単位レジスタに与えてい
ることを特徴とするテスト機能付電子回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291344A JPH01132980A (ja) | 1987-11-17 | 1987-11-17 | テスト機能付電子回路装置 |
| US07/271,488 US4913557A (en) | 1987-11-17 | 1988-11-15 | Intergrated logic circuit having testing function circuit formed integrally therewith |
| DE3838940A DE3838940A1 (de) | 1987-11-17 | 1988-11-17 | Schaltung mit testfunktionsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291344A JPH01132980A (ja) | 1987-11-17 | 1987-11-17 | テスト機能付電子回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01132980A true JPH01132980A (ja) | 1989-05-25 |
Family
ID=17767707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62291344A Pending JPH01132980A (ja) | 1987-11-17 | 1987-11-17 | テスト機能付電子回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4913557A (ja) |
| JP (1) | JPH01132980A (ja) |
| DE (1) | DE3838940A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005190112A (ja) * | 2003-12-25 | 2005-07-14 | Internatl Business Mach Corp <Ibm> | マイクロコンピュータ及びそのデバッグ方法 |
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Family Cites Families (17)
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-
1987
- 1987-11-17 JP JP62291344A patent/JPH01132980A/ja active Pending
-
1988
- 1988-11-15 US US07/271,488 patent/US4913557A/en not_active Expired - Lifetime
- 1988-11-17 DE DE3838940A patent/DE3838940A1/de active Granted
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| DE3838940C2 (ja) | 1990-08-09 |
| DE3838940A1 (de) | 1989-06-01 |
| US4913557A (en) | 1990-04-03 |
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