JPS60193199A - レベル感知ラツチ段 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電界効果型トランジスタを用いて構成した論理
回路に関するもので、とくに電界効果型トランジスタに
よって論理回路を構成することにより、ラッチ、とくに
シフトレジスタラッチを形成するようにした論理回路に
係わるものである。

［従来の技術１ 第１図に従来のシフトレジスタラッチ１００を示す、　
このシフトレジスタラ・ンチ１００は第一のラッチ段ｌ
および第二のラッチ段１１を有し、該第−のラッチ段ｌ
は組合せ論理回路、すなわちこの第１図に示す例では、
ＡＮＤゲートとＯＲゲートの組合せ回路３に対するデー
タを入力として受け取り、クロック２が出力されている
ときには入力端子２に現れたデータをマスターラッチ５
に入力させ、またクロックｌが出力されているときには
入力端子４に現れたデータをマスターラ・ンチ５に入力
させる。　このマスターラ・ンチ５は人力データを記憶
して、記憶されたデータの代表的なサンプルを取り出し
て出力端子６に出力し、クロック３が出力されたときに
このサンプルをスレーブラッチ７に供給する。　マスタ
ーラッチ５はクロック３が現れるまで入力データを保持
し、クロ・ンク３が出力され次第、該データをスレーブ
ラッチ７に書き込む、　スレーブラッチ７は人力データ
を記憶する一方、記憶さ札たデータの代表的なサンプル
を取り出して出力端子９およびシフト端子８に出力して
第二段のシフトレジスタラ、、′ｆ−，１１に印加する
。　この第二段シフトレジスタラッチ１１は組合せ入力
回路、すなわちこの第１図に示す例では、ＡＮＤゲート
とＯＲゲートの組合せ回路１３と、マスターラッチ１５
と、スレーブラッチ１７とからなり、マスターラッチ１
５はクロックｌあるいはクロック２が出力されていると
きに、それぞれ入力端子１０または８上のデータを記憶
して出力端子１２に出力信号を発生させてこれをスレー
ブラッチ１７に入力し、クロック３が出力され次第、端
子１２に現れる論理レベルを記憶して出力端子１２に出
力信号を発生させるようにしたものである。

第１図のシフトレジスタラッチ、すなわち上述のように
、レベル感知型として構成した公知のシフトレジスタラ
ッチの波形を第２図に示す、　第１図に示すようなシフ
トレジスタラッチ　１００が動作するためには、３種類
のクロックを該シフトレジスタに供給する必要があり、
これら３種類のクロ・ンクとは−にに述べたように、マ
スターラッチ５．１５にデータを記憶させるためのクロ
ックｌおよびクロック２．およびスレーブラッチ７．１
７にデータを記憶させるためのクロック３である。

第２図において、波形２０はクロック１および２の波形
を、また波形２２はクロック３の波形をそれぞれ示す。

［発明が解決しようとする問題点］ 第１図に示すシフトレジスタラッチは第２図に示すよう
な波形による多重クロック構成とすることが必要であり
９組合せ論理３，１３において第２図の波形２０で表わ
されるクロック１の立−Ｌリエッジにより決定を完結さ
せなければならない。

このため、電界効果型トランジスタをダイナミック動作
で使用した場合には、デバイスの動作速度を高めるため
にクロック３を用いて膝組合せ論理の最終段のディスチ
ャージを行なわせるに際して問題が生じ、その結果上記
のような構成としたシフトレジスタラッチの用途が限定
されて、高速動作を要求される場合には不適当であった
。

本発明の目的は、このような問題を解消した組合わせ論
理回路ないしは電界効果型トランジスタシフトレジスタ
ラッチを提供することにある。

Ｅ問題点を解決しようとするための手段］このような」
的を達成−すべく本発明は、少なくとも２種類のクロッ
ク信号を出力するクロック源により駆動される複数段を
有し、これらの複数段のうちの２段の間に少なくとも１
段のラッチ段を設けて、これを電界効果型トランジスタ
により構成した論理回路を提供するものである。　この
少なくとも１段のラッチ段は、該ラッチ段に供給される
クロックその他の信号のフロースルーから複数段の前段
回路を電気的に分離する分離手段と、各クロックパルス
間のシフトレジスタラッチ段に供給されるデータを記憶
するラッチ回路とを有するものであり、このようなラッ
チ段を複数段組み合わせることにより、容易にシフトレ
ジスタラッチを形成することができる。　この場合これ
ら複数のラッチ段はこれをテスト回路を含むように接続
して、このテスト回路により、ラッチ内に記憶されたデ
ータのサンプリングを行なったり。

あるいは該ラッチにデータをプリセットすることができ
るように該テスト回路を構成する。　またラッチ段の構
成としては、これをエン／＼ンスメント型およびデプレ
ッション型の電界効果型トランジスタにより構成した実
施例や、あるいは各う・ンチ段に供給するデータ論理処
理を行なうのには各種の複雑な組合わせ論理回路の実施
例が可能である。

［実施例］ 次に図面を参照して本発明の詳細な説明する。　第３図
は本発明による論理回路の実施例としての、複数段から
なるシフトレジスタラ・ンチ１０１を示す、このシフト
レジスタラッチ１０１はまず第一のラッチ段７を有し、
このラッチ段の出力は導線８を介して組合せ論理１３に
与えられる。

膝組合せ論理１３は１１のトランジスタスイッチ３７お
よび第二のトランジスタスイッチ３９からなり、第一の
トランジスタスイッチ３７は導線８と接続点５０との間
を断続するためのもので、また第二のトランジスタスイ
ッチ３９は導線ｌＯと接続点５０との間を断続するため
のもである。　第４図に示すクロ・ンク２は各ラッチ段
ｌにデータを並列入力するのに用い、この入力データを
クロック３によりラッチ段ｌに記憶させる。　波形４８
のパルス４７が現れると、前記導線ｌＯ上のデータは電
界効果型トランジスタスイッチ３８によって接続点５０
に伝送゛され、ついで該接続点５０における信号電荷に
より表されるデータが、波形４１のパルス４５Ａによっ
て反転増幅器３１に入力され、つぎに述べるテストモー
ド動作時等に該反転増幅器に記憶される。

ひるかえって、電界効果型トランジスタにより構成され
る論理回路の製造や組立て、あるいはそのプログラミン
グ時には、いろいろな接続点で欠陥の検出を行なうこと
ができるのが望ましいことが多々ある。　第３図のシフ
トレジスタラッチの主たる特徴のひとつは、波形４１．
４Ｂ、とくにトランジスタスイッチ３７のゲートに現れ
る波形４１のパルス４３により表されるテストクロック
が出力されたときに、導線８を介して第一のラッチ段７
からトランジスタスイッチ３７にテスト信号を移行させ
、接続点５０および反転増幅器５１を介してラッチ回路
１７の出力線１４に伝送することができる点°である。

第４図に示す波形４１のクロックｌ信号が論理ｌとなっ
た場合、すなわちパルス４３が出力された場合には、接
続点５０の論理レベルが導線８に現れて接続点５０に伝
送され、パルス４３が消失するにともない、この論理状
態が反転増幅器５１の内部キャパシタンスの記憶容量に
より、該接続点５０に記憶されるか、あるいはこの接続
点に現れる。第４図に波形４４のパルス４５で表される
ように、クロック３が正に遷移して論理ｌになると、接
続点５０に現れかつ反転増幅器５１の内部キャパシタン
スに記憶された論理レベルは第二のラッチ段１７に伝え
られ９反転増幅器３１．３３および反転増幅器３３の出
力を反転増幅器３１の人力に接続させているデプレッシ
ョン型トランジスタ３５によって構成されたラッチ回路
により、該論理レベルがラッチ段１７に記憶されかつ無
期限に保持される。　ラッチの出力は導線１４に供給さ
れ、またシフト出力は導線８に供給される。

なお、クロック３はテスト動作＋１４ｉ−に現れて導線
８上のテストデータを第二のラッチ回路に書込み可能に
する。　このようにすることにより、シフトレジスタラ
ッチ回路ｌｏｔ内のあらゆる回路のテストを行なうこと
ができ、この種のラッチ段を内蔵するマイクロ−〇ロセ
ッサ回路のプログラムの開発に大いに貢献するものであ
る。

第５図に第一のトランジスタスイッチ３７と第二のトラ
ンジスタスイッチ３９とからなる組合せロジック１３を
有する単一のラッチ段ｌを示す、　本実施例においては
、入力導線８，１０に現れるデータはそれぞれこれらト
ランジスタスイッチ３７．３９を介して反転増幅器５１
に供給され、゛クロック３が論理ｌとなって反転増幅器
５１の出力を増幅器３１の人力に接続するスイッチ５３
を動作させたときに。

これらデータをラッチｌに書き込む、　場合によっては
、第５図の実施例において反転増幅器３３の出力を反転
増幅器３１の入力に接続するデプレッション型の電界効
果型トランジスタ３５を用いるかわりに、クロック２が
論理ｌとなったときにリフレッシュ信号を電界効果型ト
ランジスタ７０に供給し、このトランジスタ７０により
反転増幅器３５の出力を反転増幅器３１に印加すること
により、増幅器３１に蓄えられた電荷を再生させて導線
１４．１８に現れる信号がラッチ段ｌに記憶されている
論理レベルと止確に対応するようにする。

第６図はラッチ段ｌの構成を示す概略図で。

増幅器５１としてはエンハンスメント型トランジスタを
、また増幅器３１．３５としてはデプレッション型トラ
ンジスタをそれぞれ用いたしエンハンスメント］［デプ
レッション］［デプレッション］型回路の実施例を示す
ものである。　増幅器５１は電界効果型トランジスタ６
８とクロック用トランジスタ６７とからなり、クロック
３が現れたときに電界効果型トランジスタ６８の入力に
与えられる論理レベルに応じて、接続点５０を電界効果
型トランジスタ６８がオンのときには接地に、トランジ
スタ６８がオフのときにはＶｃｃにそれぞれ接続する。

　反転増幅器３１は、２個のデプレッション型トランジ
スタ８４．６５と、電界効果型型トランジスタスイッチ
５３が閉じることにより動作状態となる入カドランジス
タロ６とが直列に接続されてなるもので、このトランジ
スタ６６が動作状態となることによってラッチ段１にデ
ータの書込みが行なわれる。　スイッチ７０はリフレッ
シュスイッチであり、また増幅器３５の動作態様は上記
と同様である。

第７図は増幅器５１をデプレッション型トランジスタ８
９およびエンハンスメント型トランジスタ８８により構
成したラッチ段７の［デプレッション］　［テア’レッ
ション／デプレッション］［テフレッション／デプレッ
ション］型回路の実施例を示すものである。　増幅器３
１．３５の構成は第６図の実施例と同様である。

第８図は本発明によるラッチ段ｌの［デプレッション］
［テフレッション／デプレッション］型回路の実施例を
示すものである。　同図において、増幅器５１はデプレ
ッション型トランジスタ６９およびエンハンスメント型
トランジスタ６８により、また反転増幅器３１．３５は
それぞれ単一のデプレッション型トランジスタ８４．６
ｆにより構成され、さらに入カドランジスタロ６および
出力゛トランジスタ８３はこれをエンハンスメント型電
界効果型トランジスタにより構成した例である。

第９図は本発明によるラッチ段ｌの［エンハンスメント
］［７’７’レツシヨン］［デプレッション］型回路の
実施例を示すもので、第６図に示す入力増幅器５１と第
８図に示すラッチ回路の構成を用いた例である。

例えば入力バッファ等を用いる場合のように、ラッチを
トランジスタ・トランジスタ・ロジック　（ＴＴＬ）回
路とインターフェースさせる必要のある場合は、第１０
図に示すように、第５図ないし第９図に示す反転増幅器
５１のかわりにシュミットトリガ７１を用いた回路構成
とする。

第１１図に示す回路は上記のようにシュミットトリガ７
１を用いたもので、本例ではこのシュミットトリガ７１
を電界効果型トランジスタ７Ｂ、　７２゜７４、７５に
より構成したものである。　電界効果型トランジスタ７
２．７８に対するバイアスは電界効果型トランジスタ７
０により与えられ、これにより電界効果甲トランジスタ
７４．７５に印加される信吟に対するシュミットトリガ
波形整形効果を得ることができる。　シュミット）リガ
７１の出力は電界効果型トランジスタ７３の出力端子に
現れてスイッチ５３に供給される。

ラッチ段ｌに対する書込みを行なうに先立っていくつか
の機能を論理的に結合させたい場合がある。　第１２図
はこのような用途に適した実施例を示すもので、３種類
の信号、すなわちデータｘ、ｙ、ｚをＡＮＤＮＯゲート
８１びＮＯＲゲート８１の組合わせからなるＡＮＤ−Ｎ
ＯＲ回路に供給し、さらに前記実施例の場合と同様、電
界効果型トランジスタ８６からのテストデータにより、
該回路のＮＯＲをとることにより９反転増幅器３１．３
５により構成されたラッチ段ｌのテストを行なうことが
できるようにしたものである。　ＮＯＲゲート８１の出
力はスイッチ５３により反転増幅器３１の入力に供給さ
れる。

第１２図に示す実施例の概略構成を第１３図に示す、　
この第１３図においてはＡＮＤゲート８０は電界効果型
８４．８５により、またＮＯＲゲー）８１はデプレッシ
ョン型トランジスタ８２．電界効果型トランジスタ８３
および電界効果型トランジスタ８０によりそれぞれ構成
され、これらトラ〉・ジスタ８２゜８３、９０の組合わ
せにより符号８１で示す位置にＮ。

Ｒ接続点を形成する。

第１４図に本発明によるンフトレジスタラッチ回路の実
施例の回路構成を示す、　本例においては複数のＭ個の
ラッチ段を図示のように組み合わせて用いて１組合わせ
ロジックのみからなるダイナミック型結合ロジック２０
０に接続し、記憶素子をすべてラッチｌにより構成した
ものである。

この結合ロジック２００の入力端には第一のラッチ段７
．第二のラッチ段１７からＮ−１番目のラッチ段１１７
およびＮ番目のラッチ段１２７カ〈、また出力側にはＮ
＋１１％目のラッチ段２４７．　Ｎ＋２番目のう・・、
チ段２３７、　Ｎ＋３番目のラッチ段２２７からＭ−１
番目のう・ンチ段２１７およびＭ番目のラッチ段２０７
が配列され、クロックロジック９５からはクロックｌ、
２゜３が各ラッチ段に、またシリアルデータ源１０３か
らは第一のラッチ段７にデータ信号が、それぞれ供給さ
れる。　各ラッチ段は直並列構成となるように接続され
、データは導線１０を介して各ラッチ段に、またテスト
データは導線１１５を介して第一のラッチ段７にそれぞ
れ導入され、シフト導線８を経由して前段のラッチ段に
シフトされる。　これと同時に各ラッチ段にデータが書
き込まれ、出力端子に論理状態が決定されて結合論理回
路に並列に入力される。　さらに出力導線８からは９次
々とシフトされる各ラッチ段の記憶状態がシリアルテス
トデータデバイス１０５に入力する。　他方、　Ｎ＋１
番目ないしＭ番目のラッチ段からの並列出力は、データ
バス１１５に含まれる導線１４を介して出力される。　
クロックロジック８５は第１４図の実施例ではシフトレ
ジスタラッチの一部として示しであるが、マイクロプロ
セッサに含まれるクロック等、相異なる相のクロックを
発生して回路に用いるようにした外部クロックによりこ
れを構成してもよい、またシフトレジスタラッチ１０７
としては、３組のデータがデータせｆｉｌ１８を介して
データ入力バス１１１から供給される組合わせシフトレ
ジスタを用いる。

【図面の簡単な説明】

第１図は従来のシフトレジスタラッチを示す論理回路図
、第２図は第１図に示す従来のシフトレジスタラツチの
動作を示すタイムチャート図。 第３図は電界効果型トランジスタを用いて形成し、シフ
トレジスタとしての機能はもとより、テスト能力をも併
せもつように構成した本発明による複数のラッチ段を示
す論理回路図、第４図は第３図に示す回路の動作を示す
タイムチャート図。 第５図は本発明による単一のラッチ段を示す論理回路図
、第６図は入力増幅器にはエンハンスメント型トランジ
スタを、またシフトレジスタラッチには［デプレッショ
ン］　［デプレッション／デプレッション］［デプレッ
ション］型トランジスタを用いて構成したラッチ段の実
施例を示す概略図、第７図はデプレッション型トランジ
スタを用いて第５図に示す入力増幅器を構成することが
できる例を示す図、第８図は第５図に示すシフトレジス
タラッチにおいて各増幅器段に単一のデプレッション型
トランジスタを内蔵させた例を示す概略図、第９図は第
５図に示すシフトレジスタラッチにおいて入力にエンハ
ンスメント型トランジスタを用いた例を示す概略図、第
１０図は本発明によりラッチ段にシュミットトリガ入力
段を設けた例を示す論理回路図、第１１図は第因に示す
実施例を示す概略図、第１２図はＡＮＤおよびＯＲゲー
トを用いた入力回路を有するラッチ段を示す論理回路図
、第１３図は第１２図に示す実施例を示す概略図。 第１４図は複数のラッチ段をアレー乗に配置して回路テ
スト用に用いるようにした例を示すブロック図である。 １、　７．１７．１０７．１１？。 １２７、２０？、　２１？、　２２７゜２３７、２４７
．　、　、　、　、　、ラッチ段８、１０．１４．１１
５．　、　、導線１３、−　、　、　、　、　、　、　
、組合わせロジック１８、５０．　、　、　、　、、　
、接続点３１、３３．３５．５１．　、　、反転増幅器
３７、　３８．　５３，８１，６２゜ ６３．８４，８５．ＥｉＥｉ、８？。 ８８、ＢＥＩ、？０，７２，７３゜ ７４．７５．　？Ｅｉ、８２，８３゜ ８４、８５．８６．９０．　、　、電界効果型トランジ
スタ ７１、　、　、　、　、　、　、　、　、シュミットト
リガ８０、、、、、、、、、ＡＮＤゲート ８１、、、、、、、、、ＮＯＲゲート ９５、　、　、　、　、　、　、　、　、クロックロジ
ック１０１、１０７．、　、　、　、、シフトレジスタ
ラッチ１０３　、　、　、　、　、　、　、　、シリア
ルテストデータ源 １０５　、　、　、　、　、　、　、　、シリアルデー
タ人力デバイス ２００　、　、　、　、　、　、　、　、結合ロジック
図面の浄書（内容に変更なし） Ｆｔ’ｙ、　／ Ｆｔ’θ、ア ト ■ １η ｌ　ｔｔｇ、ｔｙ ｈ’１．６ Ｆｔ’ｇ、７ Ｆｉ’１．９ ｈ′グ、／θ Ｆｔ’ｇ、／／ Ｆｔ’ｇ、／Ｊ Ｃ Ｆｔ’ｇ、　／４ 手続補正書（方式） 昭和６６年９月７７日 特許庁長官殿 １、事件の表示 昭和タタ年特許願第−）−ぐ７Ｓ／」号３、補正をする
者 事件との関係　特許出願人 住　所 氏　名 （名称）　テキサス　インスッルメンソ　インコーポレ
イテッド　、Ｊい／る４、代理人 ５、補正命令の日刊 昭和４０年８月ユ６日 ６、補正により増加する発明の数 ７、補正の対象 図　面 ８、補正の内容　別紙のとおり

Claims (7)

【特許請求の範囲】
1. （１）　第一および第二のクロック信号を出力するクロ
   ック信号源手段より駆動される複数段と、第一および第
   二段の間に接続された複数個の電界効果壁トランジスタ
   により構成された少なくとも１段のラッチ段とを有し、
   第一の信号が出力されているときには前記第一段からシ
   フトレジスタラッチを電気的に分離するようにした分離
   手段と、第二の信号に追随して出力端子に論理信号を供
   給するようにしたラッチ手段とによって前記少なくとも
   １個のラッチ段を構成したことを特徴とする組合わせ論
   理回路。
2. （２）　前記ラッチ段をテストするためのテスト回路を
   さらに有することを特徴とする特許請求の範囲第１項に
   記載の組合わせ論理回路。
3. （３）　前記テスト回路はテストパルスを生成するクロ
   ック手段と、このテストパルスにより入力信号をゲート
   するためのゲート人力論理回路手段と、前記ラッチ手段
   の論理状態のサンプリングを行なうための出力回路手段
   とからなることを特徴とする特許請求の範囲第２項に記
   載の組合わせ論理回路。
4. （４）　第一および第二の信号を結合するための第一の
   論理手段と、この第一の論理手段に縦続して前記第一の
   信号によりイネーブル状態とされたときに前記第二の信
   号の論理状態を記憶するための第二の論理手段とからな
   ることを特徴とする電界効果型トランジスタシフトレジ
   スタラッチ。
5. （５）　１ｉｉｉ記第−の論理手段を複数個含む第一の
   論理手段群と、前記第二の論理手段を複数個含む第二、
   の論理手段群とからなり、第一の論理手段群を構成する
   各論理手段を第二の論理手段群を構成する各論理手段に
   縦続して複数個の最終段レジスタを構成したことを特徴
   とする特許請求の範囲第４項に記載の電界効果型トラン
   ジスタシフトレジスタラッチ。
6. （６）　第一のレジスタ手段群を構成する各レジス夕手
   段を、該第−のレジスタ手段群の第一のレジスタ手段に
   始まって最後のレジスタ手段で終るべく縦続することに
   よりシフトレジスタラ・ンチを構成したことを特徴とす
   る特許請求の範囲第５項に記載の電界効果型トランジス
   タシフトレジスクラッチ・
7. （７）　テスト手段をさらに含むことを特徴とする特許
   請求の範囲第４項、第５項および第６項のいずれかに記
   載の電界効果型トランジスタシフトレジスタラッチ。