JPH10124485A - Ｍａｃのバンクレジスタ回路 - Google Patents
Ｍａｃのバンクレジスタ回路Info
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- JPH10124485A JPH10124485A JP8284319A JP28431996A JPH10124485A JP H10124485 A JPH10124485 A JP H10124485A JP 8284319 A JP8284319 A JP 8284319A JP 28431996 A JP28431996 A JP 28431996A JP H10124485 A JPH10124485 A JP H10124485A
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Abstract
(57)【要約】
【課題】 この発明は、バンクレジスタの小型化ならび
に演算データのシステムバスへの読み出し時間の短縮化
を達成し得るＭＡＣのバンクレジスタ回路を提供するこ
とを課題とする。 【解決手段】 この発明は、バンクレジスタ２、３とシ
ステムバス４との間に設けられた書き込み専用バス５、
読み出し専用バス６及びインターフェース７を介してバ
ンクレジスタ２、３とシステムバス４との間で演算デー
タを転送するように構成される。
に演算データのシステムバスへの読み出し時間の短縮化
を達成し得るＭＡＣのバンクレジスタ回路を提供するこ
とを課題とする。 【解決手段】 この発明は、バンクレジスタ２、３とシ
ステムバス４との間に設けられた書き込み専用バス５、
読み出し専用バス６及びインターフェース７を介してバ
ンクレジスタ２、３とシステムバス４との間で演算デー
タを転送するように構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、マイクロコンピ
ュータやＤＳＰ（ディジタル・シグナル・プロセッサ）
等のシステムに用いられるＭＡＣ（積和演算器）に与え
られる演算データを保持するＭＡＣのバンクレジスタ回
路に関する。
ュータやＤＳＰ（ディジタル・シグナル・プロセッサ）
等のシステムに用いられるＭＡＣ（積和演算器）に与え
られる演算データを保持するＭＡＣのバンクレジスタ回
路に関する。
【０００２】
【従来の技術】従来、この種のバンクレジスタ回路とし
ては、図９に示すような構成のものが知られている。
ては、図９に示すような構成のものが知られている。
【０００３】図９において、バンクレジスタ回路１００
は、バンクレジスタ群（ＭＸＡ０〜ＭＸＡｎ）１０１な
らびにバンクレジスタ群（ＭＡＡ０〜ＭＡＡｎ）１０２
を備えて構成され、バンクレジスタ群１０１に保持され
た演算データはＭＸバス１０３を介してＭＡＣの積和ユ
ニット１０４に入力データとして与えられ、バンクレジ
スタ群１０２に保持された演算データはＭＡバス１０５
を介して積和ユニット１０４に係数データとして与えら
れる。それぞれのバンクレジスタ群１０１、１０２は、
ＭＡＣを含むシステムのシステムバス（ＭＢＵＳ）１０
６との間で演算データの授受を行い、また、積和ユニッ
ト１０４の演算結果はＺバス１０７を介してバンクレジ
スタ群１０１に与えられて保持される。
は、バンクレジスタ群（ＭＸＡ０〜ＭＸＡｎ）１０１な
らびにバンクレジスタ群（ＭＡＡ０〜ＭＡＡｎ）１０２
を備えて構成され、バンクレジスタ群１０１に保持され
た演算データはＭＸバス１０３を介してＭＡＣの積和ユ
ニット１０４に入力データとして与えられ、バンクレジ
スタ群１０２に保持された演算データはＭＡバス１０５
を介して積和ユニット１０４に係数データとして与えら
れる。それぞれのバンクレジスタ群１０１、１０２は、
ＭＡＣを含むシステムのシステムバス（ＭＢＵＳ）１０
６との間で演算データの授受を行い、また、積和ユニッ
ト１０４の演算結果はＺバス１０７を介してバンクレジ
スタ群１０１に与えられて保持される。
【０００４】バンクレジスタ群１０１のそれぞれのバン
クレジスタは、図１０（ａ）に示すように、システムバ
ス１０６又はＺバス１０７の演算データを選択してバン
クレジスタに演算データを書き込む書き込み回路１０８
と、書き込み回路１０８により選択された演算データを
図１１のタイミングチャートに示すように書き込みイネ
ーブル信号（ＷＲＸ１，２，……，ｎ）に同期して取り
込み保持するフリップフロップ（Ｆ／Ｆ）１０９と、Ｆ
／Ｆ１０９に保持された演算データと読み出しイネーブ
ル信号（ＲＤＸ１，２，……，ｎＶ）を受けるＮＯＲ
（否定論理積）ゲート１１０の出力により導通制御され
るＮチャネルのＦＥＴ（電界効果トランジスタ）がシス
テムバス１０６に接続されてなり、保持された演算デー
タを図１１に示すタイミングでシステムバス１０６に読
み出す読み出し回路１１１と、演算データを受けて出力
イネーブル信号（ＢＸ１，２……，ｎ）に同期して導通
制御されるクロクッドインバータがＭＸバス１０３に接
続されてなり、保持された演算データをＭＸバス１０３
に出力する出力回路１１２をそれぞれ複数備え、それぞ
れのＦ／Ｆ１０９がクロックドインバータ１１３を介し
て縦続接続されて構成される。
クレジスタは、図１０（ａ）に示すように、システムバ
ス１０６又はＺバス１０７の演算データを選択してバン
クレジスタに演算データを書き込む書き込み回路１０８
と、書き込み回路１０８により選択された演算データを
図１１のタイミングチャートに示すように書き込みイネ
ーブル信号（ＷＲＸ１，２，……，ｎ）に同期して取り
込み保持するフリップフロップ（Ｆ／Ｆ）１０９と、Ｆ
／Ｆ１０９に保持された演算データと読み出しイネーブ
ル信号（ＲＤＸ１，２，……，ｎＶ）を受けるＮＯＲ
（否定論理積）ゲート１１０の出力により導通制御され
るＮチャネルのＦＥＴ（電界効果トランジスタ）がシス
テムバス１０６に接続されてなり、保持された演算デー
タを図１１に示すタイミングでシステムバス１０６に読
み出す読み出し回路１１１と、演算データを受けて出力
イネーブル信号（ＢＸ１，２……，ｎ）に同期して導通
制御されるクロクッドインバータがＭＸバス１０３に接
続されてなり、保持された演算データをＭＸバス１０３
に出力する出力回路１１２をそれぞれ複数備え、それぞ
れのＦ／Ｆ１０９がクロックドインバータ１１３を介し
て縦続接続されて構成される。
【０００５】バンクレジスタ群１０２のそれぞれのバン
クレジスタは、図１０（ｂ）に示すように、システムバ
ス１０６の演算データを書き込みイネーブル信号（ＷＲ
Ａ１，２，……，ｎ）に同期して取り込み保持するフリ
ップフロップ（Ｆ／Ｆ）１１４と、Ｆ／Ｆ１１４に保持
された演算データと読み出しイネーブル信号（ＲＤＡ
１，２，……，ｎＶ）を受けるＮＯＲゲート１１５の出
力により導通制御されるＮチャネルのＦＥＴ（電界効果
トランジスタ）がシステムバス１０６に接続してなり、
保持された演算データをシステムバス１０６に読み出す
読み出し回路１１６と、出力イネーブル信号（Ａ１，２
……，ｎ）に同期して導通制御されるクロクッドインバ
ータからなり、保持された演算データをＭＡバス１０５
に出力する出力回路１１７をそれぞれ複数備えて構成さ
れる。
クレジスタは、図１０（ｂ）に示すように、システムバ
ス１０６の演算データを書き込みイネーブル信号（ＷＲ
Ａ１，２，……，ｎ）に同期して取り込み保持するフリ
ップフロップ（Ｆ／Ｆ）１１４と、Ｆ／Ｆ１１４に保持
された演算データと読み出しイネーブル信号（ＲＤＡ
１，２，……，ｎＶ）を受けるＮＯＲゲート１１５の出
力により導通制御されるＮチャネルのＦＥＴ（電界効果
トランジスタ）がシステムバス１０６に接続してなり、
保持された演算データをシステムバス１０６に読み出す
読み出し回路１１６と、出力イネーブル信号（Ａ１，２
……，ｎ）に同期して導通制御されるクロクッドインバ
ータからなり、保持された演算データをＭＡバス１０５
に出力する出力回路１１７をそれぞれ複数備えて構成さ
れる。
【０００６】このような構成においては、システムバス
１０６にそれぞれのバンクレジスタ群１０１、１０２の
読み出し回路１１１、１１６が接続されているため、シ
ステムバス１０６に多くの容量が付加されることにな
る。このことは、バンクレジスタ群のバンクレジスタの
数が増えるほど、また１つのバンクレジスタの読み出し
回路１１１、１１６が増えるほど顕著なものとなる。し
たがって、読み出し回路１１１、１１６は、大きなドラ
イブ能力が要求され、図１０に示すように読み出し回路
１１１、１１６をＦＥＴで構成した場合には大きなサイ
ズのトランジスタが必要になっていた。これにより、バ
ンクレジスタ回路の構成が大型化し、バンクレジスタの
数が増加するにつれて、バンクレジスタを含むＭＡＣ全
体のコアサイズが大型化し、ひいてはＭＡＣを含むシス
テムのチップサイズが大きくなってしまうことになる。
１０６にそれぞれのバンクレジスタ群１０１、１０２の
読み出し回路１１１、１１６が接続されているため、シ
ステムバス１０６に多くの容量が付加されることにな
る。このことは、バンクレジスタ群のバンクレジスタの
数が増えるほど、また１つのバンクレジスタの読み出し
回路１１１、１１６が増えるほど顕著なものとなる。し
たがって、読み出し回路１１１、１１６は、大きなドラ
イブ能力が要求され、図１０に示すように読み出し回路
１１１、１１６をＦＥＴで構成した場合には大きなサイ
ズのトランジスタが必要になっていた。これにより、バ
ンクレジスタ回路の構成が大型化し、バンクレジスタの
数が増加するにつれて、バンクレジスタを含むＭＡＣ全
体のコアサイズが大型化し、ひいてはＭＡＣを含むシス
テムのチップサイズが大きくなってしまうことになる。
【０００７】さらに、システムバス１０６に付加される
負荷容量が大きいため、演算データをバンクレジスタか
らシステムバス１０６に読み出すスピードが遅くなり、
システムの動作周波数マージンの不良や最小動作電源電
圧マージンの不良が発生していた。
負荷容量が大きいため、演算データをバンクレジスタか
らシステムバス１０６に読み出すスピードが遅くなり、
システムの動作周波数マージンの不良や最小動作電源電
圧マージンの不良が発生していた。
【０００８】
【発明が解決しようとする課題】以上説明したように、
従来のＭＡＣのバンクレジスタ回路にあっては、それぞ
れのバンクレジスタの読み出し回路が、全てシステムバ
スに対して並列に接続されていたため、システムバスの
負荷容量が極めて大きくなっていた。このため、大きな
駆動能力を有する読み出し回路を含むバンクレジスタの
構成が大型化し、かつ演算データをシステムバスに読み
出すスピードが遅くなるといった不具合を招いていた。
従来のＭＡＣのバンクレジスタ回路にあっては、それぞ
れのバンクレジスタの読み出し回路が、全てシステムバ
スに対して並列に接続されていたため、システムバスの
負荷容量が極めて大きくなっていた。このため、大きな
駆動能力を有する読み出し回路を含むバンクレジスタの
構成が大型化し、かつ演算データをシステムバスに読み
出すスピードが遅くなるといった不具合を招いていた。
【０００９】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、バンクレジス
タの小型化、ならびに演算データのシステムバスへの読
み出し時間の短縮化を達成し得るＭＡＣのバンクレジス
タ回路を提供することにある。
たものであり、その目的とするところは、バンクレジス
タの小型化、ならびに演算データのシステムバスへの読
み出し時間の短縮化を達成し得るＭＡＣのバンクレジス
タ回路を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、ＭＡＣ（積和演算器）に与
えられる演算データ、又はＭＡＣで得られた演算データ
を保持するバンクレジスタと、前記バンクレジスタに接
続され、前記ＭＡＣを含むシステムのシステムバスから
前記バンクレジスタに書き込まれる演算データが転送さ
れる書き込み専用バスと、前記バンクレジスタに接続さ
れ、前記バンクレジスタに保持された演算データが読み
出されて前記システムバスに転送される読み出し専用バ
スと、前記書き込み専用バスならびに前記読み出し専用
バスと前記システムバスとの間に接続され、前記システ
ムバスから前記書き込み専用バスに転送される演算デー
タの受け渡しを行い、かつ前記読み出し専用バスから前
記システムバスに転送される演算データの受け渡しを行
うバスインターフェースを有して構成される。
に、請求項１記載の発明は、ＭＡＣ（積和演算器）に与
えられる演算データ、又はＭＡＣで得られた演算データ
を保持するバンクレジスタと、前記バンクレジスタに接
続され、前記ＭＡＣを含むシステムのシステムバスから
前記バンクレジスタに書き込まれる演算データが転送さ
れる書き込み専用バスと、前記バンクレジスタに接続さ
れ、前記バンクレジスタに保持された演算データが読み
出されて前記システムバスに転送される読み出し専用バ
スと、前記書き込み専用バスならびに前記読み出し専用
バスと前記システムバスとの間に接続され、前記システ
ムバスから前記書き込み専用バスに転送される演算デー
タの受け渡しを行い、かつ前記読み出し専用バスから前
記システムバスに転送される演算データの受け渡しを行
うバスインターフェースを有して構成される。
【００１１】請求項２記載の発明は、請求項１記載のＭ
ＡＣのバンクレジスタ回路において、前記バンクレジス
タに保持された演算データが前記バンクレジスタから前
記読み出し専用バスに読み出されるタイミングは、前記
バンクレジスタに保持された演算データが前記バンクレ
ジスタから前記システムバスに読み出されるタイミング
よりも速いことを特徴とする。
ＡＣのバンクレジスタ回路において、前記バンクレジス
タに保持された演算データが前記バンクレジスタから前
記読み出し専用バスに読み出されるタイミングは、前記
バンクレジスタに保持された演算データが前記バンクレ
ジスタから前記システムバスに読み出されるタイミング
よりも速いことを特徴とする。
【００１２】請求項３記載の発明は、請求項１記載のＭ
ＡＣのバンクレジスタ回路において、前記バスインター
フェースは、前記システムバスの演算データを受けて前
記書き込み専用バスに演算データを書き込むインバータ
列からなる書き込み回路と、クロック信号と読み出し制
御信号とバンクレジスタを示すバンクレジスタエリア信
号を入力とするＮＡＮＤ（否定論理積）ゲートと、前記
読み出し専用バスに接続されて前記読み出し専用バスの
演算データを一時的に保持するホールド回路と、前記Ｎ
ＡＮＤゲートの出力と前記読み出し専用バスの演算デー
タを入力とするＮＯＲ（否定論理和）ゲートと、前記Ｎ
ＯＲゲートの出力により導通制御されるＦＥＴからな
り、前記読み出し専用バスの演算データを前記システム
バスに読み出す読み出し回路を有していることを特徴と
する。
ＡＣのバンクレジスタ回路において、前記バスインター
フェースは、前記システムバスの演算データを受けて前
記書き込み専用バスに演算データを書き込むインバータ
列からなる書き込み回路と、クロック信号と読み出し制
御信号とバンクレジスタを示すバンクレジスタエリア信
号を入力とするＮＡＮＤ（否定論理積）ゲートと、前記
読み出し専用バスに接続されて前記読み出し専用バスの
演算データを一時的に保持するホールド回路と、前記Ｎ
ＡＮＤゲートの出力と前記読み出し専用バスの演算デー
タを入力とするＮＯＲ（否定論理和）ゲートと、前記Ｎ
ＯＲゲートの出力により導通制御されるＦＥＴからな
り、前記読み出し専用バスの演算データを前記システム
バスに読み出す読み出し回路を有していることを特徴と
する。
【００１３】請求項４記載の発明は、ＭＡＣ（積和演算
器）に与えられる演算データ、又はＭＡＣで得られた演
算データを保持するバンクレジスタと、前記バンクレジ
スタと前記ＭＡＣに接続され、前記ＭＡＣを含むシステ
ムのシステムバスから前記バンクレジスタに書き込まれ
る演算データが転送され、かつ前記バンクレジスタに保
持された演算データが前記ＭＡＣに転送され、かつ前記
バンクレジスタに保持されて前記システムバスに読み出
される演算データが転送されるデータ転送バスと、前記
システムバスと前記データ転送バスとの間に接続され、
前記システムバスと前記データ転送バスとの間で転送さ
れる演算データの受け渡しを行うバスインターフェース
を有して構成される。
器）に与えられる演算データ、又はＭＡＣで得られた演
算データを保持するバンクレジスタと、前記バンクレジ
スタと前記ＭＡＣに接続され、前記ＭＡＣを含むシステ
ムのシステムバスから前記バンクレジスタに書き込まれ
る演算データが転送され、かつ前記バンクレジスタに保
持された演算データが前記ＭＡＣに転送され、かつ前記
バンクレジスタに保持されて前記システムバスに読み出
される演算データが転送されるデータ転送バスと、前記
システムバスと前記データ転送バスとの間に接続され、
前記システムバスと前記データ転送バスとの間で転送さ
れる演算データの受け渡しを行うバスインターフェース
を有して構成される。
【００１４】請求項５記載の発明は、請求項４記載のＭ
ＡＣのバンクレジスタ回路において、前記バンクレジス
タに保持された演算データが前記バンクレジスタから前
記データ転送バスに読み出されるタイミングは、前記バ
ンクレジスタに保持された演算データが前記バンクレジ
スタから前記システムバスに読み出されるタイミングよ
りも速いことを特徴とする。
ＡＣのバンクレジスタ回路において、前記バンクレジス
タに保持された演算データが前記バンクレジスタから前
記データ転送バスに読み出されるタイミングは、前記バ
ンクレジスタに保持された演算データが前記バンクレジ
スタから前記システムバスに読み出されるタイミングよ
りも速いことを特徴とする。
【００１５】請求項６記載の発明は、請求項４記載のＭ
ＡＣのバンクレジスタ回路において、前記バスインター
フェースは、前記システムバスの演算データを受けて書
き込み制御信号とバンクレジスタのエリア信号との積に
より導通制御されるクロックドインバータを含むインバ
ータ列からなり、前記データ転送バスに演算データを書
き込む書き込み回路と、前記データ転送バスに接続され
て前記データ転送バスの演算データを一時的に保持する
ホールド回路と、クロック信号と読み出し制御信号とバ
ンクレジスタのエリア信号を入力とするＮＡＮＤゲート
と、前記ＮＡＮＤゲートの出力と前記データ転送バスの
演算データを入力とするＮＯＲゲートと、前記ＮＯＲゲ
ートの出力により導通制御されるＦＥＴからなり、前記
データ転送バスの演算データをシステムバスに読み出す
読み出し回路を有していることを特徴とする。
ＡＣのバンクレジスタ回路において、前記バスインター
フェースは、前記システムバスの演算データを受けて書
き込み制御信号とバンクレジスタのエリア信号との積に
より導通制御されるクロックドインバータを含むインバ
ータ列からなり、前記データ転送バスに演算データを書
き込む書き込み回路と、前記データ転送バスに接続され
て前記データ転送バスの演算データを一時的に保持する
ホールド回路と、クロック信号と読み出し制御信号とバ
ンクレジスタのエリア信号を入力とするＮＡＮＤゲート
と、前記ＮＡＮＤゲートの出力と前記データ転送バスの
演算データを入力とするＮＯＲゲートと、前記ＮＯＲゲ
ートの出力により導通制御されるＦＥＴからなり、前記
データ転送バスの演算データをシステムバスに読み出す
読み出し回路を有していることを特徴とする。
【００１６】
【発明の実施の形態】以下、図面を用いてこの発明の実
施の形態を説明する。
施の形態を説明する。
【００１７】図１は請求項１又は２記載の発明の一実施
形態に係わるＭＡＣのバンクレジスタ回路の構成を示す
図、図２は図１に示すバンクレジスタの詳細な構成を示
す図、図３は図１に示すバスインターフェースの詳細な
構成を示す図、図４は図１に示すバンクレジスタ回路の
動作タイミングチャートを示す図である。
形態に係わるＭＡＣのバンクレジスタ回路の構成を示す
図、図２は図１に示すバンクレジスタの詳細な構成を示
す図、図３は図１に示すバスインターフェースの詳細な
構成を示す図、図４は図１に示すバンクレジスタ回路の
動作タイミングチャートを示す図である。
【００１８】図１において、バンクレジスタ回路１は、
バンクレジスタ群（ＭＸＡ０〜ＭＸＡｎ）２ならびにバ
ンクレジスタ群（ＭＡＡ０〜ＭＡＡｎ）３と、バンクレ
ジスタ群２、３に接続され、ＭＡＣを含むシステムのシ
ステムバス（ＭＢＵＳ）４からバンクレジスタ群２、３
に書き込まれる演算データが転送される書き込み専用バ
ス（ＷＲＢＵＳ）５と、バンクレジスタ群２、３に接続
され、バンクレジスタ群に保持された演算データが読み
出されてシステムバス４に転送される読み出し専用バス
（ＲＤＢＵＳ）６と、書き込み専用バス５ならびに読み
出し専用バス６とシステムバス４との間に接続され、シ
ステムバス４から書き込み専用バス５に転送される演算
データの受け渡しを行い、かつ読み出し専用バス６から
システムバス４に転送される演算データの受け渡しを行
うバスインターフェース７を備えて構成され、バンクレ
ジスタ群２に保持された演算データは入力データバス
（ＭＸＢＵＳ）８を介して積和ユニット９に入力データ
として与えられ、バンクレジスタ群３に保持された演算
データは入力データバス（ＭＡＢＵＳ）１０を介して積
和ユニット９に係数データとして与えられる。積和ユニ
ット９の演算結果はＺバス１１を介してバンクレジスタ
群２に与えられて保持される。
バンクレジスタ群（ＭＸＡ０〜ＭＸＡｎ）２ならびにバ
ンクレジスタ群（ＭＡＡ０〜ＭＡＡｎ）３と、バンクレ
ジスタ群２、３に接続され、ＭＡＣを含むシステムのシ
ステムバス（ＭＢＵＳ）４からバンクレジスタ群２、３
に書き込まれる演算データが転送される書き込み専用バ
ス（ＷＲＢＵＳ）５と、バンクレジスタ群２、３に接続
され、バンクレジスタ群に保持された演算データが読み
出されてシステムバス４に転送される読み出し専用バス
（ＲＤＢＵＳ）６と、書き込み専用バス５ならびに読み
出し専用バス６とシステムバス４との間に接続され、シ
ステムバス４から書き込み専用バス５に転送される演算
データの受け渡しを行い、かつ読み出し専用バス６から
システムバス４に転送される演算データの受け渡しを行
うバスインターフェース７を備えて構成され、バンクレ
ジスタ群２に保持された演算データは入力データバス
（ＭＸＢＵＳ）８を介して積和ユニット９に入力データ
として与えられ、バンクレジスタ群３に保持された演算
データは入力データバス（ＭＡＢＵＳ）１０を介して積
和ユニット９に係数データとして与えられる。積和ユニ
ット９の演算結果はＺバス１１を介してバンクレジスタ
群２に与えられて保持される。
【００１９】バンクレジスタ群２のそれぞれのバンクレ
ジスタは、図２（ａ）に示すように、システムバス４又
はＺバス１１の演算データを選択してバンクレジスタに
演算データを書き込む書き込み回路１２と、書き込み回
路１２により選択された演算データを図３のタイミング
チャートに示すように書き込みイネーブル信号（ＷＲＸ
１，２，……，ｎ）に同期して取り込み保持するフリッ
プフロップ（Ｆ／Ｆ）（ＭＸ１，２，……，ｎｒｅ
ｇ．）１３と、Ｆ／Ｆ１３に保持された演算データを受
けて読み出しイネーブル信号（ＲＤＸ１，２，……，
ｎ）に同期して導通制御されるクロックドインバータが
読み出し専用バス６に接続されてなり、Ｆ／Ｆ１３に保
持された演算データを図３に示すタイミングで読み出し
専用バス６に読み出す読み出し回路１４と、Ｆ／Ｆ１３
に保持された演算データを受けて出力イネーブル信号
（ＢＸ１，２……，ｎ）に同期して導通制御されるクロ
クッドインバータが入力データバス８に接続されてな
り、Ｆ／Ｆ１３に保持された演算データを入力データバ
ス８に出力する出力回路１５をそれぞれ複数備え、それ
ぞれのＦ／Ｆ１３がクロックドインバータ１６を介して
縦続接続されて構成される。
ジスタは、図２（ａ）に示すように、システムバス４又
はＺバス１１の演算データを選択してバンクレジスタに
演算データを書き込む書き込み回路１２と、書き込み回
路１２により選択された演算データを図３のタイミング
チャートに示すように書き込みイネーブル信号（ＷＲＸ
１，２，……，ｎ）に同期して取り込み保持するフリッ
プフロップ（Ｆ／Ｆ）（ＭＸ１，２，……，ｎｒｅ
ｇ．）１３と、Ｆ／Ｆ１３に保持された演算データを受
けて読み出しイネーブル信号（ＲＤＸ１，２，……，
ｎ）に同期して導通制御されるクロックドインバータが
読み出し専用バス６に接続されてなり、Ｆ／Ｆ１３に保
持された演算データを図３に示すタイミングで読み出し
専用バス６に読み出す読み出し回路１４と、Ｆ／Ｆ１３
に保持された演算データを受けて出力イネーブル信号
（ＢＸ１，２……，ｎ）に同期して導通制御されるクロ
クッドインバータが入力データバス８に接続されてな
り、Ｆ／Ｆ１３に保持された演算データを入力データバ
ス８に出力する出力回路１５をそれぞれ複数備え、それ
ぞれのＦ／Ｆ１３がクロックドインバータ１６を介して
縦続接続されて構成される。
【００２０】バンクレジスタ群３のそれぞれのバンクレ
ジスタは、図２（ｂ）に示すように、書き込み専用バス
５の演算データを図３のタイミングチャートに示すよう
に書き込みイネーブル信号（ＷＲＡ１，２，……，ｎ）
に同期して取り込み保持するフリップフロップ（Ｆ／
Ｆ）１７と、Ｆ／Ｆ１７に保持された演算データを受け
て読み出しイネーブル信号（ＲＤＡ１，２，……，ｎ）
に同期して導通制御されるクロックドインバータが読み
出し専用バス６に接続されてなり、Ｆ／Ｆ１７に保持さ
れた演算データを図３に示すタイミングで読み出し専用
バス６に読み出す読み出し回路１８と、Ｆ／Ｆ１７に保
持された演算データを受けて出力イネーブル信号（Ａ
１，２……，ｎ）に同期して導通制御されるクロクッド
インバータが入力データバス（ＭＡＢＵＳ）１０に接続
されてなり、Ｆ／Ｆ１７に保持された演算データを入力
データバス１０に出力する出力回路１９をそれぞれ複数
備えて構成される。
ジスタは、図２（ｂ）に示すように、書き込み専用バス
５の演算データを図３のタイミングチャートに示すよう
に書き込みイネーブル信号（ＷＲＡ１，２，……，ｎ）
に同期して取り込み保持するフリップフロップ（Ｆ／
Ｆ）１７と、Ｆ／Ｆ１７に保持された演算データを受け
て読み出しイネーブル信号（ＲＤＡ１，２，……，ｎ）
に同期して導通制御されるクロックドインバータが読み
出し専用バス６に接続されてなり、Ｆ／Ｆ１７に保持さ
れた演算データを図３に示すタイミングで読み出し専用
バス６に読み出す読み出し回路１８と、Ｆ／Ｆ１７に保
持された演算データを受けて出力イネーブル信号（Ａ
１，２……，ｎ）に同期して導通制御されるクロクッド
インバータが入力データバス（ＭＡＢＵＳ）１０に接続
されてなり、Ｆ／Ｆ１７に保持された演算データを入力
データバス１０に出力する出力回路１９をそれぞれ複数
備えて構成される。
【００２１】バスインターフェース７は、図３に示すよ
うに、システムバス４の演算データを受けて、書き込み
専用バス５に演算データを書き込むインバータ列からな
る書き込み回路２０と、クロック信号φ１と読み出し制
御信号（ＲＤ）とバンクレジスタを示すバンクレジスタ
エリア信号（ＡＬ１，２……，ｎ）を入力とするＮＡＮ
Ｄ（否定論理積）ゲート２１と、読み出し専用バス６に
接続されて読み出し専用バス６の演算データを一時的に
保持するホールド回路２２と、ＮＡＮＤゲート２１の出
力（ＣＮＴＶ）と読み出し専用バス６の演算データを入
力とするＮＯＲゲート２３と、ＮＯＲゲート２３の出力
により導通制御されるＮチャネルのＦＥＴからなり、読
み出し専用バス６の演算データをシステムバス４に読み
出す読み出し回路２４を備えて構成される。
うに、システムバス４の演算データを受けて、書き込み
専用バス５に演算データを書き込むインバータ列からな
る書き込み回路２０と、クロック信号φ１と読み出し制
御信号（ＲＤ）とバンクレジスタを示すバンクレジスタ
エリア信号（ＡＬ１，２……，ｎ）を入力とするＮＡＮ
Ｄ（否定論理積）ゲート２１と、読み出し専用バス６に
接続されて読み出し専用バス６の演算データを一時的に
保持するホールド回路２２と、ＮＡＮＤゲート２１の出
力（ＣＮＴＶ）と読み出し専用バス６の演算データを入
力とするＮＯＲゲート２３と、ＮＯＲゲート２３の出力
により導通制御されるＮチャネルのＦＥＴからなり、読
み出し専用バス６の演算データをシステムバス４に読み
出す読み出し回路２４を備えて構成される。
【００２２】このような構成と図１０に示す従来の構成
とのシステムバスにおける負荷容量を比較すると、従来
構成では、レジスタ群１０１のレジスタの個数をｎ個、
レジスタ群１０２のレジスタの個数をｍ個とし、書き込
み回路１０８及びＦ／Ｆ１１４の入力容量（ＦＥＴで構
成した場合にはゲート容量）をＣ１とし、読み出し回路
１０６のドレイン容量をＣ２とすると、システムバス１
０６に付加される容量Ｃは、Ｃ＝（Ｃ１＋Ｃ２）×（ｎ
＋ｍ）となる。これに対して、この実施形態では、バス
インターフェース７の書き込み回路２０のゲート容量を
Ｃ３とし、バスインターフェース７の読み出し回路２３
のドレイン容量をＣ４とすると、システムバス４に付加
される容量Ｃは、バンクレジスタの個数にかかわらず、
Ｃ＝（Ｃ３＋Ｃ４）となる。
とのシステムバスにおける負荷容量を比較すると、従来
構成では、レジスタ群１０１のレジスタの個数をｎ個、
レジスタ群１０２のレジスタの個数をｍ個とし、書き込
み回路１０８及びＦ／Ｆ１１４の入力容量（ＦＥＴで構
成した場合にはゲート容量）をＣ１とし、読み出し回路
１０６のドレイン容量をＣ２とすると、システムバス１
０６に付加される容量Ｃは、Ｃ＝（Ｃ１＋Ｃ２）×（ｎ
＋ｍ）となる。これに対して、この実施形態では、バス
インターフェース７の書き込み回路２０のゲート容量を
Ｃ３とし、バスインターフェース７の読み出し回路２３
のドレイン容量をＣ４とすると、システムバス４に付加
される容量Ｃは、バンクレジスタの個数にかかわらず、
Ｃ＝（Ｃ３＋Ｃ４）となる。
【００２３】ここで、容量（Ｃ１＋Ｃ２）と容量（Ｃ５
＋Ｃ６）がほぼ同程度あるいはさほど大きな差がないも
のとすると、レジスタの総個数（ｎ＋ｍ）が多くなるに
したがってシステムバスの負荷容量を従来に比べて大幅
に低減することが可能となる。また、バンクレジスタの
個数にかかわらずシステムバスの負荷容量が決まるの
で、バンクレジスタが増加した場合であっても、システ
ムバスの負荷容量の増加を防止することができる。
＋Ｃ６）がほぼ同程度あるいはさほど大きな差がないも
のとすると、レジスタの総個数（ｎ＋ｍ）が多くなるに
したがってシステムバスの負荷容量を従来に比べて大幅
に低減することが可能となる。また、バンクレジスタの
個数にかかわらずシステムバスの負荷容量が決まるの
で、バンクレジスタが増加した場合であっても、システ
ムバスの負荷容量の増加を防止することができる。
【００２４】さらに、上記構成では、システムバスに付
加される容量が大幅に削減されているため、バンクレジ
スタから演算データを読み出す読み出し回路の駆動力を
大きくする必要がなく、トランジスタを小さくすること
ができる。また、読み出し専用バス６に読み出された演
算データをバスインターフェース７を介してシステムバ
ス４に読み出す構成を採用したので、バンクレジスタの
構成が簡素化され、トランジスタ数を削減することがで
きる。これらにより、バンクレジスタ回路の構成を小型
化することができる。
加される容量が大幅に削減されているため、バンクレジ
スタから演算データを読み出す読み出し回路の駆動力を
大きくする必要がなく、トランジスタを小さくすること
ができる。また、読み出し専用バス６に読み出された演
算データをバスインターフェース７を介してシステムバ
ス４に読み出す構成を採用したので、バンクレジスタの
構成が簡素化され、トランジスタ数を削減することがで
きる。これらにより、バンクレジスタ回路の構成を小型
化することができる。
【００２５】また、バンクレジスタ群２、３に保持され
た演算データがバンクレジスタ２、３から読み出し専用
バス６に読み出されるタイミングは、バンクレジスタ群
２、３に保持された演算データがバンクレジスタ２、３
からシステムバス４に直接読み出されるタイミングより
も速く設定し、かつシステムバス４の負荷容量が削減さ
れているため、バンクレジスタに格納された演算データ
のシステムバス４への読み出し時間を短縮することがで
きる。
た演算データがバンクレジスタ２、３から読み出し専用
バス６に読み出されるタイミングは、バンクレジスタ群
２、３に保持された演算データがバンクレジスタ２、３
からシステムバス４に直接読み出されるタイミングより
も速く設定し、かつシステムバス４の負荷容量が削減さ
れているため、バンクレジスタに格納された演算データ
のシステムバス４への読み出し時間を短縮することがで
きる。
【００２６】図５は請求項４又は５記載の発明の一実施
形態に係わるＭＡＣのバンクレジスタ回路の構成を示す
図、図６は図５に示すバンクレジスタの詳細な構成を示
す図、図７は図５に示すバスインターフェースの詳細な
構成を示す図、図８は図５に示すバンクレジスタ回路の
動作タイミングチャートを示す図である。
形態に係わるＭＡＣのバンクレジスタ回路の構成を示す
図、図６は図５に示すバンクレジスタの詳細な構成を示
す図、図７は図５に示すバスインターフェースの詳細な
構成を示す図、図８は図５に示すバンクレジスタ回路の
動作タイミングチャートを示す図である。
【００２７】図５において、この実施形態の特徴とする
ところは、前述した実施形態に比べて、図１に示す書き
込み専用バス５ならびに読み出し専用バス６と、バンク
レジスタ群２から積和ユニット９の一方の入力に与えら
れる演算データが転送される入力データバス８に代え
て、書き込み専用バス５ならびに読み出し専用バス６と
入力データバス８を兼用したデータ転送バス（ＭＸＢＵ
Ｓ）２７を設け、図１に示す書き込み専用バス５ならび
に読み出し専用バス６と、バンクレジスタ群３から積和
ユニット９の他方の入力に与えられる演算データが転送
される入力データバス１０に代えて、書き込み専用バス
５ならびに読み出し専用バス６と入力データバス１０を
兼用したデータ転送バス（ＭＡＢＵＳ）２８を設け、さ
らに、バスインターフェース７に代えて、システムバス
４とデータ転送バス２７、２８との間に接続され、シス
テムバス４とデータ転送バス２７、２８との間で転送さ
れる演算データの受け渡しを行うバスインターフェース
２９を設けたことにある。
ところは、前述した実施形態に比べて、図１に示す書き
込み専用バス５ならびに読み出し専用バス６と、バンク
レジスタ群２から積和ユニット９の一方の入力に与えら
れる演算データが転送される入力データバス８に代え
て、書き込み専用バス５ならびに読み出し専用バス６と
入力データバス８を兼用したデータ転送バス（ＭＸＢＵ
Ｓ）２７を設け、図１に示す書き込み専用バス５ならび
に読み出し専用バス６と、バンクレジスタ群３から積和
ユニット９の他方の入力に与えられる演算データが転送
される入力データバス１０に代えて、書き込み専用バス
５ならびに読み出し専用バス６と入力データバス１０を
兼用したデータ転送バス（ＭＡＢＵＳ）２８を設け、さ
らに、バスインターフェース７に代えて、システムバス
４とデータ転送バス２７、２８との間に接続され、シス
テムバス４とデータ転送バス２７、２８との間で転送さ
れる演算データの受け渡しを行うバスインターフェース
２９を設けたことにある。
【００２８】バンクレジスタ群２５のそれぞれのバンク
レジスタは、図６（ａ）に示すように、データ転送バス
２７又はＺバス１１の演算データを選択してバンクレジ
スタに演算データを書き込む書き込み回路３０と、書き
込み回路３０により選択された演算データを図８のタイ
ミングチャートに示すように書き込みイネーブル信号
（ＷＲＸ１，２，……，ｎ）に同期して取り込み保持す
るフリップフロップ（Ｆ／Ｆ）（ＭＸ１，２，……，ｎ
ｒｅｇ．）３１と、Ｆ／Ｆ３１に保持された演算データ
を受けて読み出しイネーブル信号（ＣＮＴＸ１，２，…
…，ｎ）に同期して導通制御されるクロックドインバー
タがデータ転送バス２７に接続されてなり、Ｆ／Ｆ３１
に保持された演算データを図８に示すタイミングでデー
タ転送バス２７に読み出す読み出し回路３２をそれぞれ
複数備え、それぞれのＦ／Ｆ３１がクロックドインバー
タ３３を介して縦続接続されて構成される。
レジスタは、図６（ａ）に示すように、データ転送バス
２７又はＺバス１１の演算データを選択してバンクレジ
スタに演算データを書き込む書き込み回路３０と、書き
込み回路３０により選択された演算データを図８のタイ
ミングチャートに示すように書き込みイネーブル信号
（ＷＲＸ１，２，……，ｎ）に同期して取り込み保持す
るフリップフロップ（Ｆ／Ｆ）（ＭＸ１，２，……，ｎ
ｒｅｇ．）３１と、Ｆ／Ｆ３１に保持された演算データ
を受けて読み出しイネーブル信号（ＣＮＴＸ１，２，…
…，ｎ）に同期して導通制御されるクロックドインバー
タがデータ転送バス２７に接続されてなり、Ｆ／Ｆ３１
に保持された演算データを図８に示すタイミングでデー
タ転送バス２７に読み出す読み出し回路３２をそれぞれ
複数備え、それぞれのＦ／Ｆ３１がクロックドインバー
タ３３を介して縦続接続されて構成される。
【００２９】バンクレジスタ群２６のそれぞれのバンク
レジスタは、図６（ｂ）に示すように、データ転送バス
２８の演算データを図８のタイミングチャートに示すよ
うに書き込みイネーブル信号（ＷＲＡ１，２，……，
ｎ）に同期して取り込み保持するフリップフロップ（Ｆ
／Ｆ）３４と、Ｆ／Ｆ３４に保持された演算データを受
けて読み出しイネーブル信号（ＣＮＴＡ１，２，……，
ｎ）に同期して導通制御されるクロックドインバータが
データ転送バス２８に接続されてなり、Ｆ／Ｆ３４に保
持された演算データを図８に示すタイミングでデータ転
送バス２８に読み出す読み出し回路３５をそれぞれ複数
備えて構成される。
レジスタは、図６（ｂ）に示すように、データ転送バス
２８の演算データを図８のタイミングチャートに示すよ
うに書き込みイネーブル信号（ＷＲＡ１，２，……，
ｎ）に同期して取り込み保持するフリップフロップ（Ｆ
／Ｆ）３４と、Ｆ／Ｆ３４に保持された演算データを受
けて読み出しイネーブル信号（ＣＮＴＡ１，２，……，
ｎ）に同期して導通制御されるクロックドインバータが
データ転送バス２８に接続されてなり、Ｆ／Ｆ３４に保
持された演算データを図８に示すタイミングでデータ転
送バス２８に読み出す読み出し回路３５をそれぞれ複数
備えて構成される。
【００３０】バスインターフェース２９は、図７に示す
ように、システムバス４の演算データを受けて、書き込
み制御信号（ＷＲ）とバンクレジスタ群２４のバンクレ
ジスタを示すＭＸエリア信号との積により導通制御され
るクロックドインバータを含むインバータ列からなり、
データ転送バス２７に演算データを書き込む書き込み回
路３６と、データ転送バス２７に接続されてデータ転送
バス２７の演算データを一時的に保持するホールド回路
３７と、クロック信号φ１と読み出し制御信号（ＲＤ）
とバンクレジスタ群２５のバンクレジスタを示すＭＸエ
リア信号（ＡＬ１，２……，ｎ）を入力とするＮＡＮＤ
ゲート３８と、ＮＡＮＤゲート３８の出力（ＣＮＴＶ）
とデータ転送バス２７の演算データを入力とするＮＯＲ
ゲート３９と、ＮＯＲゲート３９の出力により導通制御
されるＮチャネルのＦＥＴからなり、データ転送バス２
７の演算データをシステムバス４に読み出す読み出し回
路４０を備えて構成され、さらに、システムバス４の演
算データを受けて、書き込み制御信号（ＷＲ）とバンク
レジスタ群２６のバンクレジスタを示すＭＡエリア信号
との積により導通制御されるクロックドインバータを含
むインバータ列からなり、データ転送バス２８に演算デ
ータを書き込む書き込み回路４１と、データ転送バス２
８に接続されてデータ転送バス２８の演算データを一時
的に保持するホールド回路４２と、クロック信号φ１と
読み出し制御信号（ＲＤ）とＭＡエリア信号を入力とす
るＮＡＮＤゲート４３と、ＮＡＮＤゲート４３の出力
（ＣＮＴＶ）とデータ転送バス２８の演算データを入力
とするＮＯＲゲート４４と、ＮＯＲゲート４４の出力に
より導通制御されるＮチャネルのＦＥＴからなり、デー
タ転送バス２８の演算データをシステムバス４に読み出
す読み出し回路４５を備えて構成される。
ように、システムバス４の演算データを受けて、書き込
み制御信号（ＷＲ）とバンクレジスタ群２４のバンクレ
ジスタを示すＭＸエリア信号との積により導通制御され
るクロックドインバータを含むインバータ列からなり、
データ転送バス２７に演算データを書き込む書き込み回
路３６と、データ転送バス２７に接続されてデータ転送
バス２７の演算データを一時的に保持するホールド回路
３７と、クロック信号φ１と読み出し制御信号（ＲＤ）
とバンクレジスタ群２５のバンクレジスタを示すＭＸエ
リア信号（ＡＬ１，２……，ｎ）を入力とするＮＡＮＤ
ゲート３８と、ＮＡＮＤゲート３８の出力（ＣＮＴＶ）
とデータ転送バス２７の演算データを入力とするＮＯＲ
ゲート３９と、ＮＯＲゲート３９の出力により導通制御
されるＮチャネルのＦＥＴからなり、データ転送バス２
７の演算データをシステムバス４に読み出す読み出し回
路４０を備えて構成され、さらに、システムバス４の演
算データを受けて、書き込み制御信号（ＷＲ）とバンク
レジスタ群２６のバンクレジスタを示すＭＡエリア信号
との積により導通制御されるクロックドインバータを含
むインバータ列からなり、データ転送バス２８に演算デ
ータを書き込む書き込み回路４１と、データ転送バス２
８に接続されてデータ転送バス２８の演算データを一時
的に保持するホールド回路４２と、クロック信号φ１と
読み出し制御信号（ＲＤ）とＭＡエリア信号を入力とす
るＮＡＮＤゲート４３と、ＮＡＮＤゲート４３の出力
（ＣＮＴＶ）とデータ転送バス２８の演算データを入力
とするＮＯＲゲート４４と、ＮＯＲゲート４４の出力に
より導通制御されるＮチャネルのＦＥＴからなり、デー
タ転送バス２８の演算データをシステムバス４に読み出
す読み出し回路４５を備えて構成される。
【００３１】このような構成と図１０に示す従来の構成
とのシステムバスにおける負荷容量を比較すると、従来
構成では、レジスタ群１０１のレジスタの個数をｎ個、
レジスタ群１０２のレジスタの個数をｍ個とし、書き込
み回路１０８及びＦ／Ｆ１１４の入力容量（ＦＥＴで構
成した場合にはゲート容量）をＣ１とし、読み出し回路
１０６のドレイン容量をＣ２とすると、システムバス１
０６に付加される容量Ｃは、Ｃ＝（Ｃ１＋Ｃ２）×（ｎ
＋ｍ）となる。これに対して、この実施形態では、バス
インターフェース２９の書き込み回路３６及び４１の総
ゲート容量をＣ５とし、バスインターフェース２９の読
み出し回路４０及び４５の総ドレイン容量をＣ６とする
と、システムバス４に付加される容量Ｃは、バンクレジ
スタの個数にかかわらず、Ｃ＝（Ｃ５＋Ｃ６）となる。
とのシステムバスにおける負荷容量を比較すると、従来
構成では、レジスタ群１０１のレジスタの個数をｎ個、
レジスタ群１０２のレジスタの個数をｍ個とし、書き込
み回路１０８及びＦ／Ｆ１１４の入力容量（ＦＥＴで構
成した場合にはゲート容量）をＣ１とし、読み出し回路
１０６のドレイン容量をＣ２とすると、システムバス１
０６に付加される容量Ｃは、Ｃ＝（Ｃ１＋Ｃ２）×（ｎ
＋ｍ）となる。これに対して、この実施形態では、バス
インターフェース２９の書き込み回路３６及び４１の総
ゲート容量をＣ５とし、バスインターフェース２９の読
み出し回路４０及び４５の総ドレイン容量をＣ６とする
と、システムバス４に付加される容量Ｃは、バンクレジ
スタの個数にかかわらず、Ｃ＝（Ｃ５＋Ｃ６）となる。
【００３２】ここで、容量（Ｃ１＋Ｃ２）と容量（Ｃ５
＋Ｃ６）がほぼ同程度あるいはさほど大きな差がないも
のとすると、レジスタの総個数（ｎ＋ｍ）が多くなるに
したがってシステムバスの負荷容量を従来に比べて大幅
に低減することが可能となる。また、バンクレジスタの
個数にかかわらずシステムバスの負荷容量が決まるの
で、バンクレジスタが増加した場合であっても、システ
ムバスの負荷容量の増加を防止することができる。
＋Ｃ６）がほぼ同程度あるいはさほど大きな差がないも
のとすると、レジスタの総個数（ｎ＋ｍ）が多くなるに
したがってシステムバスの負荷容量を従来に比べて大幅
に低減することが可能となる。また、バンクレジスタの
個数にかかわらずシステムバスの負荷容量が決まるの
で、バンクレジスタが増加した場合であっても、システ
ムバスの負荷容量の増加を防止することができる。
【００３３】さらに、上記構成では、システムバスに付
加される容量が大幅に削減されているため、バンクレジ
スタから演算データを読み出す読み出し回路の駆動力を
大きくする必要がなく、トランジスタを小さくすること
ができる。また、書き込みバスと読み出しバスならびに
積和ユニット９の入力データバスを兼用してデータ転送
バス２７、２８とし、かつデータ転送バス２７、２８と
システムバス４との演算データの転送をバスインターフ
ェース２９を介して行う構成を採用したので、バンクレ
ジスタの構成が簡素化され、トランジスタ数を削減する
ことができる。これらにより、バンクレジスタ回路の構
成を小型化することができる。
加される容量が大幅に削減されているため、バンクレジ
スタから演算データを読み出す読み出し回路の駆動力を
大きくする必要がなく、トランジスタを小さくすること
ができる。また、書き込みバスと読み出しバスならびに
積和ユニット９の入力データバスを兼用してデータ転送
バス２７、２８とし、かつデータ転送バス２７、２８と
システムバス４との演算データの転送をバスインターフ
ェース２９を介して行う構成を採用したので、バンクレ
ジスタの構成が簡素化され、トランジスタ数を削減する
ことができる。これらにより、バンクレジスタ回路の構
成を小型化することができる。
【００３４】また、バンクレジスタ群２５、２６に保持
された演算データがバンクレジスタ２５、２６からデー
タ転送バス２７、２８に読み出されるタイミングは、バ
ンクレジスタ群２５、２６に保持された演算データがバ
ンクレジスタ群２５、２６からシステムバス４に直接読
み出されるタイミングよりも速く設定し、かつシステム
バス４の負荷容量が削減されているため、バンクレジス
タに格納された演算データのシステムバス４への読み出
し時間を短縮することができる。
された演算データがバンクレジスタ２５、２６からデー
タ転送バス２７、２８に読み出されるタイミングは、バ
ンクレジスタ群２５、２６に保持された演算データがバ
ンクレジスタ群２５、２６からシステムバス４に直接読
み出されるタイミングよりも速く設定し、かつシステム
バス４の負荷容量が削減されているため、バンクレジス
タに格納された演算データのシステムバス４への読み出
し時間を短縮することができる。
【００３５】
【発明の効果】以上説明したように、この発明によれ
ば、バンクレジスタとシステムバスとの間に設けられた
書き込み専用バス、読み出し専用バス及びインターフェ
ースを介して、又はデータ転送バス及びインターフェー
スを介してバンクレジスタとシステムバスとの間で演算
データを転送するようにしたので、バンクレジスタの小
型化又は演算データのシステムバスへの読み出し時間の
短縮化を達成することができる。
ば、バンクレジスタとシステムバスとの間に設けられた
書き込み専用バス、読み出し専用バス及びインターフェ
ースを介して、又はデータ転送バス及びインターフェー
スを介してバンクレジスタとシステムバスとの間で演算
データを転送するようにしたので、バンクレジスタの小
型化又は演算データのシステムバスへの読み出し時間の
短縮化を達成することができる。
【図１】請求項１又は２記載の発明の一実施形態に係わ
るＭＡＣのバンクレジスタ回路の構成を示す図である。
るＭＡＣのバンクレジスタ回路の構成を示す図である。
【図２】図１に示すバンクレジスタの詳細な構成を示す
図である。
図である。
【図３】図１に示すバスインターフェースの詳細な構成
を示す図である。
を示す図である。
【図４】図１に示すバンクレジスタ回路の動作タイミン
グチャートを示す図である。
グチャートを示す図である。
【図５】請求項４又は５記載の発明の一実施形態に係わ
るＭＡＣのバンクレジスタ回路の構成を示す図である。
るＭＡＣのバンクレジスタ回路の構成を示す図である。
【図６】図５に示すバンクレジスタの詳細な構成を示す
図である。
図である。
【図７】図５に示すバスインターフェースの詳細な構成
を示す図である。
を示す図である。
【図８】図５に示すバンクレジスタ回路の動作タイミン
グチャートを示す図である。
グチャートを示す図である。
【図９】従来のＭＡＣのバンクレジスタ回路の構成を示
す図である。
す図である。
【図１０】図９に示すバンクレジスタの詳細な構成を示
す図である。
す図である。
【図１１】図９に示すバンクレジスタ回路の動作タイミ
ングチャートを示す図である。
ングチャートを示す図である。
１ バンクレジスタ回路 ２，３，２５，２６ バンクレジスタ群 ４ システムバス ５ 書き込み専用バス ６ 読み出し専用バス ７，２９ バスインターフェース ８，１０ 入力データバス ９ 積和ユニット １２，２０，３０，３６，４１ 書き込み回路 １３，１７，３１，３４ レジスタ １４，１８，２３，３２，３５，４０，４５ 読み出し
回路 １５，１９ 出力回路 ２７，２８ データ転送バス
回路 １５，１９ 出力回路 ２７，２８ データ転送バス
Claims (6)
- 【請求項１】 ＭＡＣ（積和演算器）に与えられる演算
データ、又はＭＡＣで得られた演算データを保持するバ
ンクレジスタと、 前記バンクレジスタに接続され、前記ＭＡＣを含むシス
テムのシステムバスから前記バンクレジスタに書き込ま
れる演算データが転送される書き込み専用バスと、 前記バンクレジスタに接続され、前記バンクレジスタに
保持された演算データが読み出されて前記システムバス
に転送される読み出し専用バスと、 前記書き込み専用バスならびに前記読み出し専用バスと
前記システムバスとの間に接続され、前記システムバス
から前記書き込み専用バスに転送される演算データの受
け渡しを行い、かつ前記読み出し専用バスから前記シス
テムバスに転送される演算データの受け渡しを行うバス
インターフェースとを有することを特徴とするＭＡＣの
バンクレジスタ回路。 - 【請求項２】 前記バンクレジスタに保持された演算デ
ータが前記バンクレジスタから前記読み出し専用バスに
読み出されるタイミングは、前記バンクレジスタに保持
された演算データが前記バンクレジスタから前記システ
ムバスに読み出されるタイミングよりも速いことを特徴
とする請求項１記載のＭＡＣのバンクレジスタ回路。 - 【請求項３】 前記バスインターフェースは、前記シス
テムバスの演算データを受けて前記書き込み専用バスに
演算データを書き込むインバータ列からなる書き込み回
路と、 クロック信号と読み出し制御信号とバンクレジスタを示
すバンクレジスタエリア信号を入力とするＮＡＮＤ（否
定論理積）ゲートと、 前記読み出し専用バスに接続されて前記読み出し専用バ
スの演算データを一時的に保持するホールド回路と、 前記ＮＡＮＤゲートの出力と前記読み出し専用バスの演
算データを入力とするＮＯＲ（否定論理和）ゲートと、 前記ＮＯＲゲートの出力により導通制御されるＦＥＴか
らなり、前記読み出し専用バスの演算データを前記シス
テムバスに読み出す読み出し回路を有していることを特
徴とする請求項１記載のＭＡＣのバンクレジスタ回路。 - 【請求項４】 ＭＡＣ（積和演算器）に与えられる演算
データ、又はＭＡＣで得られた演算データを保持するバ
ンクレジスタと、 前記バンクレジスタと前記ＭＡＣに接続され、前記ＭＡ
Ｃを含むシステムのシステムバスから前記バンクレジス
タに書き込まれる演算データが転送され、かつ前記バン
クレジスタに保持された演算データが前記ＭＡＣに転送
され、かつ前記バンクレジスタに保持されて前記システ
ムバスに読み出される演算データが転送されるデータ転
送バスと、 前記システムバスと前記データ転送バスとの間に接続さ
れ、前記システムバスと前記データ転送バスとの間で転
送される演算データの受け渡しを行うバスインターフェ
ースとを有することを特徴とするＭＡＣのバンクレジス
タ回路。 - 【請求項５】 前記バンクレジスタに保持された演算デ
ータが前記バンクレジスタから前記データ転送バスに読
み出されるタイミングは、前記バンクレジスタに保持さ
れた演算データが前記バンクレジスタから前記システム
バスに読み出されるタイミングよりも速いことを特徴と
する請求項４記載のＭＡＣのバンクレジスタ回路。 - 【請求項６】 前記バスインターフェースは、前記シス
テムバスの演算データを受けて書き込み制御信号とバン
クレジスタのエリア信号との積により導通制御されるク
ロックドインバータを含むインバータ列からなり、前記
データ転送バスに演算データを書き込む書き込み回路
と、 前記データ転送バスに接続されて前記データ転送バスの
演算データを一時的に保持するホールド回路と、 クロック信号と読み出し制御信号とバンクレジスタのエ
リア信号を入力とするＮＡＮＤゲートと、 前記ＮＡＮＤゲートの出力と前記データ転送バスの演算
データを入力とするＮＯＲゲートと、 前記ＮＯＲゲートの出力により導通制御されるＦＥＴか
らなり、前記データ転送バスの演算データをシステムバ
スに読み出す読み出し回路を有していることを特徴とす
る請求項４記載のＭＡＣのバンクレジスタ回路。
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|---|---|---|---|
| JP28431996A JP3765337B2 (ja) | 1996-10-25 | 1996-10-25 | Ｍａｃのバンクレジスタ回路 |
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- 1997-10-24 KR KR1019970054725A patent/KR100256986B1/ko not_active IP Right Cessation
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| CN112771533A (zh) * | 2018-11-08 | 2021-05-07 | Tdk株式会社 | 积和运算器、积和运算方法、逻辑运算装置和神经形态器件 |
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