JPH04151755A - バス制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 共通バスを介して複数のブロックが接続されたシステム
におけるバス制御システムに関し、システム全体として
の低消費電力化を図ることを目的とし、 共通バスに複数のブロックが接続され、各ブロックは出
力バッファを介して共通バスと接続される構成のシステ
ムにおいて、少なくとも１つのブロックに、共通バス上
のデータを読込んでラッチするラッチと、該ラッチの出
力と当該ブロックからの命令を切換えるセレクタを設け
ておき、該当ブロックからの命令がバスを使用しない命
令の場合に、当該命令の直前に共通バス上に乗っていた
データをラッチにラッチしておき、当該ラッチ出力をセ
レクタ、出力バッファを介して共通バスに出力して共通
バスの切換え回数を削減するように構成する。

［産業上の利用分野コ 本発明は共通バスを介して複数のブロックが接続された
システムにおけるバス制御システムに関する。

近年の半導体技術の進歩発達により、非常に大きな規模
の回路が１チツプに集積できるようになった。このよう
なＬＳＩでは、共通バス方式が用いられることが多くな
り、その内部で複数のブロックが共通バスに接続された
構成になっている。

回路の高密度化に伴い、ＬＳＩ内の電力消費量を如何に
少なく抑えるかがＬＳＩチップの発熱ともからみ、重要
になってきている。

［従来の技術］ 第４図は従来回路の構成例を示すブロック図である。図
に示す例では、共通バス１に複数の（ここではＡからＦ
までの６個）ブロック２が接続されている。各ブロック
２は入力バッフ７３及び出力バッファ４を介して共通バ
ス１と接続されている。これら人出力バッファ３，４の
うち、出力バッファ４は共通バス１上でのデータの競合
を避けるために３ステートバツフアが用いられている。

この３ステートバツフアは制御信号によりアクティブ状
態とハイ・インピーダンス状態をとるようになっている
。図に示す回路は全て１個のＬＳＩの内部に集積されて
いる。

第４図に示す回路がＣＭＯＳプロセスを用いて実現され
る場合、共通バス１かインピーダンスの高い状態、即ち
全ての出力バッファ（バスドライバともいう）４がオフ
の状態になることは禁止される。その理由は以下のとお
りである。共通バス１がハイ・インピーダンスになると
、共通バス１の浮遊容量に充電された電荷がリーク電流
により放電される時にスレッショルド電圧近辺になり、
ＣＭＯ３のＮ、　　Ｐ両方のトランジスタが同時にオン
になり、大電流が流れるからである。

第４図に示す回路の場合、通常の設計では共通バス１を
データ転送に用いない場合には、６個の出力バッファ４
のうちいずれか１個の出力バッファ４がオンになるよう
に決めることが行われる。

第５図は、従来回路の動作を示すタイムチャートである
。（ａ）は命令コードが格納される命令レジスタの状態
を、（ｂ）は共通バスの状態をそれぞれ示す。命令レジ
スタには図の斜線部で示すような共通バスを使用しない
命令も起こりうる。この場合でも、（ｂ）に示すように
共通バス１にはあるブロックからのダミーのデータが乗
るようになっている。このようにして、共通バス１がハ
イ・インピーダンスになるのを防止している。

［発明が解決しようとする課題］ 今、ブロックＡからブロックＢへのデータ転送を考える
。転送したデータが全ビット“１′であったものとする
。そして、バス未使用の場合ブロックＦが出力バッファ
４がオンになるものとする。

そして、ブロックＦから出力されるデータが全ビット“
０”の場合、共通バス１の各ビットに充電されていた電
荷は、第６図に示すように放電され、電流が流れ、電力
が消費される。このことは低消費電力化の立場からは好
ましいことではない。

第６図について、詳細に説明する。Ｑｌ、　Ｑ２は出力
バッファ４の出力段トランジスタである。

ＱｌはＮ形、Ｑ２はＰ形である。トランジスタＱ１のド
レインには電源ｖＤＤが接続され、トランジスタＱ２の
ソースには電源ＶＳＳが接続されている。

そして、トランジスタＱ１のソースとＱ２のドレインが
接続されている。“０”レベルの時にはトランジスタＱ
１がオンになり、“１″レベルの時にはトランジスタＱ
２がオンになるようになっている。

Ｃｓは共通バス１の１ビツト当たりの浮遊容量である。

ブロックＡからブロックＢに全ビット“１”のデータを
転送すると、共通バス１の全てのビット線が“１”にな
っているので、この時にはトランジスタＱ１から浮遊容
量Ｃ５に図のｐ。

のルートで電流が流れ、電荷をチャージする。次に、バ
スを使用しない命令の時にブロックＦから全ビット″０
”のデータが出力されると、今度は浮遊容量Ｃ３にチャ
ージされていた電荷が図のｇ２のルートで放電し、電力
が消費される。

このように、従来の方式では、全ビット反転することは
極端な場合であるとしても、半分のブタが反転すること
はありうるので、共通バス１を使用しない命令の場合に
、ある特定ブロックの出力バッファで共通バスの高イン
ピーダンス状態を回避する方法は電力を消費することが
分かる。

本発明はこのような課題に鑑みてなされたものであって
、システム全体としての低消費電力化を図ることができ
るバス制御システムを提供することを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。第４図と同一
のものは、同一の符号を付して示す。図において、１は
共通バス、２は該共通バス１と接続されたブロックであ
る。４は各ブロック２から共通バス１に信号を出力する
時の出力バッファ（バスドライバ）である。５は各ブロ
ック２毎に、当該ブロック２の命令の前のデータを共通
バス］から読込んでラッチするラッチ、６は該ラッチ５
の出力と当該ブロック２からの命令を切換えるセレクタ
である。

該セレクタ６に与える切換え信号は、命令を内部の命令
デコーダ（図示せず）でデコードして作り出すようにな
っている。そして、図に示す回路は１個のＬＳＩパッケ
ージの中に含まれている。

なお、図には６個のブロック２か含まれる場合を示した
が、６個に限るものではなく、任意の数のブロックであ
ってよい。また、図ではブロックＦのみにラッチ５．セ
レクタ６が設けられた場合を示しているが、必要に応し
て他のブロック２に設けてよい。

［作用］ 図に示す回路では、通常の命令の場合にはセレクタ６は
切換え信号によりブロックＦの出力をセレクトしている
。そして、レジスタを使用しない命令がきた場合には切
換え信号によりセレクタ６はその前の命令で共通バス］
に乗っているデータであって、ラッチ５にラッチされて
いたデータをセレクトしてセレクタ６、出力バッファ４
を介して共通バス１に出力する。

第２図は本発明の動作説明図である。（ａ）は命令レジ
スタの状態を、（ｂ）は共通バス１の状態を示している
。命令レジスタがバスを使用しない命令に変わった場合
には共通バス１上のデータは、その前の命令のデータを
保持し続けるので、バスの切換えは行われない。従って
、バスの切換え回数が減るので、バス切換え時の電流の
変化は起きない。これにより、システム全体としての低
消費電力化を図ることができる。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第３図は本発明の一実施例を示す回路図である。

第１図と同一のものは、同一の符号を付して示す。

図において、３０はＬＳＩパッケージで、図に示す回路
を全て含むものである。１１は命令読出し用のプログラ
ムカウンタ（ＰＣ）、１２は命令が格納されたＲＯＭ、
１３はＲＯＭ１２から読出された命令を保持するインス
トラクション・レジスタ（ＩＲ）である。

１４はインストラクション・レジスタ１３に保持された
命令を解読する命令デコーダである。該命令デコーダ１
４は、命令を解読することにより、その命令が人力命令
であるか、出力命令であるかを、又命令がレジスタを使
用する命令であるか使用しない命令であるかを認識する
ことができる。

そこで、この命令デコーダ１４から各出力ハッファ４及
びセレクタ６への制御信号か出力される。

５は共通バス１から取込んだデータをラッチするラッチ
、６はインストラクション・レジスタ１３からのデータ
及びラッチ５の出力のうちのいずれか一方を、命令デコ
ーダ１４の出力をセレクト信号としてセレクトするセレ
クタである。該セレクタ６の出力は出力バッファ４　（
ＢＤＩ）を介して共通バス１と接続される。

ここで、インストラクション・レジスタ１３の出力デー
タは、セレクタ６及び出力バッファＢＤ］を介して共通
バス１に出力される。また、ラッチ５のラッチ信号は、
命令デコーダ１４から与えられる。

１５はシリアル人力を受けてパラレルデータに変換する
シフトレジスタ（ＳＩ）、１６は該シフトレジスタ］５
の出力を保持するデータ人力レジスタ（Ｓ　Ｉ　Ｂ）で
ある。該データ人力レジスタ１６の出力は、出力バッフ
ァ４　（ＢＤ３）を介して共通バス１と接続される。１
７は共通バス］からのパラレルデータを受けてシリアル
データに変換するシフトレジスタ（ＳＯＢ）　、１８は
該シフトレジスタ］７の出力を保持する出力データレシ
スタ（ＳＯ）である。前記ＢＤ３の制御信号は、命令デ
コーダ］４から与えられる。

１９は共通バス１からのＸデータを読込んてＸアドレス
として保持するアドレスレジスタ、２０は同しく共通バ
ス１からのＹデータを読込んてＹアドレスとして保持す
るアドレスレジスタである。

２１はアドレスレジスタ］９からのＸアドレスを受けて
対応する領域に格納されているデータを出力するＲＡＭ
（以下ＲＡＭＡと略す）、２２は同しくアドレスレジス
タ２０からのＹアドレスを受けて対応する領域に格納さ
れているデータを出力するＲＡＭ　（以下ＲＡＭＢと略
す）である。

これらＲＡＭＡ　　ＲＡＭＢの出力はセレクタ６に入り
、該セレクタ６から出力バッファ４　（ＢＤ２）を介し
て共通バス１と接続される。これらＢＤ２及びセレクタ
６の制御信号は、命令デコーダ１４から与えられる。２
３はＲＡＭＡから読出されたデータを保持する演算用レ
ジスタ、２４は同しくＲＡＭＢから読出されたデータを
保持する演算用レジスタ、２５はこれら演算用レジスタ
２３２４から読出したデータを乗算する乗算器、２６は
該乗算器２５による乗算結果を保持する乗算結果レジス
タである。

２７は該乗算結果レジスタ２６の出力をその１つの入力
にうける算術論理演算ユニット（Ａ　Ｌ　Ｕ）、２８は
該算術論理演算ユニット２７の出力を受けるアキュムレ
ータ（ＡＣＣ）である。該アキュムレータ２８の出力は
算術論理演算ユニット２７にフィードバックされると共
に、出力バッファ４（ＢＤ４）を介して共通バス１と接
続される。算術論理演算ユニット２７には、演算用レジ
スタ２３の出力も与えられており、所定の算術論理演算
を行う。この実施例ではブロックとしてデータの入力ブ
ロック、データの出力ブロック、命令発行ブロック及び
算術論理演算ブロックの集合を示したか、本発明はこれ
に限るものではなく、任意の機能をもつブロックを設け
てもよい。このように構成された回路の動作を説明すれ
ば、以下のとおりである。

プログラムカウンタ１１により示されたＲＯＭ１２のア
ドレスに対応した領域から命令が読出され、インストラ
クション・レジスタ１３に保持される。命令デコーダ１
４は、このインストラクション・レジスタ１３に保持さ
れている命令を解読する。解読の結果、データの入力命
令であった場合、ＢＤ３に制御信号を送って、ＢＤ３の
みアクティブにし、外部からデータを読込む。外部から
のデータはシフトレジスタ１５に入ってパラレルデータ
に変換された後、入力データレジスタ］６に保持される
。該入力データレシスタ１６の出力データはＢＤ３から
共通バス１に入る。共通バス１に入ったデータは、それ
ぞれのアドレスレジスタ１９．２０に保持される。

アドレスレジスタ１９．２０に保持されたブタは、必要
に応して命令デコーダ１４の指示によりセレクタ６−Ｂ
Ｄ２から共通バス１上に出力される。次に、ＲＯＭ１２
から読出された命令か算術論理演算命令の場合、ＲＡＭ
Ａ、ＲＡＭＢから読出されたデータは演算用レジスタ２
３．２４に保持される。そして、乗算器２５はこれら・
演算用レジスタ２３．２４に保持されているデータＡ。

Ｂの乗算を行う。

乗算器２５の乗算結果は、乗算結果レジスタ２６に保持
される。算術論理演算ユニット２７は、乗算結果レジス
タ２６の出力及び演算用レジスタ２３の出力を受けて、
所定の算術論理演算を行う。

場合によってはその演算結果を受けるアキュムレータ２
８の出力を入力にフィードバックして更に演算を行う。

最終的な演算結果は、アキュムレータ２８に保持される
。

ここで、ＲＯＭ１２から読出された命令かブタの出力命
令になる。この時、命令デコーダ１４はＢＤ４に制御信
号を送り、アキュムレータ２８の内容を共通バス１に出
力する。共通バス１上のデータは、シフトレジスタ１７
に入ってシリアルデータに変換された後、出力データレ
ジスタ１８に入る。出力データレジスタ１８の内容は順
次読出され、外部に出力される。

このような一連の命令実行中に、命令デコーダ１４か共
通バス１を使用しない命令であることを認識すると、該
命令デコーダ１４はラッチ５及びセレクタ６に制御信号
を送る。この結果、当該命令の前の命令の時に共通バス
１上に乗っていたブタをラッチ５にラッチしておき、セ
レクタ６は該ラッチ５の出力をセレクトするようにする
。この結果、共通バス１には、直前に共通バス１にあっ
たデータがＢＤＩから出力される結果、共通バス１上の
データは変化しない。つまり、バスのスイッチングか行
われないため、第６図に示したような電荷の放電による
電流の流れはなくなり、電力の消費は発生しない。この
ようにして、低消費電力化を図ることかできる。

上述の説明では、ブロックとして６個の場合にを示した
が、本発明はこれに限るものではなく、任意の数のブロ
ックを設けてもよい。また、命令を発行するブロックも
少なくとも１個あればよく、複数の命令発行ブロックか
ある場合には、命令発行ブロックの数たけ、ラッチ５と
セレクタ６と出力バッファ４を設ければよい。

また、上述の実施例ではブロックとしてデータの入力ブ
ロック、データの出力ブロック、命令発行ブロック及び
算術論理演算ブロックの集合を示したが、本発明はこれ
に限るものではなく、任意の機能をもつブロックを設け
てもよいことはいうまでもない。

更に、上述の実施例では、共通バス１上のブタはそのま
まラッチ６、シフトレジスタ１７に取込まれているか、
第４図に示すように人カハッファを介して取込むように
した方か好ましい。

［発明の効果］ 以上、詳細に説明したように、本発明によれば命令がバ
スの使用をしない命令の場合には、その直前に共通バス
上に乗っていたデータを共通バスに乗せるようにするこ
とにより、共通バスの切換え回数を減少させることによ
り、ＬＳＩパッケージの低消費電力化を図ることができ
る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の動作を示すタイムチャート、第３図は
本発明の一実施例を示す回路図、第４図は従来回路の構
成例を示すブロック図、第５図よ従来回路の動作を示す
タイムチャート、第６図はバス切換え時の電流の流れを
示す図である。 第１図において、 １は共通バス、 ２はブロック、 ４は出力バッファ、 ５はラッチ、 ６はセレクタである。

Claims (1)

1. 【特許請求の範囲】 　共通バス（１）に複数のブロック（２）が接続され、
   各ブロック（２）は出力バッファ（４）を介して共通バ
   ス（１）と接続される構成のシステムにおいて、 少なくとも１つのブロック（２）に、共通バス（１）上
   のデータを読込んでラッチするラッチ（５）と、該ラッ
   チ（５）の出力と当該ブロック（２）からの命令を切換
   えるセレクタ（６）を設けておき、 該当ブロック（２）からの命令がバスを使用しない命令
   の場合に、当該命令の直前に共通バス（１）上に乗って
   いたデータをラッチ（５）にラッチしておき、当該ラッ
   チ（５）出力をセレクタ（６）、出力バッファ（４）を
   介して共通バス（１）に出力して共通バス（１）の切換
   え回数を削減するように構成したことを特徴とするバス
   制御システム。