JPH0365670A - 集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、集積回路装置に関し、特に、各々がテスト
回路を有する複数の機能モジュールで構成された集積回
路装置に関する。

〔従来の技術〕

従来の集積回路装置においては、１チツプ上に１つの機
能モジュールが実現されるのが通常であったが、このよ
うな単一チップの機能モジュールでは、当該モジュール
へのテストデータの入出力をチップ外部から直接的に行
なうことができるため、その機能テストが容易であった
。

ところが、近年の集積回路の大規模化に伴ない、その設
計手法として、まず個々の機能モジュールを設計した後
、チップ上に複数のこれら機能モジュールを組合わせて
配置し、これによりチップ全体として所望の機能を実現
するという、いわゆる構造化設計が多くの場合採用され
ている。このように１チツプ上に複数の機能モジュール
が配された集積回路装置において、各機能モジュールの
テストを行なうには、各モジュールのテスト点としての
入出力ノードにシフトレジスクラッチ（ＳＲＬ）を設け
てこれを直列に接続したスキャンパスを構成し、このス
キャンパスに外部からシリアルにテストデータの入出力
を行なう方法が考えられるが、このような方法ではモジ
ュール数が大きいときにはスキャンパスが長くなり、機
能モジュールの迅速なテストが困難となる。

そこで、このように１チツプ上に複数の機能モジュール
が配された集積回路装置においては、設計単位である機
能モジュールごとに機能テストを行なうこと、すなわち
機能モジュールごとに外部から直接にテストデータの入
出力を行なえるようにすることが有効である。第８図は
、このようにモジュールごとにテストを行なうためのテ
スト回路を各々が含んだ複数の機能モジュールによって
構成された集積回路の従来例を示す図である。まず、第
８図を参照してこの従来例の構成について説明する。

第８図において、集積回路（チップ）１は、複数の機能
モジュール２ａ、２ｂ、・・・を備える。この識能モジ
ュールを独立にテストするために、各機能モジュールご
とにテスト回路が設けられている。より詳細に説明する
と、機能モジュール２ａは、直列接続された５ＲＬ３ａ
、３ｂ、３．ｃおよび３ｄからなるスキャンパスと、こ
のスキャンパスの出力部に接続されてスキャンパスから
の出力を制御するトライステートバッファ４ａと、この
トライステートバッファ４ａを制御する、アドレスデコ
ーダで構成された選択回路５０ａとからなるテスト回路
と、このテスト回路によって機能テストされる回路６０
ｇとを備えている。同様に、機能モジュール２ｂは、直
列接続された５ＲＬ３ｅ、３ｆ、、３ｇおよび３ｈから
なるスキャンパスと、このスキャンパスの出力部に接続
されてスキャンパスからの出力を制御するトライステー
トバッファ４ｂと、このトライステートバッファ４ｂを
制御する、アドレスデコーダで構成された選択回路５０
ｂとからなるテスト回路と、このテスト回路によって機
能テストされる回路６０ｂとを備えている。

各機能モジュールごとに設けられた上述のスキャンパス
は、その一端が、共通の入力データ信号線７に接続され
、かつ他端が、共通の出力データ信号線６に接続される
。各機能モジュールへ与えるためのテストデータ出力Ｉ
は、チップ外部からテストデータ入力端子１１を介して
共通の入力データ信号線７に入力され、各機能モジュー
ルからのテストデータ出力は、共通の出力データ信号線
６およびテストデータ出力端子１０を介してテストデー
タ出力ＳＤＯとしてチップ外部へ出力される。

各機能モジュールにおいて、アドレスデコーダで構成さ
れた選択回路５０のスキャンパスイネーブル端子ＳＰＥ
は、トライステートバッファ４の出力制御信号線に接続
されており、後述するアドレス信号によって当該選択回
路５０が選択されたときに、対応するトライステートバ
ッファ４は出力イネーブル状態となる。

アドレスデコーダで構成される各選択回路５０にはアド
レス信号線４８が接続されており、アドレス信号入力端
子４９を介してチップ外部から入力されるアドレス信号
によっていずれかのテスト回路の選択回路５０が選択さ
れる。

一方、スキャンパスのためのシフトクロックやストロー
ブ信号などのスキャンパス制御信号は、制御信号入力端
子１３を介してチップ外部から入力され、共通の制御信
号線９および各選択回路５０を介して各スキャンパスに
供給される。

次に、第８図に示した従来例の動作について説明する。

第８図に示した集積回路において、各機能モジュール２
のテストは次のように行なわれる。

すなわち、各機能モジュール２において５ＲＬ３により
構成されるスキャンパスに、テストデータ入力端子１１
および共通の入力データ信号線７を介してテストデータ
をシリアルに入力する。そして、各スキャンパスに入力
されたテストデータにより各回路６０の機能テストが行
なわれ、回路６０からのテストデータ出力がスキャンパ
スのＳＲＬにラッチされる。その後、このデータ出力が
共通の出力データ信号線６およびテストデータ出力端子
１０を介してチップ外部にシリアルに出力される。

以上のような構成においては、各スキャンパスの出力は
、共通の出力データ信号線６に接続されているので、こ
の共通の出力データ信号線６上でスキャンパスからの出
力同志が競合すなわちバスファイトを起こす可能性があ
る。したがって、機能テスト時には、常に１本のスキャ
ンパスのみをイネーブル状態とする必要がある。

そこで、アドレス信号入力端子４９を介してチップ外部
から印加されるアドレス信号によっていずれか１つのス
キャンパスを選択するようにすればよい。このため、た
とえば機能モジュール２ａにおける５ＲＬ３ａ〜３ｄで
構成されるスキャンパスのみをイネーブル状態とするに
は、アドレス信号入力端子４９を介して選択回路５０ａ
に対応するアドレス信号をアドレス信号線４８に入力し
、アドレスデコーダである選択回路５０ａを選択する。

これによりトライステートバッファ４ａは選択回路５０
ａによって駆動されて出力イネーブル状態となる。この
ようにスキャンパスおよび選択回路からなるテスト回路
のモジュール化を図り、さらに選択回路としてアドレス
デコーダを使った集積回路装置は、たとえば米国特許第
４，７０１゜９２１号に開示されている。

次に、第９図は、複数の機能モジュールによって構成さ
れた集積回路の他の従来例を示すブロック図である。

第９図の集積回路は、複数の機能モジュール２ｃ、２ｄ
および２ｅで構成された階層的な機能モジュール３６と
、単独の機能モジュール２ａおよび２ｂとを組合わせて
チップ上に配することにより、新たな機能を実現したも
のである。

各機能モジュールにおいては、第８図の従来例と同様に
、スキャンパスと選択回路とを含むテスト回路が設置さ
れているものとする。階層的な機能モジュール３６のた
めのアドレス信号は、アドレス入力端子５１を介して入
力されアドレス信号線５０上を伝搬する。また小独の機
能モジュール２ａおよび２ｂのためのアドレス信号は、
アドレス信号入力端子４９を介して入力され、アドレス
信号！Ｉ４８上を伝搬する。

階層的な機能モジュール３６は、各モジュールの機能テ
ストのための信号配線がなされた状態でその物理的レイ
アウトが決められており、その設計パターンは内容変更
不可能なものとして登録されている（すなわち、ライブ
ラリ化されている）。

したがって、このような階層的な機能モジュール３６に
おいては、たとえばアドレス信号線のビット数等も固定
されて登録されており、その内容変更は不可能である。

このような階層化されたテスト回路を有する従来の集積
回路装置は、たとえば特開昭６２−９３６７２号に開示
されている。

［発明が解決しようとする課題］ 上述のような従来の集積回路において、アドレスデコー
ダである選択回路の構成と、アドレス信号線のビット数
とは、チップ上の機能モジュール数等の回路構成に依存
して決まる。しかしながら、ライブラリ化された機能モ
ジュールにおいては、アドレスデコーダである選択回路
の構成と、アドレス信号線のビット数とは固定されて登
録されており、変更不可能である。

したがって、集積回路全体の機能テストのための信号線
の配線を考えると、第９図の出力データ信号線６と、入
力データ信号ｆｊ１７と、制御信号線９とは、ライブラ
リ化された階層的な機能モジュール３６と、単体でライ
ブラリ化される機能モジュール２ａおよび２ｂとの間で
共通化することが可能である。しかし、各機能モジュー
ルのスキャンパスを選択するためのアドレス信号線は、
第９図に示すように、階層的な機能モジュール３６と、
単体の機能モジュール２ａおよび２ｂとでは、スキャン
パス選択のためのアドレス信号のビット数が異なること
が多いため、共通化を図るのが困難なことが多い。

また、ライブラリ化された機能モジュール３６において
は、各モジュール２ｃ〜２ｅにおける選択回路としての
各アドレスデコーダは一定の構成に固定される。したが
って、テスト回路を含めた形でライブラリ化された機能
モジュールが１つの集積回路上に複数個存在する場合に
は、複数の機能モジュールは同一の選択回路を有するこ
ととなるので、複数の機能モジュールが同時に選択され
て出力データ信号線上でスキャンパスの出力同志の競合
が生じる可能性が高い。このため、アドレス信号線をモ
ジュールごとに別系統とする必要がある。

以上のように、アドレスデコーダで構成されたスキャン
パス選択手段を有する従来の集積回路は、信号線の数が
増大するため、ライブラリ化に適さないという問題点が
あった。

したがって、この発明の目的は、テスト回路を含めた形
で機能モジュールをライブラリ化する場合でも、モジュ
ール数など集積回路全体の構成に関係なく、各モジュー
ルに共通のスキャンパス選択回路および選択信号線を使
用することができ、特に機能モジュールの階層的なライ
ブラリ化に適した集積回路装置を提供することである。

［：１Ｉｆｆｉを解決するための手段］この発明による
集積回路装置は、各々が所定の機能を実行する複数の機
能モジュールと、テストすべきテストモジュールを選択
する信号を供給する端子と、機能モジュールのテストデ
ータを伝送するための共通の入出力線とを備えている。

複数の機能モジュールは各々、当該機能モジュールに帰
属してそのテストを行なうテスト回路を含んでいる。こ
のテスト回路の各々は、共通入出力線手段からテストデ
ータを受取って機能モジュールに印加し、機能モジュー
ルからのテスト出力を受取って保持し、かつ共通入力線
にテスト出力を出力するスキャンパスと、スキャンパス
から共通入出力へのテスト出力の出力を制御する出力制
御回路と、出力制御回路を選択的に駆動するための選択
信号を保持する選択信号保持回路とを有してる。

そして、テスト回路のそれぞれの選択信号保持回路はシ
リアルに接続されて、選択信号供給端子からの選択信号
を入力とするシフトレジスタを構成する。

［作用］ この発明の集積回路によれば、テスト回路を含める形で
機能モジュールをライブラリ化した場合に、スキャンパ
ス選択のためにアドレスデコーダおよびアドレス信号を
用いてはおらず、各モジュールの選択信号保持手段をシ
リアルに接続して全体としてシフトレジスタを形成する
ようにしている。したがって、どのような回路構成の集
積回路においても、各モジュールの選択回路を同一構成
とすることができ、１本の選択信号線でその選択が可能
である。

［実施例］ 第１図は、この発明の一実施例による集積回路を示すブ
ロック図である。第１図に示した集積回路は、次の点を
除いて、第８図に示した従来の集積回路と同じである。

すなわち、第８図の従来例におけるアドレスデコーダか
らなる選択回路５０の代わりに、後述するスキャンパス
選択回路５が各機能モジュールに設けられており、それ
ぞれのモジュールのスキャンパス選択回路５はシリアル
に接続され、選択信号入力端子１２と選択信号出力端子
１４との間でシフトバス８ａ〜８Ｃを形成する。第８図
のようなアドレス信号線は設けられていない。

第２図は、第１図に示したスキャンパス選択回路５の具
体例を示すブロック図である。第２図に示したスキャン
パス選択回路５は、リセット機能付Ｄラッチ１５および
１６と、シフトクロック入力端子１８および１９と、リ
セット信号入力端子２０と、スキャンパスイネーブル信
号出力端子２１と、選択データ出力端子２２とを備えて
いる。

次に、第１図および第２図に示した実施例の動作につい
て説明する。なお、第８図の実施例と共通する動作につ
いては説明を省略する。

第２図に示したスキャンパス選択回路５において、リセ
ット機能付Ｄラッチ１５および１６は、シリアルに接続
されてシフトレジスタ機能を有する。すなわち、マスク
側ラッチ１５に保持された信号は、スキャンパスイネー
ブル端子２１から出力されてトライステートバッファ４
（第１図）の出力制御信号線に与えられる。シフトバス
８（第１図）上の選択信号ＳＳＩは、選択デー・−少入
力端子１７を介してＤラッチ１５に入力され、さらにＤ
ラッチ１５および１６からなるシフトレジスタは、第１
図の制御信号線９からシフトクロック端子１８および１
つを介して印加されるノンオーバラップの２相クロツク
Ｔ１およびＴ２に応じてシフト動作を行なう。そして選
択信号ＳＳＯは、選択データ出力端子２２を介してシフ
トバス８上に出力される。Ｄラッチ１５および１６のデ
ータは、リセット信号入力端子２０を介して入力される
リセット信号に応じてＬ’　レベルに固定される。

第１図において、選択信号ＳＳＩは、選択信号入力端子
１２を介して、シフトクロックＴ１およびＴ２に同期し
てシフトバス８にシリアルに入力される。この入力され
る選択信号は、複数のビットからなり、そのうちの１ビ
ツトのみが“Ｈ“レベルであり、残りのビットはすべて
“Ｌ″レベルあるシリアルデータである。各モジュール
のスキャンパス選択回路５はシリアルに接続されて全体
としてシフトレジスタを構成している。この結果、常に
いずれか１つのスキャンパス選択回路に“Ｈ”レベルの
選択信号が保持されることとなり、当該スキャンパスか
らの出力データのみが共通出力データ信号線６に与えら
れる。したがって、共通出力データ信号線６上での出力
の競合を回避することができる。また、上述のようなシ
リアルデータをシフトさせることにより、同一構成のス
キャンパス選択回路を順次選択することができる。

なお、テストの初期および機能モジュールの通常動作時
においては、スキャンパス選択回路のリセット動作が行
なわれ、すべてのスキャンパスは非選択状態となる。こ
の結果、共通の出力データ信号線６における出力の競合
が防止される。

第３図は、第１図および第２図に示したようなこの発明
によるテスト回路を有する機能モジュールを階層的にラ
イブラリ化した集積回路の一例を示すブロック図である
。この第３図に示した集積回路は、以下の点を除いて、
第９図に示した従来の集積回路と同じである。すなわち
、第９図の従来例においては、スキャンパス選択のため
にアドレス信号線が２系統以上必要であったが、この発
明による第３図の集積回路では、１系統のシフトバス８
ａ〜８ｅによってスキャンパスの信号選択線が実現され
ている。

このように、この発明の一実施例によれば、テスト回路
を構成するスキャンパス選択回路５は、機能モジュール
自体の構成および集積回路全体の構成に無関係に、すべ
ての機能モジュールにおいて同一の構成を有している。

また、テスト回路はすべて、それぞれの機能モジュール
に帰属して独立して設けられている。この結果、テスト
回路を含めた形での機能モジュールのライブラリ化が可
能となり、集積回路の製造者およびユーザにとって設計
上および使用上非常に有利となる。また、スキャンパス
の選択信号線は常に１本のシフトバスで実現されるので
、配線領域の増加およびテストビン数の増加を抑えるこ
とができる。また、信号線の接続のルールも簡単なため
、ＣＡＤ化に際しても有効である。

次に、第４図は、第１図に示したスキャンパス選択回路
５の他の具体例を示すブロック図である。

第４図のスキャンパス選択回路５は、インバータ２３．
２５．２６，２８．２９および３０を含み、このうちイ
ンバータ２５および２６はシフトレジスタのマスク側ラ
ッチを、インバータ２８および２９はスレーブ側ラッチ
を構成している。スキャンパス選択回路はまた、ｎチャ
ネルトランジスタであるトランスミッションゲート２４
および２７を有しており、したがってシフトレジスタを
構成する上記ラッチは、シフトクロック入力端子１８お
よび１９を介して入力されるノンオーバラップの２相ク
ロツクＴ１およびＴ２に応じてシフト動作を実行する。

そして、２相クロツクＴ１およびＴ２を共に“Ｈ”レベ
ルに、選択データ入力端子１７に印加される選択信号Ｓ
ＳＩを“Ｌ”レベルに固定することにより、上記ラッチ
に保持されているデータのリセット動作を行なうことが
できる。

次に、Ｔ４５図は、第１図に示したスキャンパス選択回
路５のさらに他の具体例を示すブロック図である。第５
図に示したスキャンパス選択回路は、第２図に示したス
キャンパス選択回路に２つのＡＮＤゲート３５ａおよび
３５ｂを付加したものである。すなわち、ＡＮＤゲート
３５ａおよび３５ｂのそれぞれ一方の入力には、Ｄラッ
チ１５に保持される信号が与えられ、他方の入力には、
第１図の制御信号線９から制御信号入力端子３１および
３２を介して、スキャンパスのためのシフトクロック等
を含む制御信号ＤｌｌおよびＤＩ２が与えられる。ＡＮ
Ｄゲート３５ａおよび３５ｂの出力は、それぞれ制御信
号出力端子３３および３４を介して、制御信号ＤＯｌお
よびＤＯ２として出力されスキャンパスに供給される。

すなわち、ＡＮＤゲート３５ａおよび３５ｂの開閉は、
マスク側ラッチ１５に保持されている選択信号によって
制御され、当該スキャンパスが選択されていない場合に
はこれらのＡＮＤゲートは閉じるため、シフトクロック
等の制御信号は当該スキャンパスには供給されない。第
５図のようなスキャンパス選択回路を用いれば、他の機
能モジュールのテスト中に当該機能モジュールを動作さ
せたくないときに、当該機能モジュールにおける制御信
号も無効にすることができ、他の機能モジュールのテス
トに対する好ましくない影響を排除することができる。

次に、第６図は、この発明の他の実施例による集積回路
を示すブロック図である。第６図に示した集積回路は、
次の点を除いて、第１図に示した実施例と同じである。

すなわち、第１図の実施例において、テストデータの入
出力端子および信号線が、それぞれ、別々に設けられて
いるのに対し、第６図の実施例では、共通のテストデー
タ入出力端子４６および共通のテストデータ信号線４５
が設けられている。なお、５ＲＬ３は、制御信号線９を
介して供給されるノンオーバラップの２相クロツクに応
じてシフト動作する。テストデータは、この２相のシフ
ト動作に同期して、共通のテストデータ入出力信号線４
５上を伝搬する。第６図の実施例において、スキャンパ
スへのテストデータの入出力は、ノンオーバラップのシ
フトクロックＴ１およびＴ２により制御されるので、デ
ータ入出力信号線を共通にしても実用上問題はなく、信
号線の配線領域をより縮小することができる。

次に、第７図は、この発明のさらに他の実施例による集
積回路を示すブロック図である。第７図に示した集積回
路においては、第１図に示したトライステートバッファ
４ａおよび４ｂの代わりに、ｎチャネルトランジスタか
らなるトランスミツシランゲート４フａおよび４７ｂが
用いられている。

［発明の効果〕 以上のように、この発明によれば、各機能モジュールに
同一構成の選択信号保持手段を設け、これをシリアルに
接続して全体としてシフトレジスタを構成することによ
り、各機能モジュールの選択回路および選択信号線の構
成を固定して機能モジュールのライブラリ化を図ること
ができ、集積回路の製造者およびユーザにとって集積回
路の設計使用上非常に有利となる。また、スキャンパス
の選択信号線は常に１本のシフトバスによって実現され
るので、配線領域のより一層の縮小を図ることができる
。

【図面の簡単な説明】

第１図は、この発明の一実施例による集積回路を示すブ
ロック図である。第２図は、第１図に示したスキャンパ
ス選択回路の具体例を示すブロック図である。第３図は
、第１図および第２図に示したようなテスト回路を有す
る機能モジュールを階層的にライブラリ化した集積回路
の一例を示すブロック図である。第４図は、第１図に示
したスキャンパス選択回路の他の具体例を示すブロック
図である。第５図は、第１図に示したスキャンパス選択
回路のさらに他の具体例を示すブロック図である。第６
図は、この発明の他の実施例による集積回路を示すブロ
ック図である。第７図は、この発明のさらに他の実施例
による集積回路を示すブロック図である。第８図は、複
数の機能モジュールによって構成された集積回路の従来
例を示すブロック図である。第９図は、複数の機能モジ
ュールによって構成された集積回路の他の従来例を示す
ブロック図である。。 図において、１は＠積回路、２ａ、２ｂは機能モジュー
ル、３　ａ　、　　３　ｂ、３ｃ、３ｄ、３ｅ、３ｆ、
３ｇ、３ｈはＳＲＬ、４ａ、４ｂはトライステートバッ
ファ、５ａ、５ｂはスキャンパス選択回路、６は出力デ
ータは９線、７は入力データ信号線、８ａ、８ｂ、８ｅ
はシフトパス、９は制御信号線、１０はテストデータ出
力端子、〕１はテストデータ入力端子、】２は選択信号
入力端子、１３は制御信号入力端子、１４は選択信号出
力端子を示す。 なお、各図中、同一符号は同一または相当部分を示す。 第２図 Ｉ／１〜　） ＝ 第５図 龍ゝ＝ υ） １、事件の表示 平 持願晴　１−２００６３２　　号 ２、発明の名称 集積回路装置 ３、補正をする者 代表者　志　岐　守　哉 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）　明細書の第３頁第７行ないし第４頁第３行の「
このように１チツプ上に・・・することが有効である。 」を下記の文章に訂正する。 記 このように１チツプ上に複数の機能モジュールが配され
た集積回路装置においては、設計単位である機能モジュ
ールごとに機能テストを行なうことが有効である。各機
能モジュールのテストを行なうには、各モジュールのテ
スト点としての入出力ノードにシフトレジスタラッチ（
ＳＲＬ）を設けてこれを全て直列に接続したスキャンパ
スを構成し、このスキャンパスに外部からシリアルにテ
ストデータの入出力を行なう方法が考えられるが、この
ような方法ではモジュール数が大きいときにはスキャン
パスが長くなり、機能モジュールの迅速なテストが困難
となる。 これを解決する手段としては、機能モジュールごとにス
キャンパスを分割し、テスト対象となっている機能モジ
ュールのみに外部から直接テストデータの入出力を行な
えるようにすることが考えられる。 以上

Claims (1)

1. 【特許請求の範囲】 所定の機能を実現する集積回路装置であって、各々が所
   定の機能を実行する複数の機能モジュールと、 前記複数の機能モジュールのうちテストすべき機能モジ
   ュールを選択する信号を供給する手段と、前記機能モジ
   ュールのテストデータを伝送するための共通の入出力線
   手段とを備え、 前記機能モジュールは各々、当該機能モジュールに帰属
   してそのテストを行なうテスト回路を含み、 前記テスト回路の各々は、 前記共通入出力線手段から前記テストデータを受取って
   前記機能モジュールに印加し、前記機能モジュールから
   テスト出力を受取って保持し、かつ前記共通入力線手段
   に前記テスト出力を出力するスキャンパス手段と、 前記スキャンパス手段から前記共通入出力線手段への前
   記テスト出力の出力を制御する出力制御手段と、 前記出力制御手段を選択的に駆動するための前記選択信
   号を保持する選択信号保持手段とを有し、前記テスト回
   路のそれぞれの選択信号保持手段はシリアルに接続され
   て、前記選択信号供給手段からの前記選択信号を入力と
   するシフトレジスタ手段を構成する、集積回路装置。