DE10154614C1 - Integrierte Schaltung mit einer Testschaltung und Verfahren zum Entkoppeln einer Testschaltung - Google Patents

Integrierte Schaltung mit einer Testschaltung und Verfahren zum Entkoppeln einer Testschaltung

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Abstract

Die Erfindung betrifft eine integrierte Schaltung (1) mit einer Testschaltung (8, 3), die über eine Leitungsverbindung (4) mit einem Eingangsanschluss (5) der integrierten Schaltung (1) verbunden ist. Eine Trennvorrichtung (11) ist zwischen einem Eingangsanschluss (5) der Testschaltung (8, 3) vorgesehen, um nach dem Betreiben der Testschaltung (8, 3) während eines Testvorganges die Leitungsverbindung (4) zwischen der Testschaltung (8, 3) und dem Eingangsanschluss (5) vollständig zu trennen.

Description

Die Erfindung betrifft eine integrierte Schaltung mit einer Testschaltung, und ein Verfahren zum Entkoppeln der Test­ schaltung in einer integrierten Schaltung.
Beim Fertigungsprozess von integrierten Schaltungen, wie z. B. DRAMs, sind eine Reihe von Testmessungen notwendig, mit denen die Funktionalität der integrierten Schaltungen überprüft wird. Die Tests werden typischerweise nach der Vollendung ge­ wisser Integrationsstufen durchgeführt, z. B. nach der Wafer- Produktion auf Wafer-Level, nach der Einkapselung auf Bau­ teilebene sowie in dem fertigen System. Bestandteile der Tests umfassen üblicherweise die Auslotung von Parameterfens­ tern, das Ersetzen defekter Schaltungsteile durch redundante Elemente sowie das Abstimmen und Nachstimmen elektrischer Pa­ rameter mit Hilfe von Fuse-Einrichtungen.
Die Testvorgänge werden durchgeführt, indem die integrierte Schaltung mit einer Testereinrichtung verbunden wird. Um den Testvorgang jedoch durchführen zu können, benötigt man eine Reihe von Testschaltelementen, die in der integrierten Schal­ tung implementiert sind. Die Testschaltelemente werden dabei üblicherweise nur für den Testvorgang und nicht bei dem spä­ teren Betrieb im Endgerät benötigt. Um Chipfläche und Ein­ gangsanschlüsse zu sparen, werden zur Ansteuerung der Test­ schaltelemente jedoch dieselben Eingangsanschlüsse und Lei­ tungen verwendet, die zum Betreiben der Schaltkreise verwen­ det werden. Dies hat zur Folge, dass die Testschaltelemente die Funktion der Schaltkreise beim Betrieb beeinträchtigen, weil sie die verwendeten Leitungen kapazitiv belasten und in der späteren Anwendung Leistung aufnehmen.
Als Beispiel ist ein von der JEDEC als IDD2N definierter Strom zu nennen. Der Strom IDD2N betrifft DRAM-Halbleiter­ speicher, bei der sich der Halbleiterspeicher im so genannten Bank-Idle-Zustand befindet, d. h. es werden weder von dem Halbleiterspeicher Daten ausgelesen noch in den Halbleiter­ speicher Daten hineingeschrieben. Der Strom IDD2N darf einen bestimmten Wert nicht übersteigen. Die Befehls- und Adressan­ schlüsse der integrierten Schaltung sind jedoch mit einem ge­ meinsamen Befehls- und Adressbus verbunden. D. h., selbst bei einer nicht aktivierten integrierten Schaltung sind an den Eingangsanschlüssen Signale angelegt, die zwischen High- Zuständen und Low-Zuständen wechseln, die jedoch entsprechend nur für einen der an die Busleitungen angeschlossenen Spei­ cherbausteine bestimmt sind.
Die Befehls- und Adressleitungen sind typischerweise mit ei­ ner Reihe von Testschaltungen verbunden. Diese Testschaltun­ gen werden benötigt, um Testmodi einzustellen, Trimmwerte zu decodieren u. Ä. Die mit den Adressanschlüssen verbundenen und zum Teil aktiven Testschaltungen führen zu einer erhöhten ka­ pazitiven Last und bewirken bei Signalübergängen an den Ad­ ressanschlüssen einen erhöhten Strom IDD2N. Der Strom­ verbrauch IDD2N soll jedoch so gering wie möglich gehalten werden, weil mit größerem Strom IDD2N die erreichbare Maxi­ malfrequenz der Befehls- und Adresssignale verringert wird.
Aus der Druckschrift DE 42 23 532 A1 ist eine integrierte Schaltung mit einer Testschaltung bekannt, die über eine Sig­ nalleitung mit Schaltkreisen der integrierten Schaltung ver­ bunden ist, bei der eine Trennvorrichtung in der Signallei­ tung vorgesehen ist.
Es ist Aufgabe der vorliegenden Erfindung, eine integrierte Schaltung zur Verfügung zu stellen, bei der die Last an Sig­ nalleitungen durch die Testschaltungen reduziert wird.
Diese Aufgabe wird durch die integrierte Schaltung nach An­ spruch 1 und das Verfahren nach Anspruch 11 gelöst. Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den abhän­ gigen Ansprüchen angegeben.
Erfindungsgemäß ist eine integrierte Schaltung mit einer Testschaltung vorgesehen, die über eine Signalleitung mit Schaltkreisen der integrierten Schaltung verbunden ist. In der Signalleitung ist eine Trennvorrichtung vorgesehen, um nach dem Betreiben der Testschaltung in einem Testvorgang die Signalleitung physikalisch, d. h. vollständig, zu trennen.
Es ist ein Vorteil der vorliegenden Erfindung, in einer in­ tegrierten Schaltung die Möglichkeit vorzusehen, die Test­ schaltung, nachdem sie nicht länger für einen Testvorgang o. Ä. benötigt werden, von den entsprechenden Signalleitungen vollständig abzutrennen. Unter einer vollständigen Trennung ist vorzugsweise nicht ein gesteuertes Schalten zu verstehen, sondern eine galvanische Trennung wie z. B. einem Auftrennen einer Verbindungsleitung.
Auf diese Weise kann erreicht werden, dass die Testschaltung bzw. dazu gehörige Schaltungsteile nicht länger als Last mit den entsprechenden Eingangsanschlüssen verbunden ist, wenn diese beim herkömmlichen Betreiben der integrierten Schaltung nicht wieder gebraucht werden. Gegenüber einer elektrischen Trennung durch ein schaltbares Halbleiterele­ ment, wie z. B. einen Transistor, besteht in einer vollständi­ gen (galvanischen) Trennung der Vorteil, dass im Wesentlichen keine kapazitive Last aufgrund der angeschlossenen Testschal­ tungen an den Signalleitungen verbleibt. Im Gegensatz dazu ist bei einem Transistor als Trennelement stets eine Kapazi­ tät vorhanden, die durch die aktive Halbleiterübergangsfläche gebildet ist.
Vorzugsweise befindet sich die Trennvorrichtung an Adressie­ rungs-, Daten- oder Befehlsanschlüssen eines Halbleiterspei­ chers bzw. einer logischen Schaltung und/oder an einem oder mehreren der Versorgungsspannungsanschlüsse. Vorzugsweise ist die Trennvorrichtung so gestaltet, dass sie eine Fuse-Ein­ richtung aufweist. Fuse-Einrichtungen werden in aller Regel vorgesehen, um Einstellungen für eine integrierte Schaltung, z. B. zum Ersetzen von defekten Speicherzellen durch redundan­ te Speicherzellen, durch Einstellen von Parametern in der in­ tegrierten Schaltung oder Ähnlichem benutzt. Die Fuse-Ein­ richtung kann beispielsweise eine Laser-Fuse und/oder eine elektrische Fuse aufweisen. Laser-Fuses sind anfänglich ge­ schlossene Verbindungen, die mit Hilfe eines Laserstrahls aufgetrennt werden. Bei elektrischen Fuses wird im Fuse- Prozess eine Leiterbahn durch elektrischen Strom durchtrennt, indem eine hohe Spannung angelegt wird. Die Verwendung einer Fuse-Einrichtung hat den Vorteil, dass eine vollständige phy­ sikalische Trennung einer Leitungsverbindung durchgeführt werden kann, so dass nur eine sehr geringe zu vernachlässi­ gende Restkapazität verbleibt.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Entkoppeln einer Testschaltung in einer in­ tegrierten Schaltung vorgesehen. Nach dem Starten eines Test­ vorgangs in der integrierten Schaltung durch Bereitstellen eines Testmodesignals für die Testschaltung z. B. durch eine Testeinrichtung wird die integrierte Schaltung getestet. Nach dem Beenden des Testvorgangs wird eine Signalleitung perma­ nent aufgetrennt, die die Testschaltung mit einer oder mehre­ ren Signalleitungen verbindet.
Dadurch wird erreicht, dass die Testschaltung dauerhaft und vollständig von den Eingangsanschlüssen und den übrigen Schaltungen in der integrierten Schaltung getrennt wird. Auf diese Weise kann die kapazitive Last, die eine an eine Sig­ nalleitung angeschlossene Testschaltung auf die Signalleitung ausübt, erheblich verringert werden.
Vorzugsweise wird die Trennung der Signalleitung durch z. B. einen Programmierstrom im Wesentlichen in zeitlicher Nähe bzw. in demselben Prozessschritt durchgeführt, in dem ein Auftrennen einer weiteren Leitung durch eine Trennvorrichtung in der integrierten Schaltung erfolgt. Dadurch lässt sich das Auftrennen von Signalleitungen in einen bereits bestehenden Prozess des Auftrennens von Leitungen durch Trennvorrichtun­ gen, z. B. Fuse-Einrichtungen integrieren, so dass ein womög­ lich zeitaufwendiger zusätzlicher Verfahrensschritt vermieden werden kann. Auch kann im gleichen Prozessschritt, in dem die Trennung der Signalleitung durchgeführt wird, auch eine Ver­ bindungseinrichtung zum Herstellen einer Leitungsverbindung, insbesondere eine Anti-Fuse-Einrichtung, durchgeschaltet wer­ den. Anti-Fuses werden durchgeschaltet, indem ein Program­ mierstrom angelegt wird, d. h. Anti-Fuses sind anfänglich nichtleitend und werden durch Anlegen eines Programmierstro­ mes zu einer leitenden Verbindung.
Es kann vorgesehen sein, dass in einem Prozessschritt bei der Herstellung einer Speicherschaltung, in dem ein Auftrennen von Fuse-Einrichtungen zum Ersetzen von fehlerhaften Spei­ cherblöcken durch redundante Speicherblöcke durchgeführt wird, gleichzeitig die Signalleitungen aufgetrennt werden, an die eine Testschaltung zum Feststellen der defekten Speicher­ blöcke angeschlossen sind.
Die Erfindung wird im Folgenden anhand einer bevorzugten Aus­ führungsform mit Hilfe der beigefügten Zeichnungen näher er­ läutert. Es zeigen:
Fig. 1 eine integrierte Schaltung mit einer Testmode- Codiereinrichtung, die an Signalleitungen der integrierten Schaltung angeschlossen ist;
Fig. 2 zeigt eine Testschaltung, die über eine Leitungsver­ bindung in eine Trennvorrichtung mit einem Eingangsanschluss verbunden ist; und
Fig. 3 zeigt eine Ausführungsform einer Trennvorrichtung nach Fig. 2.
In Fig. 1 ist eine integrierte Schaltung 1 mit einer Spei­ cherschaltung 2, z. B. einer DRAM-Schaltung und einer Test­ schaltung 3 gezeigt. Die Speicherschaltung 2 ist über Signal­ leitungen 4 mit Anschlussflächen 5 verbunden. Über Adressda­ ten, die an die Anschlussflächen 5 angelegt sind, können Speicherzellen in der Speicherschaltung 2 adressiert werden. Die Anschlussflächen sind über externe Leitungen mit einem Adressbus 6, der Busleitungen 7 aufweist, verbunden. Anstelle der Speicherschaltung 2 sind auch andere Logikschaltungen denkbar, die über Signalleitungen, z. B. mit Anschlussflächen verbunden sind.
Die Signalleitungen 4 sind ebenfalls mit einer Testbefehlaus­ werteschaltung 8 verbunden. Die Testbefehlauswerteschaltung 8 signalisiert der Testschaltung 3 über die Signalleitung 9, dass ein Testvorgang durchgeführt werden soll. Die Testschal­ tung 3 ist dafür über eine oder mehrere Testleitungen 10 mit der Speicherschaltung 2 verbunden. Die Testleitungen 10 sind so ausgeführt, dass die Testschaltung 3 die Speicherschaltung adressieren kann und/oder Daten in die Speicherschaltung hi­ neinschreiben und aus der Speicherschaltung 2 herauslesen kann.
Während der Durchführung des Testablaufs kann die Testschal­ tung 3 Fehler der Speicherschaltung 2 erkennen und diese über weitere Signalleitungen 20 und/oder Anschlussflächen 21 z. B. an eine extern angeschlossene Testereinrichtung 22, oder auch über die Testbefehlauswerteschaltung 8, die Signalleitung 4 und die Busleitungen 7 ausgeben. Der Testvorgang in der Test­ schaltung 3 wird gestartet, wenn die Testbefehlauswerteschal­ tung 8 über eine bestimmte Signalkombination auf den Signal­ leitungen 4 erkennt, dass ein Testvorgang nun gestartet wer­ den soll. Die bestimmte Signalkombination auf den Signallei­ tungen 4 wird von externer Seite, z. B. von der Testvorrich­ tung 22 angelegt.
Beim normalen Betrieb dieser Schaltung werden üblicherweise an die Anschlussflächen 5 keine Signalkombinationen angelegt, die die Testschaltung 3 aktivieren kann. In diesem Zustand wird lediglich die Speicherschaltung 2 betrieben, während die Testschaltung 3 keine Funktion ausübt. Die Testbefehlauswer­ teschaltung 8 ist nach wie vor mit den Anschlussflächen 5 verbunden und wertet die an den Anschlussflächen 5 anliegen­ den Signale aus. Die an den Anschlussflächen 5 anliegenden Signale sind beim normalen Betrieb jedoch so vorgesehen, dass die Testbefehlauswerteschaltung 8 keinen Testbefehl erkennt.
Während des Betriebs der Speicherschaltung 2 ist also die Testbefehlauswerteschaltung 8 immer an die Anschlussflächen 5 angelegt, so dass über die Busleitungen 7 nicht nur in der Speicherschaltung 2 befindliche Eingangsschaltungen, sondern auch Eingangsschaltungen der Testbefehlauswerteschaltung 8 getrieben werden müssen. Dies erfordert eine erhöhte Treiber­ leistung der entsprechenden Treiber, die Signale auf die Bus­ leitungen 7 treiben. Da die Treiberstärke der Treiber aus Platzgründen und aus Gründen der Leistungsaufnahme nicht in beliebiger Höhe eingestellt werden kann, bedingt somit die Anzahl der an einer Anschlussfläche angeschlossenen Eingangs­ schaltungen die Maximalfrequenz der Übertragung von Signalen auf den Busleitungen 7.
Dies kann vermieden werden, wenn man nach der Verwendung der Testschaltung 3 und nach dem Abschluß des Testvorgangs die Testbefehlauswerteschaltung 8 von der Signalleitung 4 trennt. Dies kann beispielsweise gemäß einer bevorzugten Ausführungs­ form entsprechend dem Blockschaltbild der Fig. 2 erfolgen. Fig. 2 zeigt einen Ausschnitt der erfindungsgemäßen integ­ rierten Schaltung 1 mit einer Anschlussfläche 5, die an eine Busleitung 7 angeschlossen ist. Die Anschlussfläche 5 ist mit der Signalleitung 4 und über ein Fuse 11 und ein Latch 12 mit der Testbefehlauswerteschaltung 8 verbunden. Die Buslei­ tung 7 kann eine Adreßleitung, Datenleitung oder eine sonsti­ ge Signalleitung sein.
Das Latch 12 ist vorzugsweise durch einen ersten Inverter 13 und einen zweiten Inverter 14 gebildet. Der erste Inverter 13 und der zweite Inverter 14 sind so verschaltet, dass der Aus­ gang des ersten Inverters 13 mit der Testbefehlauswerteschal­ tung 8 und mit einem Eingang des zweiten Inverters 14 verbun­ den ist. Ein Ausgang des zweiten Inverters 14 ist mit dem Eingang des ersten Inverters 13 verbunden.
Die Fuse-Einrichtung 11 stellt anfänglich, d. h. vor und wäh­ rend eines Testvorgangs eine elektrische Verbindung zwischen der Anschlussfläche 5, der Signalleitung 4 und dem Eingang des ersten Inverters 13 des Latches 12 dar. Nach Abschluss des Testvorgangs wird die Testbefehlauswerteschaltung 8 nicht länger benötigt und die Fuse-Einrichtung 11 durch einen ent­ sprechenden Trennvorgang getrennt. Dazu sind an der Fuse- Einrichtung 11 Programmierleitungen 15 angeschlossen, die ü­ ber Treiberstufen 16 einen bestimmten Trenn-Strom in die Fu­ se-Einrichtung 11 einprägen können.
Um auch die Datenausgänge der Speicherschaltung 2 an den Testleitungen 10 mit einer möglichst geringen Kapazität zu belasten, können auch die Testleitungen 10 mit einer perma­ nent auftrennbaren Trennvorrichtung versehen sein. Vorzugs­ weise können so alle Signalleitungen, die die Testschaltung 3 mit den übrigen Schaltkreisen verbinden, aufgetrennt werden.
Nach dem Testvorgang wird die Fuse-Einrichtung 11 mit Hilfe der Programmierleitungen 15 durchgeschmolzen, indem die Trei­ berstufen 16 in die Fuse-Einrichtung einen Trenn-Strom ein­ prägen, der die Stromtragfähigkeit der Fuse-Einrichtung 11 übersteigt. Mit dem Brennen der Fuse-Einrichtung 11 ist die Verbindung zwischen der Anschlussfläche 5 und dem Eingang des Latches 12 dauerhaft unterbrochen und kann nachträglich nicht oder nur mit verhältnismässig hohem Aufwand wiederhergestellt werden. Die sich in der Fuse-Einrichtung 11 gegenüberliegen­ den Enden der Leiterbahn weisen eine nur geringe kapazitive Last für die Anschlussfläche 5 auf, die in aller Regel zu vernachlässigen ist.
Die integrierte Schaltung kann neben der Fuse-Einrichtung weitere Fuse-Einrichtungen (nicht gezeigt) vorsehen, die nach einem Testvorgang, z. B. zum Ersetzen eines defekten Speicher­ bereichs der Speichereinrichtung durch einen redundanten vor­ gesehenen Speicherbereich vorgesehen ist. Dabei ist es vor­ teilhaft, das Auftrennen der weiteren Fuse-Einrichtungen gleichzeitig mit dem Auftrennen der Fuse-Einrichtung L durch­ zuführen, um so die Zeit für einen zusätzlich stattfindenden Fuse-Programmiervorgang einzusparen.
Es können ebenso auch Anti-Fuse-Einrichtungen vorgesehen sein, die mit Hilfe eines Programmierstromes programmiert werden können, wobei die Anti-Fuse-Einrichtung durch den Pro­ grammierstrom von einem anfänglich hochohmigen Zustand zu ei­ nem leitenden Zustand geändert werden. Mithilfe einer geeig­ neten Schaltung sind diese Anti-Fuses auch zum Ersetzen eines fehlerhaften Speicherbereichs durch einen redundanten Speicherbereich verwendbar. Die Anti-Fuse-Einrichtungen können ebenfalls in demselben Verfahrensschritt, in dem auch die Fuse-Einrichtungen durchtrennt werden, programmiert werden.
Die Fuse-Einrichtung 11 kann auch durch eine Laser-Fuse ge­ bildet sein, die in einem Laserschneideprozess vorzugsweise gleichzeitig oder in zeitlicher Nähe mit dem Brennen anderer Fuses in der integrierten Schaltung aufgetrennt wird.
Das Latch 12 ist notwendig, um die Eingangsschaltung der Testbefehlauswerteschaltung 8 auf definiertes Potenzial zu bringen, um eine floatende Gate-Steuerung zu vermeiden. Fig. 3 zeigt beispielhaft eine mögliche Ausführungsform der Fuse 11, die über die Programmierleitungen 15 auftrennbar ist. Die Fuse-Einrichtung 11 weist zwei Fuse-Flächen 17 auf, zwischen denen die auftrennbare Leiterbahn 18 angeordnet ist. Durch einen Stromfluss, der durch die gestrichelte Pfeillinie dar­ gestellt ist, wird der aufzutrennende Bereich 18 über seine Schmelztemperatur erhitzt und dadurch durchgeschmolzen.
Selbstverständlich können auch andere Fuse-Einrichtungen 11 Verwendung finden, die eine permanente und vollständige Tren­ nung zwischen der Anschlussfläche 5 und der Testbefehlauswer­ teschaltung 8 bewirken.
Bezugszeichenliste
1
integrierte Schaltung
2
Speicherschaltung
3
Testschaltung
4
Signalleitungen
5
Anschlussflächen
6
Bussystem
7
Busleitungen
8
Testbefehlauswerteschaltung
9
Signalleitung
10
Testdatenleitung
11
Fuse-Einrichtung
12
Latch
13
erster Inverter
14
zweiter Inverter
15
Programmierleitungen
16
Treiberschaltungen
17
Fuse-Anschlussflächen
18
aufzutrennender Bereich
20
weitere Signalleitungen
21
weitere Anschlussfläche
22
externe Testereinrichtung

Claims (14)

1. Integrierte Schaltung (1) mit einer Testschaltung (8, 3), die über eine Signalleitung (4, 10) mit Schaltkreisen (2) der integrierten Schaltung (1) verbunden ist, dadurch gekennzeichnet, dass eine Trennvorrichtung (11) in der Signalleitung (4) vor­ gesehen ist, um nach dem Betreiben der Testschaltung (8, 3) in einem Testvorgang die Signalleitung (4, 10) physikalisch zu trennen.
2. Integrierte Schaltung (1) nach Anspruch 1, dadurch ge­ kennzeichnet, dass die Signalleitung (4, 10) mit einem Ein­ gangsanschluss (5) verbunden ist und zwischen der Testschal­ tung (8, 3) und einem Eingangsanschluss (5) auftrennbar ist.
3. Integrierte Schaltung (1) nach Anspruch 1 oder 2, da­ durch gekennzeichnet, dass die Signalleitung (4, 10) eine Ad­ ressleitung, eine Datenleitung, eine Befehlsleitung oder eine Versorgungsspannungsleitung ist.
4. Integrierte Schaltung (1) nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Signalleitung (4, 10) ei­ ne Busleitung umfasst, die mit einer oder mehreren weiteren Schaltkreisen verbunden sind, wobei die Trennvorrichtung so angeordnet ist, um ausschließlich die Testschaltung von der Busleitung zu trennen.
5. Integrierte Schaltung (1) nach Anspruch 1 bis 4, dadurch gekennzeichnet, dass die Testschaltung (8, 3) eine Testbe­ fehlauswerteschaltung (8) zum Feststellen eines Testmodes um­ fasst.
6. Integrierte Schaltung (1) nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Trennvorrichtung (11) ei­ ne Fuse-Einrichtung (11) aufweist.
7. Integrierte Schaltung (1) nach Anspruch 6, dadurch ge­ kennzeichnet, dass die Fuse-Einrichtung eine Laser-Fuse (11) und/oder eine elektrische Fuse aufweist.
8. Integrierte Schaltung (1) nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass eine weitere Trennvorrich­ tung, z. B. eine weitere Fuse-Einrichtung, vorgesehen ist, wo­ bei die Trennvorrichtung und die weitere Trennvorrichtung in einem gemeinsamen Schritt durch Anlegen eines Programmier­ stromes auftrennbar sind.
9. Integrierte Schaltung (1) nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass eine Verbindungseinrichtung zum Herstellen einer Leitungsverbindung, insbesondere einer Anti-Fuse-Einrichtung, vorgesehen ist, wobei durch Anlegen eines Programmierstromes an die Trennvorrichtung und an die Verbindungseinrichtung die Trennvorrichtung auftrennbar und die Verbindungseinrichtung in einem gemeinsamen Schritt durchschaltbar sind.
10. Integrierte Schaltung (1) nach einem der vorangehenden Ansprüche, wobei die integrierten Schaltung (1) eine Spei­ cherschaltung enthält.
11. Verfahren zum Entkoppeln einer Testschaltung (8, 3) in einer integrierten Schaltung (1) mit den Schritten:
Starten eines Testvorgangs in der integrierten Schaltung (1) durch Bereitstellen eines Testmode-Signals für die Testschal­ tung (8, 3);
Testen der integrierten Schaltung (1) mit Hilfe der Test­ schaltung (8, 3);
Beenden des Testvorgangs;
Permanentes Auftrennen einer Signalleitung (4), mit der die Testschaltung (8, 3) angeschlossen ist.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass das permanente Auftrennen der Signalleitung (4, 10) unumkehr­ bar ist.
13. Verfahren nach Anspruch 11 oder 12, dadurch gekennzeich­ net, dass das permanente Auftrennen der Signalleitung (4, 10) im wesentlichen in demselben Prozessschritt erfolgt, in dem ein Auftrennen einer weiteren Leitung und/oder ein Herstellen einer Leitungsverbindung in der integrierten Schaltung (1) durchgeführt wird.
14. Verfahren nach einem der Ansprüche 13, dadurch gekenn­ zeichnet, dass die weitere Leitung und/oder die Leitungsver­ bindung durchschaltbar gemacht werden, um fehlerhafte Spei­ cherblöcke durch redundante Speicherblöcke in einer Speicher­ schaltung zu ersetzen.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10313872B3 (de) * 2003-03-21 2004-06-09 Infineon Technologies Ag Integrierte Schaltung mit einer Testschaltung
GB0329516D0 (en) * 2003-12-19 2004-01-28 Univ Kent Canterbury Integrated circuit with debug support interface
US7248067B2 (en) * 2004-09-21 2007-07-24 Infineon Technologies Ag Semiconductor device with test circuit disconnected from power supply connection
DE102004057819B4 (de) * 2004-12-01 2010-07-22 Qimonda Ag Eingangsschaltung für eine integrierte Schaltung

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4223532A1 (de) * 1992-07-17 1994-01-20 Philips Patentverwaltung Schaltungsanordnung zum Prüfen der Adressierung wenigstens einer Matrix

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2632731B2 (ja) * 1989-08-02 1997-07-23 三菱電機株式会社 集積回路装置
US5325054A (en) * 1992-07-07 1994-06-28 Texas Instruments Incorporated Method and system for screening reliability of semiconductor circuits
US6005406A (en) * 1995-12-07 1999-12-21 International Business Machines Corporation Test device and method facilitating aggressive circuit design
US6552960B2 (en) * 2001-06-04 2003-04-22 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4223532A1 (de) * 1992-07-17 1994-01-20 Philips Patentverwaltung Schaltungsanordnung zum Prüfen der Adressierung wenigstens einer Matrix

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Publication number Publication date
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