DE102005009050A1

DE102005009050A1 - Differentielle Ausleseschaltung für Fuse-Speicherzellen

Info

Publication number: DE102005009050A1
Application number: DE102005009050A
Authority: DE
Inventors: Gunther Lehmann; Vianney Choserot; Jean-Yves Larguier
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-02-28
Filing date: 2005-02-28
Publication date: 2006-09-07
Anticipated expiration: 2025-03-01
Also published as: US7403432B2; CN1838326A; DE102005009050B4; US20060203585A1

Abstract

Eine Ausleseschaltung (2) zum Auslesen der Speicherinformation einer Speichereinheit (F2, F3), welche zwei nichtflüchtige Speicherzellen (F2, F3) mit unterschiedlichen Programmierzuständen umfasst, wobei die Speicherinformation der Speichereinheit (F2, F3) durch die Programmierzustände der beiden Speicherzellen (F2, F3) gegeben ist und wobei die Ausleseschaltung (2) einen flüchtigen Signalspeicher (INV4, INV5) aufweist, dessen Eingänge mit den Leseausgängen der Speicherzellen (F2, F3) verbunden sind.

Description

Die Erfindung betrifft eine Ausleseschaltung für nichtflüchtige Speicherelemente und insbesondere für Fuse-Speicherzellen.

In integrierten Schaltungen, insbesondere in Halbleiterspeichern, wie beispielsweise DRAMs, werden zunehmend so genannte Fuse-Speicherzellen eingesetzt. Eine Fuse-Speicherzelle besteht im Wesentlichen aus einer Metall-Metall-Verbindung mit einem geringen Übergangswiderstand, welche nach dem eigentlichen Herstellungsprozess aufgetrennt werden kann, wodurch sich der Übergangswiderstand der Fuse-Speicherzelle erhöht. Die Fuse-Speicherzelle kann somit die Programmierzustände „leitend" und „nicht-leitend" annehmen, d.h. sie repräsentiert entweder eine logische 1 oder eine logische 0.

Die Metall-Metall-Verbindung einer Fuse-Speicherzelle wird bei Bedarf entweder durch das Anlegen eines Stroms oder durch die Einwirkung eines Laserstrahls aufgetrennt. Fuse-Speicherzellen werden je nach dem Verfahren, mittels welchem ihre Metall-Metall-Verbindungen aufgetrennt werden können, als elektrische Fuse-Speicherzellen oder als Laserfuse-Speicherzellen bezeichnet.

Ferner existieren auch so genannte Antifuse-Speicherzellen, bei denen eine elektrische Verbindung nicht aufgetrennt wird, sondern eine solche Verbindung vielmehr nach der eigentlichen Herstellung zu Programmierzwecken geschaffen wird. Im Folgenden wird nicht zwischen Fuse- und Antifuse-Speicherzellen unterschieden. Stattdessen werden unter dem Begriff „Fuse-Speicherzellen" beide Arten von Fuse-Speicherzellen verstanden.

In der deutschsprachigen Fachliteratur werden für Fuse-Speicherzellen gelegentlich die Begriffe „Schmelzbrücken", „auftrennbare Schmelzbrücken" oder „Sicherungen" benutzt. Jedoch ist auch in der deutschsprachigen Fachliteratur der Begriff „Fuse" wesentlich geläufiger. Daher wird im Folgenden von Fuse-Speicherzellen gesprochen.

Herkömmliche elektrische Fuse-Speicherzellen weisen im Falle einer aufgetrennten Fuse-Verbindung einen Widerstand von 7 kΩ auf und im Falle einer intakten Fuse-Verbindung einen Widerstand von 300 Ω. Der hohe Widerstandswert einer aufgeschmolzenen Fuse-Speicherzelle wird durch eine hohe Schmelzspannung, die während des Auftrennvorgangs an der Fuse-Speicherzelle anliegt, erzielt. Damit eine hohe Schmelzspannung an die Fuse-Speicherzelle überhaupt angelegt werden kann, muss das Oxidsubstrat, auf dem sich die Fuse-Speicherzelle befindet, eine gewisse Mindestdicke aufweisen. Allerdings wird eine derartige Oxiddicke von den übrigen Bauelementen, die auf demselben Substrat angeordnet sind, in der Regel nicht benötigt. Demzufolge sind mit einem hohen Widerstandswert einer aufgeschmolzenen Fuse-Speicherzelle hohe zusätzliche Kosten verbunden.

Herkömmliche Ausleseschaltungen, mittels derer der Programmierzustand einer Fuse-Speicherzelle ausgelesen wird, vergleichen den Widerstand der Fuse-Speicherzelle mit dem Widerstand der Source-Drain-Strecke eines im Messpfad angeordneten MOS-Transistors. Dieses Messverfahren bringt es mit sich, dass der gemessene Widerstand der Fuse-Speicherzelle auch von Schwankungen bei der Herstellung des Transistors abhängt.

Ein weiterer Nachteil herkömmlicher Ausleseschaltungen für Fuse-Speicherzellen sind statische Ströme, die beim Lesen einer aufgeschmolzenen Fuse-Speicherzelle durch die Fuse-Verbindung fließen. Neben der erhöhten Stromaufnahme bedingen diese Ströme auch ein Sicherheitsproblem für die zugehörige Schaltung.

Bekannte Ausleseschaltungen für Fuse-Speicherzellen sind in den U.S.-Patentschriften US 6,384,664 B1 , US 6,108,261 A , US 6,121,820 A , US 6,201,750 B1 und US 6,373,771 B1 beschrieben.

Aufgabe der Erfindung ist, eine Ausleseschaltung für nichtflüchtige Speicherelemente und insbesondere für Fuse-Speicherzellen zu schaffen, welche eine höhere Auslesegenauigkeit als bisherige dem gleichen Zweck dienende Ausleseschaltungen aufweist. Insbesondere sollen auch die oben aufgeführten Nachteile beim Auslesen von Fuse-Speicherzellen zumindest reduziert werden. Des Weiteren soll eine Speicheranordnung geschaffen werden, welche die erfindungsgemäße Ausleseschaltung und ein nicht-flüchtiges Speicherelement umfasst.

Die der Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche 1 und 18 gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Die erfindungsgemäße Ausleseschaltung dient zum Auslesen der in einer Speichereinheit abgelegten Speicherinformation. Die Speichereinheit umfasst zwei nicht-flüchtige Speicherzellen, welche zueinander unterschiedliche Programmierzustände aufweisen. Die in der Speichereinheit abgespeicherte Speicherinformation ergibt sich aus der Wahl der Programmierzustände der beiden Speicherzellen.

Zum Auslesen der in der Speichereinheit abgespeicherten Speicherinformation beinhaltet die erfindungsgemäße Ausleseschaltung einen flüchtigen Signalspeicher. Der flüchtige Signalspeicher weist zwei Eingänge und mindestens einen Ausgang auf. Die beiden Eingänge des flüchtigen Signalspeichers sind zumindest während des Auslesevorgangs mit jeweils einem Leseausgang der beiden Speicherzellen verbunden. Der Signalspeicher vergleicht die beiden Programmierzustände der Speicherzellen und ermittelt daraus die Speicherinformation der Speichereinheit. An dem mindestens einen Ausgang des Signalspei chers kann die Speicherinformation der Speichereinheit abgegriffen werden.

Ein Vorteil der erfindungsgemäßen Ausleseschaltung besteht in dem differentiellen Auslesen der Programmierzustände der beiden Speicherzellen. Dadurch kann die in der Speichereinheit abgelegte Speicherinformation wesentlich genauer ausgelesen werden, als dies mit einer nicht-differentiellen Ausleseschaltung möglich wäre. Ein weiterer Vorteil der erfindungsgemäßen Ausleseschaltung ist die durch die hohe Schaltungssymmetrie bewirkte Kompensation von Fehlanpassungen, die durch Schwankungen bei der Herstellung verursacht werden. Des Weiteren haben Schwankungen der Versorgungsspannung („ground bounce") aufgrund des differentiellen Aufbaus einen geringeren Einfluss auf das Ausleseverhalten der Ausleseschaltung, als dies bei nicht-differentiellen Ausleseschaltungen der Fall ist. Dies ermöglicht ein paralleles Auslesen aus einer Vielzahl von Speichereinheiten.

Es existieren verschiedene Möglichkeiten, wie die unterschiedlichen Programmierzustände der beiden nicht-flüchtigen Speicherzellen realisiert werden können. Eine vorteilhafte Ausgestaltung der Erfindung sieht vor, dass die beiden Speicherzellen stets zueinander komplementäre Programmierzustände aufweisen. Die in der Speichereinheit abgelegte Speicherinformation ist dann durch die wahlweise Zuordnung der Programmierzustände zu den Speicherzellen gegeben. Folglich kann die Speicherinformation der Speichereinheit durch einen Vergleich der beiden Programmierzustände bestimmt werden.

Alternativ zur der vorstehend beschriebenen Ausgestaltung kann vorzugsweise auch vorgesehen sein, dass eine der beiden Speicherzellen stets fest programmiert ist, d.h. diese erste Speicherzelle weist einen festen Referenz-Programmierzustand auf. Die Programmierung der Speichereinheit erfolgt in diesem Fall ausschließlich über die Programmierung der zweiten Speicherzelle. Für die Programmierung der zweiten Speicherzelle kann aus zwei möglichen Programmierzuständen gewählt werden. Durch einen Vergleich der Programmierzustände der beiden Speicherzellen lässt sich feststellen, welchen der beiden möglichen Programmierzustände die zweite Speicherzelle aufweist. Dadurch ist dann gleichzeitig der Programmierzustand der Speichereinheit gegeben.

Vorzugsweise sind die nicht-flüchtigen Speicherzellen im Falle von komplementären Programmierzuständen als 1-Bit-Speicherzellen realisiert. Da die Speicherzellen komplementär zueinander programmiert sind, ist in einer der beiden 1-Bit-Speicherzellen das Bit „0" abgespeichert, während die andere 1-Bit-Speicherzelle das Bit „1" enthält. Durch die Auswahl, in welcher 1-Bit-Speicherzelle welches Bit abgespeichert wird, wird die Speicherinformation der aus den beiden 1-Bit-Speicherzellen bestehenden Speichereinheit festgelegt.

Des Weiteren können die nicht-flüchtigen Speicherzellen mittels Fuse-Speicherzellen realisiert werden. Um komplementäre, d.h. entgegengesetzte, Programmierzustände der Fuse-Speicherzellen zu erzeugen, muss die Fuse-Verbindung einer der beiden Fuse-Speicherzellen aufgeschmolzen werden, während die andere Fuse-Speicherzelle intakt bleibt. Die Auswahl, welche der beiden Fuse-Verbindungen aufgetrennt wird, bestimmt in diesem Fall die Speicherinformation der aus den beiden Fuse-Speicherzellen gebildeten Speichereinheit. Sofern die zweite Programmierungsmöglichkeit gewählt wird, weist die erste Fuse-Speicherzelle einen festen Referenz-Widerstandswert auf. Die zweite Fuse-Speicherzelle weist im intakten Zustand einen Widerstandswert auf, der sich von dem Referenz-Widerstandswert unterscheidet und typischerweise kleiner als dieser ist. Im aufgeschmolzenen Zustand ist der Widerstandswert der zweiten Fuse-Speicherzelle vorzugsweise größer als der Referenz-widerstandswert.

Da die erfindungsgemäße Ausleseschaltung eine hohe Auslesegenauigkeit aufweist, ist ein Widerstandswert einer aufgetrenn ten Fuse-Verbindung im Bereich von 1 kΩ ausreichend, um noch zwischen der aufgetrennten und der intakten Fuse-Speicherzelle unterscheiden zu können. Das hohe Auflösungsvermögen der erfindungsgemäßen Ausleseschaltung ermöglicht es folglich, die Fuse-Speicherzellen mit einer geringeren Schmelzspannung als bislang üblich aufzuschmelzen. Dies wiederum macht die Verwendung dicker Oxidsubstrate, die bislang aufgrund der hohen Schmelzspannungen eingesetzt wurden, überflüssig.

Ein weiterer Vorteil der erfindungsgemäßen Ausleseschaltung ist, dass der beim Auslesen der Programmierzustände der Fuse-Speicherzellen auftretende maximale Strom aufgrund der differentiellen Anordnung der Ausleseschaltung nicht von der in den Fuse-Speicherzellen abgelegten Speicherinformation abhängt.

Gemäß einer besonders bevorzugten Ausgestaltung der erfindungsgemäßen Ausleseschaltung ist der flüchtige Signalspeicher ein Latch-Signalspeicher, der über eine Mitkopplung realisiert ist. Ein differentieller Latch-Signalspeicher hat zum Vorteil, dass er einen statischen Stromfluss nach einem Auslesevorgang unterbindet. Ein weiterer Vorteil des differentiellen Latch-Signalspeichers gegenüber herkömmlichen Ausleseschaltungen ist sein schnelleres Ausleseverhalten.

Vorzugsweise enthält der Latch-Signalspeicher zwei Inverter. Dabei ist jeweils der Ausgang des einen Inverters mit dem Eingang des anderen Inverters verbunden.

Die beiden Inverter sind vorteilhafterweise jeweils aus zwei in Reihe geschalteten Transistoren aufgebaut. Jede dieser beiden Reihenschaltung ist zumindest während des Auslesevorgangs jeweils mit dem Leseausgang einer der nicht-flüchtigen Speicherzellen verbunden. Bei den Anschlüssen der Inverter, die mit den Leseausgängen der Speicherzellen verbunden sind, handelt es sich vorzugsweise um die Anschlüsse, die normaler weise zum Anschluss eines Versorgungsspannungspotentials vorgesehen sind.

Die in Reihe geschalteten Transistoren der Inverter werden vorteilhafterweise durch jeweils einen NMOS-Transistor und einen PMOS-Transistor realisiert. Vorzugsweise sind die Leseausgänge der Speicherzellen jeweils mit der Source-Drain-Strecke einer der beiden Transistorreihenschaltungen verbunden.

Eine weitere besonders bevorzugte Ausgestaltung der erfindungsgemäßen Ausleseschaltung sieht vor, dass die Leseausgänge der Speicherzellen zumindest während des Auslesens der Programmierzustände der Speicherzellen jeweils mit dem Source-Anschluss des NMOS-Transistors des jeweiligen Inverters verbunden sind. Die Source-Anschlüsse der NMOS-Transistoren stellen folglich die differentiellen Eingänge des Latch-Signalspeichers dar. Normalerweise bilden die Gate-Anschlüsse der Transistoren eines der beiden Inverter den Eingang eines Latch-Signalspeichers.

Vorteilhafterweise sind die Source-Anschlüsse der PMOS-Transistoren mit einem Versorgungsspannungspotential beaufschlagt.

Ferner kann vorzugsweise vorgesehen sein, dass die Verbindungsknoten, die jeweils zwei Transistoren eines Inverters miteinander verbinden, über mindestens einen ersten Schalter mit dem Versorgungsspannungspotential beaufschlagt werden können.

Der mindestens eine erste Schalter ist vorteilhafterweise derart ausgelegt, dass er die Verbindungsknoten zwischen den jeweils zwei Transistoren eines Inverters beim Auslesen der Speicherinformation der Speichereinheit von dem Versorgungsspannungspotential trennt.

Die Eingänge des Signalspeichers können vorzugsweise ebenfalls mit dem Versorgungsspannungspotential beaufschlagt werden. Zu diesem Zweck ist mindestens ein zweiter Schalter vorgesehen.

Der mindestens eine zweite Schalter ist vorteilhafterweise derart ausgelegt, dass er die Eingänge des Signalspeichers beim Auslesen der Speicherinformation der Speichereinheit von dem Versorgungsspannungspotential trennt.

Zwischen den Leseausgängen der Speicherzellen und den Eingängen des Signalspeichers können vorzugsweise dritte Schalter vorgesehen sein. Die dritten Schalter sind derart ausgestaltet, dass sie die Eingänge des Signalspeichers beim Auslesen der in der Speichereinheit abgelegten Speicherinformation mit den Leseausgängen der Speicherzellen verbinden.

Bei den Metall-Metall-Verbindungen der Fuse-Speicherzellen handelt es sich bevorzugt um elektrisch auftrennbare Fuse-Verbindungen.

Die erfindungsgemäße Speicheranordnung beinhaltet eine Speichereinheit und eine erfindungsgemäße Ausleseschaltung. Die Speichereinheit umfasst zwei nicht-flüchtige Speicherzellen, die verschiedene Programmierzustände aufweisen. Die in der Speichereinheit abgelegte Speicherinformation ist durch die Programmierzustände der beiden Speicherzellen gegeben. Die erfindungsgemäße Ausleseschaltung ist mit der Speichereinheit zum Auslesen von deren Speicherinformation verbunden.

Da die erfindungsgemäße Speicheranordnung die erfindungsgemäße Ausleseschaltung enthält, weist sie gegenüber herkömmlichen Speicheranordnungen die gleichen Vorteile auf wie die erfindungsgemäße Ausleseschaltung.

Die Erfindung wird nachfolgend in beispielhafter Weise unter Bezugnahme auf die Zeichnungen näher erläutert. In diesen zeigen:

1 ein schematisches Schaltbild einer Ausleseschaltung 1 zum Auslesen des Programmierzustands einer elektrischen Fuse-Speicherzelle gemäß dem Stand der Technik;

2 Diagramme zur Veranschaulichung der Funktionsweise der in 1 gezeigten Ausleseschaltung 1;

3 ein schematisches Schaltbild einer Ausleseschaltung 2 zum Auslesen der Programmierzustände von zwei elektrischen Fuse-Speicherzellen als erstes Ausführungsbeispiel der erfindungsgemäßen Ausleseschaltung;

4 ein schematisches Schaltbild einer Ausleseschaltung 3 zum Auslesen der Programmierzustände von zwei elektrischen Fuse-Speicherzellen als zweites Ausführungsbeispiel der erfindungsgemäßen Ausleseschaltung; und

5 Diagramme zur Veranschaulichung der Funktionsweise der in 3 und 4 gezeigten Ausleseschaltungen 2 und 3.

In 1 ist das schematische Schaltbild einer herkömmlichen Ausleseschaltung 1 zum Auslesen des Programmierzustands einer elektrischen Fuse-Speicherzelle F1 dargestellt.
Die Fuse-Speicherzelle F1 weist zwei Anschlüsse auf. Der eine Anschluss der Fuse-Speicherzelle F1 bildet den in 1 mit FSOURCE bezeichneten Eingang. Der andere Anschluss der Fuse-Speicherzelle F1 kann über einen Transistor N1 mit einer Mas se VSS verbunden werden. Dieser Anschluss stellt ferner den Leseausgang der Fuse-Speicherzelle F1 dar. Zum Auslesen des Programmierzustands der Fuse-Speicherzelle F1 ist der Leseausgang mit dem Source-Anschluss eines Transistors N2 verbunden. Der Drain-Anschluss des Transistors N2 ist an einen Knoten DATA angeschlossen, welcher den Eingang eines Latch-Signalspeichers bildet. Der Latch-Signalspeicher besteht im Wesentlichen aus zwei Invertern INV1 und INV2, wobei der Ausgang des Inverters INV1 mit dem Eingang des Inverters INV2 und der Ausgang des Inverters INV2 mit dem Eingang des Inverters INV1 verbunden ist. Der Ausgang des Latch-Signalspeichers speist einen weiteren Inverter INV3, welcher einen Ausgang FOUT aufweist.
Der Knoten DATA kann ferner über einen Transistor P1 mit dem Versorgungsspannungspotential VDD beaufschlagt werden. Die Gate-Anschlüsse der Transistoren N2 und P1 sind mit einem Eingang SENSE und der Gate-Anschluss des Transistors N1 ist mit einem Eingang BLOW verbunden.
Die Transistoren N1 und N2 sind MOS-Transistoren mit n-dotierten Kanälen. Der Transistor P1 ist ein MOS-Transistor mit einem p-dotierten Kanal. Gemäß dieser Bezeichnungsweise werden im Folgenden MOS-Transistoren, die einen n-dotierten Kanal aufweisen, mit dem Buchstaben „N" in ihrem Bezugszeichen gekennzeichnet, während MOS-Transistoren mit einem p-dotierten Kanal durch den Buchstaben „P" gekennzeichnet sind.
Zum Auftrennen der Metall-Metall-Verbindung der Fuse-Speicherzelle F1 wird der Eingang FSOURCE mit einer hohen Spannung beaufschlagt und die Source-Drain-Strecke des Transistors N1 mittels einer geeigneten Spannung an dem Eingang BLOW durchgeschaltet. Der dadurch verursachte Stromfluss durch die Fuse-Speicherzelle F1 bewirkt das gewünschte Aufschmelzen der Metall-Metall-Verbindung.
Das Ausleseverfahren zur Ermittlung des Programmierzustands der Fuse-Speicherzelle F1 ist in 2 dargestellt. In 2 sind die an den Eingängen SENSE, BLOW und FSOURCE während des Ausleseverfahrens anliegenden Potentiale sowie das sich am Knoten DATA im Fall einer intakten Fuse-Speicherzelle F1 und im Fall einer aufgeschmolzenen Fuse-Speicherzelle F1 ergebende Potential gegen die Zeit t aufgetragen.
An den Eingängen SENSE, BLOW und FSOURCE können nur zwei verschiedene Potentiale anliegen. Diese beiden Potentiale können als „logisch 0" und „logisch 1" bezeichnet werden und können beispielsweise durch die Masse VSS und das Versorgungsspannungspotential VDD realisiert werden.
In 2 sind der Beginn des Auslesevorgangs durch eine gestrichelte Linie A und das Ende des Auslesevorgangs durch eine gestrichelte Linie B gekennzeichnet. Während des gesamten Ausleseverfahrens liegt an den Eingängen BLOW und FSOURCE stets das Potential logisch 0 an. In diesem Zustand ist die Source-Drain-Strecke des Transistors N1 gesperrt und der Leseausgang der Fuse-Speicherzelle F1 von der Masse VSS getrennt.
Zu Beginn des Ausleseverfahrens wird der Eingang SENSE von logisch 0 auf logisch 1 geschaltet. Dadurch wird der Transistor N2 durchgeschaltet und der Transistor P1 wird gesperrt. Während vor dem Umschalten der Knoten DATA noch mit dem Versorgungsspannungspotential VDD verbunden war, ist nach dem Umschalten der Knoten DATA mit dem Leseausgang der Fuse-Speicherzelle F1 verbunden.
Sofern die Fuse-Speicherzelle F1 intakt und damit elektrisch leitend ist, wird die Latch-Speicherzelle nach dem Umschalten des Potentials an dem Eingang SENSE durch die Fuse-Speicherzelle F1 entladen. Folglich fällt das Potential am Knoten DATA nach einer gewisser Zeit auf 0 ab. Im Gegensatz dazu bleibt bei einer aufgeschmolzenen Fuse-Verbindung das Poten tial am Knoten DATA nach dem Umschalten des Eingangs SENSE relativ konstant. Am Ausgang FOUT kann das Potential am Knoten DATA ausgelesen werden und daraus auf den Programmierzustand der Fuse-Speicherzelle F1 zurückgeschlossen werden.
In 3 ist als erstes Ausführungsbeispiel der erfindungsgemäßen Ausleseschaltung das schematische Schaltbild einer Ausleseschaltung 2 zum Auslesen der in einer Speichereinheit abgelegten Speicherinformation dargestellt. Die Speichereinheit umfasst zwei elektrische Fuse-Speicherzellen F2 und F3. In entsprechender Weise zu der in 1 dargestellten Beschaltung der Fuse-Speicherzelle F1 ist jeweils ein Anschluss der Fuse-Speicherzellen F2 und F3 mit einem Eingang FSOURCE verbunden. Die beiden anderen Anschlüsse der Fuse-Speicherzellen F2 und F3 können über Transistoren N3 und N4 mit der Masse VSS verbunden werden. Ferner stellen diese Anschlüsse die Leseausgänge der Fuse-Speicherzellen F2 und F3 dar und sind jeweils mit dem Source-Anschluss eines der Transistoren N5 und N6 verbunden.
Die Ausleseschaltung 2 weist genauso wie die in 1 gezeigte Ausleseschaltung 1 einen Latch-Signalspeicher auf, welcher zwei Inverter INV4 und INV5 umfasst. Im Unterschied zur Ausleseschaltung 1 sind bei der Ausleseschaltung 2 die Drain-Anschlüsse der Transistoren N5 und N6 jedoch nicht mit dem Eingang eines der Inverter INV4 und INV5 verbunden. Vielmehr ist der Drain-Anschluss des Transistors N5 mit dem Eingang des Inverters INV4 verbunden, welcher normalerweise bei einem Inverter den Anschluss für ein Versorgungsspannungspotential bildet, beispielsweise den Masseanschluss. In entsprechender Weise ist der Drain-Anschluss des Transistors N6 mit dem Inverter INV5 verbunden.
Zur Verdeutlichung, welche Anschlüsse eines Inverters normalerweise mit der Versorgungsspannung beaufschlagt sind, wird auf Abbildung 7.36 auf Seite 639 des Buchs „Halbleiter- Schaltungstechnik" von U. Tietze und Ch. Schenk, erschienen im Springer-Verlag, Berlin, 12. Auflage, 2002, verwiesen.
Die beiden anderen Versorgungsspannungsanschlüsse der Inverter INV4 und INV5 sind mit dem Versorgungsspannungspotential VDD verbunden. Ferner ist der Ausgang des Inverters INV5 an die Eingänge des Inverters INV4 und eines Inverters INV6 geschaltet. Der Ausgang des Inverters INV4 ist an die Eingänge des Inverters INV5 und eines Inverters INV7 geschaltet. Die Ausgänge der Inverter INV6 und INV7 stellen die Ausgänge FOUTO und FOUT1 der Ausleseschaltung 2 dar.
In 4 ist als zweites Ausführungsbeispiel der erfindungsgemäßen Ausleseschaltung das schematische Schaltbild einer Ausleseschaltung 3 dargestellt. Die Ausleseschaltung 3 entspricht in weiten Teilen der in 3 gezeigten Ausleseschaltung 2. Im Unterschied zur Ausleseschaltung 2 ist bei der Ausleseschaltung 3 der innere Aufbau der Inverter INV4 und INV5 dargestellt. Aufgrund der weitgehenden Übereinstimmung der Ausleseschaltungen 2 und 3 sind einander entsprechende Bauteile der Ausleseschaltungen 2 und 3 in den 3 und 4 mit denselben Bezugszeichen gekennzeichnet.
Der in 3 gezeigte Inverter INV4 ist in 4 durch in Reihe geschaltete Transistoren N7 und P2 realisiert. Dabei ist der Source-Anschluss des Transistors N7 mit dem Drain-Anschluss des Transistors N5 verbunden. Ferner liegt der Source-Anschluss des Transistors P2 auf dem Versorgungsspannungspotential VDD. Der Eingang des aus den Transistoren N7 und P2 gebildeten Inverters INV4 wird durch die beiden am Knoten DATA1 miteinander verbundenen Gate-Anschlüsse der Transistoren N7 und P2 gebildet. Den Ausgang des Inverters INV4 stellt der zwischen den Transistoren N7 und P2 liegende Knoten DATA0 dar. Der Ausgang des Inverters INV4 speist wie in 3 den Inverter INV7.
In entsprechender Weise ist der in 3 gezeigte Inverter INV5 in 4 durch in Reihe geschaltete Transistoren N8 und P3 realisiert. Der Knoten DATA0 bildet den Eingang des Inverters INV5 und der Knoten DATA1 den Ausgang des Inverters INV5. Der Ausgang des Inverters INV5 speist wie in 3 den Inverter INV6.
Zusätzlich zu den Bauelementen der Ausleseschaltung 2 weist die Ausleseschaltung 3 noch vier Transistoren P4 bis P7 auf. Mittels der Transistoren P4 bis P7 können die Knoten DATA0 und DATA1 sowie die Source-Anschlüsse der Transistoren N7 und N8 jeweils mit dem Versorgungsspannungspotential VDD beaufschlagt werden. Die Gateanschlüsse der Transistoren P4 bis P7 sind mit dem Eingang SENSE verbunden.
Im Folgenden wird die Funktionsweise der Ausleseschaltungen 2 und 3 beschrieben.
Ein wesentliches Merkmal der Ausleseschaltungen 2 und 3 ist die unterschiedliche Programmierung der beiden Fuse-Speicherzellen F2 und F3. Eine der Fuse-Speicherzellen F2 und F3 befindet sich im Programmierzustand „leitend", während sich die andere Speicherzelle im Programmierzustand „nicht-leitend" befindet. Die in der aus den Fuse-Speicherzellen F2 und F3 gebildeten Speichereinheit abgelegte Speicherinformation ist durch die Zuordnung der komplementären Programmierzustände zu den Fuse-Speicherzellen F2 und F3 gegeben. Die Speichereinheit kann dabei zwei Zustände annehmen. Entweder ist die Fuse-Speicherzelle F2 leitend und die Fuse-Speicherzelle F3 ist nicht-leitend oder die Fuse-Speicherzelle F2 ist nichtleitend und die Fuse-Speicherzelle F3 ist leitend.
Das Auftrennen der Fuse-Verbindung einer der beiden Fuse-Speicherzellen F2 und F3 erfolgt in gleicher Weise, in welcher die in 1 gezeigte Fuse-Speicherzelle F1 programmiert wird. Dazu wird an den Eingang BLOW0 oder BLOW1 ein geeignetes Potential angelegt, sodass die Source-Drain-Strecke des jeweiligen Transistors N3 oder N4 durchgeschaltet wird. Ferner wird der Eingang FSOURCE mit einer hohen Spannung beaufschlagt, welche allerdings kleiner sein kann als die in 1 zu demselben Zweck an den Eingang FSOURCE angelegte Spannung. Im Ergebnis führt dies zu einem Stromfluss durch die jeweilige Fuse-Speicherzelle F2 oder F3 und zu einem Aufschmelzen der Metall-Metall-Verbindung der jeweiligen Fuse-Speicherzelle F2 oder F3.
Um den Auslesevorgang der in der aus den Fuse-Speicherzellen F2 und F3 gebildeten Speichereinheit abgelegten Speicherinformation zu verdeutlichen, sind in 5 die zeitlichen Verläufe der Potentiale verschiedener Punkte in der Ausleseschaltung 3 während des Auslesevorgangs dargestellt. Im Einzelnen sind in den Diagrammen von 5 die Potentiale der Eingänge SENSE, BLOW0, BLOW1 und FSOURCE sowie die Potentiale der Knoten DATA0 und DATA1 gegen die Zeit t aufgetragen. Die Potentialverläufe an den Knoten DATA0 und DATA1 sind für die beiden möglichen Fälle dargestellt, nämlich für den Fall, dass die Fuse-Speicherzelle F2 leitend ist und die Fuse-Speicherzelle F3 nicht-leitend ist, und für den Fall, dass die Fuse-Speicherzelle F2 nicht-leitend ist und die Fuse-Speicherzelle F3 leitend ist. Der Beginn des Auslesevorgangs ist in 5 durch eine gestrichelte Linie A gekennzeichnet und das Ende des Auslesevorgangs durch eine gestrichelte Linie B.
Während des Auslesens der Programmierzustände der Fuse-Speicherzellen F2 und F3 befinden sich die Eingänge BLOW0, BLOW1 und FSOURCE stets auf dem Potential logisch 0. Der Eingang SENSE wird zu Beginn des Ausleseverfahrens auf logisch 1 geschaltet, sodass die Leseausgänge der Fuse-Speicherzellen F2 und F3 elektrisch mit den Source-Anschlüssen der Transistoren N7 und N8 verbunden sind. Ansonsten liegt am Eingang SENSE logisch 0 an.
Ferner werden durch das Umschalten des Potentials am Eingang SENSE zu Beginn des Ausleseverfahrens die Source-Drain-Strecken der Transistoren P4 bis P7 gesperrt. Aufgrund der Anordnung der Transistoren P4 bis P7 liegt vor dem Umschalten des Potentials am Eingang SENSE das Versorgungsspannungspotential VDD an den Knoten DATA0 und DATA1 sowie an den Source-Anschlüssen der Transistoren N7 und N8 an. Folglich befinden sich die Knoten DATA0 und DATA1 und die Source-Anschlüsse der Transistoren N7 und N8 zu Beginn des Ausleseverfahrens auf dem Versorgungsspannungspotential VDD. Sofern die Fuse-Speicherzelle F2 leitend ist und die Fuse-Speicherzelle F3 nicht-leitend ist, fließt – sobald die Source-Drain-Strecken der Transistoren N5 und N6 durchgeschaltet sind – durch die Fuse-Speicherzelle F2 ein wesentlich größerer Strom als durch die Fuse-Speicherzelle F3. Dadurch fällt das Potential am Source-Anschluss des Transistors N7 ab, während das Potential am Source-Anschluss des Transistors N8 relativ konstant bleibt. Im Ergebnis entsteht eine Potentialdifferenz zwischen den Source-Anschlüssen der Transistoren N7 und N8. Aufgrund der Schaltungsanordnung der Ausleseschaltung 3 wird diese Potentialdifferenz auch zwischen den Knoten DATA0 und DATA1 erzeugt und dort konstant gehalten. Des Weiteren bedingt die Schaltungsanordnung der Ausleseschaltung 3, dass innerhalb der jeweils seriell geschalteten Transistorpaare P2 und N7 bzw. P3 und N8 stets genau einer der Transistoren sperrt.
Dies führt im Ergebnis zu einer Unterdrückung statischer Ströme.
Bei umgekehrter Programmierung der Fuse-Speicherzellen F2 und F3 kehrt sich – wie in 5 gezeigt – das Verhalten der Potentiale an den Knoten DATA0 und DATA1 um. Beim Auslesen des Programmierzustands der Fuse-Speicherzellen F2 und F3 ändert sich folglich je nach Programmierung das Potential eines der Ausgänge FOUTO und FOUT1 signifikant. Daran kann die binäre Speicherinformation, die in der aus den Fuse-Speicherzellen F2 und F3 gebildeten Speichereinheit abgelegt ist, bestimmt werden.
Bislang wurde bei der Diskussion der Ausleseschaltungen 2 und 3 von einem komplementären Programmierzustand der Fuse-Speicherzellen F2 und F3 ausgegangen. Als Alternative dazu kann vorgesehen sein, dass die Fuse-Speicherzelle F2 stets einen festen Widerstandswert aufweist, d.h. die Fuse-Speicherzelle F2 besitzt einen Referenz-Programmierzustand. Im Gegensatz dazu wird die Fuse-Speicherzelle F3 programmiert, wobei zu ihrer Programmierung zwei Zustände zur Verfügung stehen. In dem einen Programmierzustand bleibt die Fuse-Verbindung der Fuse-Speicherzelle F3 intakt und bildet einen Widerstand, der kleiner ist als der Widerstand der Fuse-Speicherzelle F2. In dem anderen Programmierzustand ist die Fuse-Verbindung der Fuse-Speicherzelle F3 aufgeschmolzen und hat demnach einen größeren Widerstand als die Fuse-Speicherzelle F2. Zum Auslesen des sich daraus ergebenden Programmierzustands der aus den Fuse-Speicherzellen F2 und F3 gebildeten Speichereinheit können in der gleichen Weise, wie dies vorstehend beschrieben wurde, die Ausleseschaltungen 2 und 3 verwendet werden.

Claims

Ausleseschaltung (2; 3) zum Auslesen von einer in einer Speichereinheit (F2, F3) abgelegten Speicherinformation, wobei – die Speichereinheit (F2, F3) zwei nicht-flüchtige Speicherzellen (F2, F3) mit unterschiedlichen Programmierzuständen umfasst, – die Speicherinformation der Speichereinheit (F2, F3) durch die Programmierzustände der beiden Speicherzellen (F2, F3) gegeben ist, und – die Ausleseschaltung (2; 3) einen flüchtigen Signalspeicher (INV4, INV5) mit zwei Eingängen und mindestens einem Ausgang (FOUTO, FOUT1) umfasst, wobei die Eingänge beim Auslesen der Speicherinformation der Speichereinheit (F2, F3) mit Leseausgängen der beiden Speicherzellen (F2, F3) verbunden sind und an dem mindestens einen Ausgang (FOUTO, FOUT1) die Speicherinformation der Speichereinheit (F2, F3) auslesbar ist.
Ausleseschaltung (2; 3) nach Anspruch 1, dadurch gekennzeichnet, – dass die beiden nicht-flüchtigen Speicherzellen (F2, F3) zueinander komplementäre Programmierzustände aufweisen, und – dass die Speicherinformation der Speichereinheit (F2, F3) durch die wahlweise Zuordnung der Programmierzustände zu den beiden Speicherzellen (F2, F3) gegeben ist.
Ausleseschaltung (2; 3) nach Anspruch 1, dadurch gekennzeichnet, – dass eine erste Speicherzelle (F2) der beiden nichtflüchtigen Speicherzellen (F2, F3) einen festen Referenz-Programmierzustand aufweist, – dass die zweite Speicherzelle (F3) der beiden nichtflüchtigen Speicherzellen (F2, F3) wahlweise einen ersten Programmierzustand oder einen zweiten Programmierzustand aufweist, und – dass die Speicherinformation der Speichereinheit (F2, F3) durch die Wahl des Programmierzustands der zweiten Speicherzelle (F3) gegeben ist.
Ausleseschaltung (2; 3) nach Anspruch 2, dadurch gekennzeichnet, – dass die nicht-flüchtigen Speicherzellen 1-Bit-Speicherzellen (F2, F3) sind.
Ausleseschaltung (2; 3) nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, – dass die nicht-flüchtigen Speicherzellen Fuse-Speicherzellen (F2, F3) sind.
Ausleseschaltung (2; 3) nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, – dass der Signalspeicher ein Latch-Signalspeicher (INV4, INV5) ist.
Ausleseschaltung (2; 3) nach Anspruch 6, dadurch gekennzeichnet, – dass der Latch-Signalspeicher zwei Inverter (INV4, INV5) aufweist, wobei jeweils der Ausgang des einen Inverters (INV4, INV5) mit dem Eingang des anderen Inverters (INV4, INV5) verbunden ist.
Ausleseschaltung (2; 3) nach Anspruch 7, dadurch gekennzeichnet, – dass die Inverter (INV4, INV5) jeweils zwei in Reihe geschaltete Transistoren (N7, P2, N8, P3) aufweisen, und – dass die Leseausgänge der Speicherzellen (F2, F3) beim Auslesen der Speicherinformation der Speichereinheit (F2, F3) jeweils mit einer aus den zwei Transistoren (N7, P2, N8, P3) des jeweiligen Inverters (INV4, INV5) gebildeten Reihenschaltung verbunden sind.
Ausleseschaltung (2; 3) nach Anspruch 8, dadurch gekennzeichnet, – dass jeweils ein NMOS-Transistor (N7, N8) und ein PMOS-Transistor (P2, P3) die in Reihe geschalteten Transistoren (N7, P2, N8, P3) eines Inverters (INV4, INV5) bilden.
Ausleseschaltung (2; 3) nach Anspruch 9, dadurch gekennzeichnet, – dass die Leseausgänge der Speicherzellen (F2, F3) beim Auslesen der Speicherinformation der Speichereinheit (F2, F3) jeweils mit dem Source-Anschluss des NMOS-Transistors (N7, N8) eines Inverters (INV4, INV5) verbunden sind.
Ausleseschaltung (2; 3) nach Anspruch 9 oder 10, dadurch gekennzeichnet, – dass die Source-Anschlüsse der PMOS-Transistoren (P2, P3) mit einem Potential (VDD) einer Versorgungsspannung beaufschlagt sind.
Ausleseschaltung (2; 3) nach einem oder mehreren der Ansprüche 8 bis 11, dadurch gekennzeichnet, – dass die Verbindungsknoten (DATA0, DATA1) zwischen den jeweils zwei Transistoren (N7, P2, N8, P3) eines Inverters (INV4, INV5) über mindestens einen ersten Schalter (P6, P7) mit dem Versorgungsspannungspotential (VDD) beaufschlagbar sind.
Ausleseschaltung (2; 3) nach Anspruch 12, dadurch gekennzeichnet, – dass der mindestens eine erste Schalter (P6, P7) derart ausgestaltet ist, dass er die zwischen den jeweils zwei Transistoren (N7, P2, N8, P3) eines Inverters (INV4, INV5) angeordneten Verbindungsknoten (DATA0, DATA1) beim Ausle sen der Speicherinformation der Speichereinheit (F2, F3) von dem Versorgungsspannungspotential (VDD) trennt.
Ausleseschaltung (2; 3) nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, – dass die Eingänge des Signalspeichers (INV4, INV5) über mindestens einen zweiten Schalter (P4, P5) mit dem Versorgungsspannungspotential (VDD) beaufschlagbar sind.
Ausleseschaltung (2; 3) nach Anspruch 14, dadurch gekennzeichnet, – dass der mindestens eine zweite Schalter (P4, P5) derart ausgestaltet ist, dass er die Eingänge des Signalspeichers (INV4, INV5) beim Auslesen der Speicherinformation der Speichereinheit (F2, F3) von dem Versorgungsspannungspotential (VDD) trennt.
Ausleseschaltung (2; 3) nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, – dass zwischen die Leseausgänge der Speicherzellen (F2, F3) und die Eingänge des Signalspeichers (INV4, INV5) dritte Schalter (N5, N6) geschaltet sind, welche derart ausgestaltet sind, dass sie die Eingänge des Signalspeichers (INV4, INV5) beim Auslesen der Speicherinformation der Speichereinheit (F2, F3) mit den Leseausgängen der Speicherzellen (F2, F3) verbinden.
Ausleseschaltung (2; 3) nach einem oder mehreren der Ansprüche 5 bis 16, dadurch gekennzeichnet, – dass die Fuse-Verbindungen der Fuse-Speicherzellen (F2, F3) zur Programmierung elektrisch auftrennbar sind.
Speicheranordnung mit – einer Speichereinheit (F2, F3), welche zwei nichtflüchtige Speicherzellen (F2, F3) mit unterschiedlichen Programmierzuständen umfasst, wobei die Speicherinformation der Speichereinheit (F2, F3) durch die Programmierzustände der beiden Speicherzellen (F2, F3) gegeben ist, und – einer Ausleseschaltung (2; 3) nach einem oder mehreren der vorhergehenden Ansprüche, die mit der Speichereinheit (F2, F3) zum Auslesen von deren Speicherinformation verbunden ist.