DE102006017480B4

DE102006017480B4 - Schaltungsanordnung mit einer nicht-flüchtigen Speicherzelle und Verfahren

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Publication number: DE102006017480B4
Application number: DE102006017480A
Authority: DE
Inventors: Johannes Fellner; Gregor Schatzberger; Peter Bösmüller
Original assignee: Austriamicrosystems AG
Current assignee: Ams Osram AG
Priority date: 2006-04-13
Filing date: 2006-04-13
Publication date: 2008-11-27
Anticipated expiration: 2026-04-14
Also published as: US7995367B2; DE102006017480A1; US20090219746A1; GB2449609A; WO2007118679A1; GB0817674D0

Abstract

Schaltungsanordnung mit einer nicht-flüchtigen Speicherzelle, umfassend
– einen symmetrisch aufgebauten Komparator (3), der eine Selbsthaltefunktion umfasst und in einen differenziellen Strompfad, der einen Versorgungsspannungsanschluss (9) mit einem Bezugspotentialanschluss (8) verbindet, geschaltet ist,
– die nicht-flüchtige Speicherzelle (10), die in einen ersten Zweig (35) des differenziellen Strompfades geschaltet ist, und
– ein Referenzelement (20), das in einen zweiten Zweig (55) des differenziellen Strompfades geschaltet ist,
wobei der Komparator (3)
– einen ersten Inverter (11), der einen Eingang (14) und einen Ausgang (15) aufweist und zwischen einen Versorgungsanschluss (12) des ersten Inverters (11) und den Bezugspotentialanschluss (8) geschaltet ist, und
– einen zweiten Inverter (21), der einen Eingang (24), der mit dem Ausgang (15) des ersten Inverters (11) verbunden ist, und einen Ausgang (25), der mit dem Eingang (14) des ersten Inverters (11) verbunden ist, aufweist und zwischen einen Versorgungsanschluss (22) des zweiten Inverters (22) und...

Description

Die vorliegende Erfindung betrifft eine Schaltungsanordnung mit einer nicht-flüchtigen Speicherzelle, eine Verwendung der Schaltungsanordnung und ein Verfahren zum Betrieb einer nicht-flüchtigen Speicherzelle.
Nicht-flüchtige Speicherzellen sind weit verbreitete Elemente, um Daten wie Seriennummern, Trimmeinstellungen von analogen Schaltungen oder eine Nummer eines Halbleiterkörpers dauerhaft in einem Halbleiterkörper zu speichern.
Die Dokumente US 4,730,129 , US 5,404,049 , US 5,418,487 , US 5,731,733 , US 6,091,273 , US 6,384,664 B1 und US 6,819,144 B2 beschreiben Schaltungsanordnungen zum Betreiben nicht-flüchtiger Speicherzellen, ausgebildet als Sicherung, englisch Fuse.
Die Dokumente US 6,421,293 B1 und US 6,525,955 B1 zeigen einmal programmierbare Speicherzellen, bei denen während des Programmierens ein Parameter eines Isolators verändert wird, und eine dazugehörige Schaltungsanordnung.
Das Dokument US 2005/0212086 A1 beschreibt eine Antifuse, die als Zenerdiode ausgebildet ist und die im programmierten Zustand einen niedrigen Widerstandswert und im nicht-programmierten Zustand einen hohen Widerstandswert aufweist.
Die Dokumente "Lifetime Study for a Polyfuse in a 0.35 μm Polycide CMOS Process", J. Fellner, P. Bösmüller, H. Reiter, 43rd Annual IEEE International Reliability Physics Symposium, 17.–21. April 2005, Tagungsband, Seiten 446–449 und "A One Time Programming Cell Using More than Two Resistance Levels of a PolyFuse", J. Fellner, 27th Annual IEEE Custom Integrated Circuits Conference, 18.–21. September 2005, Tagungsband, Seiten 263–266 sowie US 5,976,943 befassen sich mit programmierbaren Widerständen, die zwei Schichten umfassen. Die zuerst auf dem Halbleiterkörper abgeschiedene Schicht weist Polysilizium und die als zweite auf den Halbleiterkörper abgeschiedene Schicht ein Silizid auf.
Dokument US 2002/0008544 A1 betrifft einen Schaltkreis mit einem ersten und einem zweiten Sicherungselement sowie einem ersten und einem zweiten Inverter. Ein Ausgang des ersten Inverters ist mit einem Eingang des zweiten Inverters und ein Ausgang des zweiten Inverters ist mit einem Eingang des ersten Inverters verbunden. Das erste Sicherungselement verbindet einen Versorgungsanschluss mit dem ersten Inverter und das zweite Sicherungselement verbindet den Versorgungsanschluss mit dem zweiten Inverter.
Aufgabe der vorliegenden Erfindung ist es, eine Schaltungsanordnung mit einer nicht-flüchtigen Speicherzelle sowie ein Verfahren zum Betrieb einer nicht-flüchtigen Speicherzelle bereitzustellen, die eine genaue Auswertung des Programmierzustands der nicht-flüchtigen Speicherzelle und eine Realisierung der Schaltungsanordnung mit einem geringen Aufwand an Bauelementen gewährleisten.
Diese Aufgabe wird mit dem Gegenstand des Patentanspruchs 1 sowie dem Verfahren gemäß Patentanspruch 14 gelöst. Weiterbildungen und Ausgestaltungen sind jeweils Gegenstand der abhängigen Ansprüche.
Erfindungsgemäß umfasst eine Schaltungsanordnung eine nicht-flüchtige Speicherzelle, ein Referenzelement und einen Komparator. Ein differenzieller Strompfad verbindet einen Versorgungsspannungsanschluss mit einem Bezugspotenzialanschluss. Der Komparator ist symmetrisch ausgebildet und in den differenziellen Strompfad geschaltet. Der Komparator weist eine Selbsthaltefunktion auf. Die nicht-flüchtige Speicherzelle ist in einem ersten Zweig des differenziellen Strompfades geschaltet und das Referenzelement ist in einen zweiten Zweig des differenziellen Strompfades geschaltet.
Aufgrund der unterschiedlichen Widerstandswerte des Referenzelementes und der nicht-flüchtigen Speicherzelle fließen unterschiedliche Ströme im ersten und im zweiten Zweig des differenziellen Strompfades. Mittels des Komparators wird der unterschiedliche Stromfluss im ersten Zweig und im zweiten Zweig ermittelt. Aufgrund der Selbsthaltefunktion des Komparators wird ein derart gewonnenes Ausgangssignal ausgangsseitig an dem Komparator bereitgestellt. Das Ausgangssignal wird somit in Abhängigkeit von dem Widerstandswert der nicht-flüchtigen Speicherzelle und von dem Widerstandswert des Referenzelements erzeugt.
Es ist ein Vorteil der Schaltungsanordnung, dass aufgrund der Integration der Komparatorfunktion und der Selbsthaltefunktion in einem Block ein schaltungstechnischer Aufwand gering gehalten werden kann. Mit Vorteil ist mittels des Komparators und des Referenzelements der Programmierzustand der nicht-flüchtigen Speicherzelle genau auswertbar.
Der Komparator mit Selbsthaltefunktion umfasst einen ersten und einen zweiten Inverter. Der erste Inverter koppelt einen Versorgungsanschluss des ersten Inverters mit einem Bezugspo tenzialanschluss. Entsprechend koppelt der zweite Inverter einen Versorgungsanschluss des zweiten Inverters mit dem Bezugspotenzialanschluss. Der erste Inverter und der zweite Inverter weisen jeweils einen Eingang und einen Ausgang auf. Der Eingang des zweiten Inverters ist mit dem Ausgang des ersten Inverters sowie der Ausgang des zweiten Inverters ist mit dem Eingang des ersten Inverters verbunden. Durch die unterschiedlichen Ströme in den beiden Zweigen des differentiellen Strompfades laden sich die beiden Zweige verschieden schnell auf. Dieser Unterschied wird vom symmetrischen Komparator mit einem digitalen Ausgangssignal bewertet. Die Rückkopplung der beiden Inverter gewährleistet die Selbsthaltefunktion des Ausgangssignals des Komparators.
Die Schaltungsanordnung umfasst eine Schreibanordnung mit einem ersten Schalter, der einen ersten Eingang der Schreibanordnung mit dem Ausgang des ersten Inverters koppelt, und einem zweiten Schalter, der einen zweiten Eingang der Schreibanordnung mit dem Ausgang des zweiten Inverters koppelt. Weiter weist die Schreibanordnung einen Steuereingang auf, der mit einem Steueranschluss des ersten Schalters und einem Steueranschluss des zweiten Schalters gekoppelt ist.
In einer Ausführungsform koppelt die nicht-flüchtige Speicherzelle den Versorgungsspannungsanschluss mit dem Versorgungsanschluss des ersten Inverters sowie das Referenzelement den Versorgungsspannungsanschluss mit dem Versorgungsanschluss des zweiten Inverterskoppelt. In einer Ausführungsform weist der erste Inverter einen ersten und einen zweiten Transistor sowie der zweite Inverter ebenfalls einen ersten und einen zweiten Transistor auf.
In einer Weiterbildung koppelt ein erster Ladetransistor den Ausgang des ersten Inverters mit dem Bezugspotenzialanschluss und koppelt ein zweiter Ladetransistor den Ausgang des zweiten Inverters mit dem Bezugspotenzialanschluss. Der erste und der zweite Ladetransistor sind an jeweils einem Steueranschluss miteinander verbunden. Sind der erste und der zweite Ladetransistor leitend geschaltet, so befinden sich der Ausgang des ersten Inverters und der Ausgang des zweiten Inverters auf einem niedrigen Potenzial, näherungsweise dem Bezugspotenzial. Wird in einem folgenden Schritt der erste und der zweite Ladetransistor gleichzeitig sperrend geschaltet, so laden die nicht-flüchtige Speicherzelle und das Referenzelement die Ausgänge der beiden Inverter auf. Weist die nicht-flüchtige Speicherzelle einen höheren Widerstandswert verglichen mit dem Referenzelement auf, so steigt ein Potenzial an dem Ausgang des zweiten Inverters schneller an als ein Potenzial an dem Ausgang des ersten Inverters. Ist die Schaltschwelle des zweiten Inverters erreicht, so ist an dem Ausgang des zweiten Inverters ein hohes Potenzial abgreifbar. Aufgrund der Verbindung des Ausgangs des zweiten Inverters mit dem Eingang des ersten Inverters wird der erste Inverter derart angesteuert, dass er an seinem Ausgang ein niedriges Potenzial bereitstellt. Das umgekehrte gilt für den Fall, dass die nicht-flüchtige Speicherzelle einen niedrigeren Widerstandswert verglichen mit dem Referenzelement aufweist.
Die nicht-flüchtige Speicherzelle kann eine maskenprogrammierte Speicherzelle sein. Alternativ kann die nicht-flüchtige Speicherzelle eine reversibel programmierbare Speicherzelle umfassen. In einer weiteren alternativen Ausführungsform kann die nicht-flüchtige Speicherzelle als irreversibel programmierbare Speicherzelle realisiert sein.
Die nicht-flüchtige Speicherzelle kann als Widerstand realisiert sein, wobei ein Programmierstrom den Widerstandswert der nicht-flüchtigen Speicherzelle irreversibel vergrößert. Alternativ kann die nicht-flüchtige Speicherzelle eine Sicherung, englisch Fuse, sein, die mittels eines Laserstrahles programmiert wird. Bevorzugt ist die nicht-flüchtige Speicherzelle als Sicherung, englisch Fuse, realisiert, die einen mittels eines Programmierstroms aufschmelzbaren Widerstand umfasst. Die nicht-flüchtige Speicherzelle kann einen Metallwiderstand, einen Polysiliziumwiderstand oder einen kombinierten Polysilizium/Silizid-Widerstand aufweisen.
In einer alternativen Ausführungsform kann die nicht-flüchtige Speicherzelle als Antifuse-Element realisiert sein, wobei der Widerstandswert irreversibel mittels eines Programmierstroms verkleinerbar ist. In einer Ausführungsform kann das Antifuse-Element als Diode, insbesondere als Zenerdiode, realisiert sein.
Das Referenzelement kann als Widerstand realisiert sein, der einen Widerstandswert aufweist, welcher bevorzugt zwischen den Widerstandswerten der nicht-flüchtigen Speicherzelle vor und nach dem Programmieren liegt.
Die Schaltungsanordnung kann einen Programmiertransistor aufweisen, der zwischen einen Anschluss der nicht-flüchtigen Speicherzelle und den Bezugspotenzialanschluss geschaltet ist. Ein weiterer Anschluss der nicht-flüchtigen Speicherzelle ist mit dem Versorgungsspannungsanschluss verbunden. Wird der Programmiertransistor leitend geschaltet, so fließt ein hoher Strom durch die nicht-flüchtige Speicherzelle und stellt einen Widerstandswert der nicht-flüchtigen Speicherzelle ein, so dass die nicht-flüchtige Speicherzelle programmiert wird.
In einer Ausführungsform weist die Schaltungsanordnung ein Kompensationselement auf, das mit einem Anschluss des Referenzelementes verbunden ist und an den zweiten Zweig des differenziellen Strompfads angekoppelt ist. Das Kompensationselement dient zur Kompensation der kapazitiven Last, die von dem Programmiertransistor im ersten Zweig des differenziellen Strompfads hervorgerufen ist. Mit Vorteil kann mittels des Kompensationselements eine symmetrische kapazitive Belastung an den Versorgungsanschlüssen des ersten und der zweiten Inverters erreicht werden. Mit Vorteil sind somit die kapazitiven und resistiven Lasten in dem ersten und dem zweiten Zweig des Strompfads abgesehen von den Widerstandswerten der nicht-flüchtigen Speicherzelle und des Referenzelements näherungsweise gleich.
Die Schaltungsanordnung kann auf einem Halbleiterkörper ausgebildet sein. Die Schaltungsanordnung kann in einer Bipolar-Integrationstechnik realisiert sein und Transistoren umfassen, die als Bipolartransistoren ausgebildet sind. Bevorzugt kann sie mittels einer Complementary Metal-Oxide-Semiconductor Integrationstechnik hergestellt sein und Transistoren aufweisen, die als Feldeffekttransistoren realisiert sind.
Die Schaltungsanordnung kann zu einer dauerhaften Speicherung von Daten verwendet werden. Die Daten können eine Seriennummer oder eine Identifikationsnummer für den Halbleiterkörper umfassen. Alternativ kann die Schaltungsanordnung zur Speicherung einer Trimmeinstellung einer analogen Schaltung, insbesondere eines Analog/Digital- oder eines Digital/Analog-Wandlers, vorgesehen sein. Sie kann zum Reparieren eines Random Access Memory, abgekürzt RAM, mittels Anschalten von redundanten Zeilen oder Spalten anstelle defekter Zeilen oder Spalten dienen.
Erfindungsgemäß sieht ein Verfahren zum Betrieb einer nicht-flüchtigen Speicherzelle folgende Schritte vor: Eine Versorgungsspannung wird bereitgestellt. Ein Ausgangssignal und ein invertiertes Ausgangssignal werden in Abhängigkeit von einem Widerstandswert einer nicht-flüchtigen Speicherzelle und von einem Widerstandswert eines Referenzelements eingestellt und gehalten. Dabei sind die nicht-flüchtige Speicherzelle in einen ersten Zweig und das Referenzelement in einen zweiten Zweig eines differenziellen Strompfades geschaltet. Der differenzielle Strompfad fließt durch einen Komparator.
Mit Vorteil gewährleisten der Komparator und das Referenzelement ein genaues Auslesen der in der nicht-flüchtigen Speicherzelle gespeicherten Information.
Das Verfahren zum Betrieb einer nicht-flüchtigen Speicherzelle umfasst ein Einstellen und Halten eines Ausgangssignals mit einem Wert 1 und eines invertierten Ausgangssignals mit einem Wert 0 im Fall, dass eine nicht-flüchtige Speicherzelle einen höheren Widerstandswert als ein Referenzelement aufweist, und ein Einstellen und Halten des Ausgangssignals mit einem Wert 0 und des invertierten Ausgangssignals mit einem Wert 1 im Fall, dass die nicht-flüchtige Speicherzelle einen niedrigeren Widerstandswert als das Referenzelement aufweist. Dabei werden die nicht-flüchtige Speicherzelle und ein erster Zweig des differenziellen Strompfades eines Komparators von einem ersten Strom und das Referenzelement und ein zweiter Zweig des differenziellen Strompfades von einem zweiten Strom durchflossen. Das Ausgangssignal und das invertierte Ausgangssignal werden durch Überschreiben des Ausgangssignals mit einem Einstellsignal und des invertierten Ausgangssignals mit einem invertierten Einstellsignal eingestellt.
Die Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand der Figuren näher erläutert. Funktions- beziehungsweise wirkungsgleiche Bauelemente tragen gleiche Bezugszeichen. Insoweit sich Schaltungsteile oder Bauelemente in ihrer Funktion entsprechen, wird deren Beschreibung nicht in jeder der folgenden Figuren wiederholt.
1 zeigt eine beispielhafte Ausführungsform einer Schaltungsanordnung mit einer nicht-flüchtigen Speicherzelle nach dem vorgeschlagenen Prinzip,
2 zeigt eine beispielhafte Weiterbildung der Schaltungsanordnung mit einer nicht- flüchtigen Speicherzelle nach dem vorgeschlagenen Prinzip,
3A bis 3C zeigen eine beispielhafte Ausführungsform einer nicht-flüchtigen Speicherzelle, die als Sicherung ausgebildet ist, und
4 zeigt eine beispielhafte Ausführungsform einer nicht-flüchtigen Speicherzelle, die als Antifuse realisiert ist.
1 zeigt eine beispielhafte Ausführungsform einer Schaltungsanordnung mit einer nicht-flüchtigen Speicherzelle 10 nach dem vorgeschlagenen Prinzip. Die Schaltungsanordnung weist einen ersten Zweig 35 und einen zweiten Zweig 55 auf, die zwischen einen Versorgungsspannungsanschluss 9 und einen Bezugspotenzialanschluss 8 geschaltet sind. Der erste und der zweite Zweig bilden zusammen einen differenziellen Strompfad eines Komparators 3. Der Komparator 3 weist einen ersten Inverter 11 und einen zweiten Inverter 21 auf. Der erste Inverter 11 ist zwischen einen Versorgungsanschluss 12 des ersten Inverters 12 und den Bezugspotenzialanschluss 8 geschaltet und weist einen ersten Transistor 30 und einen zweiten Transistor 40 auf, die zueinander in Serie geschaltet sind. Die Transistoren 30, 40 sind eingangsseitig mit einem Eingang 14 des ersten Inverters 11 verbunden. Ein Abgriff zwischen dem ersten und dem zweiten Transistor 30, 40 des ersten Inverters 11 bildet einen Ausgang 15 des ersten Inverters 11. Entsprechend weist der zweite Inverter 21 einen ersten Transistor 50 und einen zweiten Transistor 60 auf, die zwischen einen Versorgungsanschluss 22 des zweiten Inverters 21 und den Bezugspotenzialanschluss 8 geschaltet sind. Die beiden Transistoren 50, 60 des zweiten Inverters 21 sind eingangsseitig an einem Eingang 24 des zweiten Inverters 21 angeschlossen. Ein Knoten zwischen dem ersten und dem zweiten Transistor 50, 60 des zweiten Inverters 21 dient als Ausgang 25 des zweiten Inverters 21. Der Ausgang 15 des ersten Inverters 11 ist mit dem Eingang 24 des zweiten Inverters 21 und der Ausgang 25 des zweiten Inverters 21 ist mit dem Eingang 14 des ersten Inverters 11 verbunden. Der Ausgang 15 des ersten Inverters 11 ist über einen ersten Ladetransistor 70 und der Ausgang 25 des zweiten Inverters 21 ist über einen zweiten Ladetransistor 80 mit dem Bezugspotenzialanschluss 8 gekoppelt. Der erste und der zweite Ladetransistor 70, 80 sind eingangsseitig miteinander verbunden.
An dem Versorgungsspannungsanschluss 9 ist eine Versorgungsspannung VDD angeschlossen. Den Steueranschlüssen des ersten und des zweiten Ladetransistors 70, 80 ist ein Ladesignal LOAD zuführbar. Der erste und der zweite Ladetransistor 70, 80 sind in einem ersten Betriebszustand leitend geschaltet.
Somit ist der erste Transistor 30 und der erste Transistor 50 des ersten und des zweiten Inverters 11, 21 leitend und der zweite Transistor 40 und der zweite Transistor 60 des ersten und des zweiten Inverters 11, 21 sperrend geschaltet. In den beiden Zweigen des differentiellen Strompfades treten auf Grund der unterschiedlichen Widerstände der nicht-flüchtigen Speicherzelle 10 und des Referenzelements 20 verschieden große Ströme I1, I2 auf, die an den Versorgungsanschlüssen 12 und 22 unterschiedliche Spannungspotentiale hervorrufen. Werden die beiden Ladetransistoren 70 und 80 sperrend geschaltet, detektiert der Komparator 3 den Spannungsunterschied zwischen den Versorgungsanschlüssen 12 und 22 und speichert das Ergebnis selbsthaltend in den beiden Invertern 11 und 21 ab.
Weist die nicht-flüchtige Speicherzelle 10 einen kleineren Widerstandswert als das Referenzelement 20 auf, so steigt die invertierte Ausgangsspannung NVOUT schneller als die Ausgangsspannung VOUT an, so dass aufgrund der Rückkopplung des ersten und des zweiten Inverters 11, 21 der zweite Transistor 60 des zweiten Inverters 21 sowie der erste Transistor 30 des ersten Inverters 11 leitend und die beiden weiteren Transistoren 50, 40 als Sperre geschaltet sind. An dem Ausgang 15 des ersten Inverters 11 ist ein inverses Ausgangssignal NVOUT und an dem Ausgang 25 des zweiten Inverters 21 ein Ausgangssignal VOUT abgreifbar.
Mit Vorteil kann somit mit wenigen Bauelementen ein Zustand der nicht-flüchtigen Speicherzelle 10 erfasst und das Ausgangssignal VOUT gehalten werden.
2 zeigt eine beispielhafte Weiterbildung der in 1 gezeigten Ausführungsform einer Schaltungsanordnung mit einer nicht-flüchtigen Speicherzelle. Zusätzlich zu der Schaltungsanordnung gemäß 1 weist die Schaltungsanordnung in 2 einen Programmiertransistor 150 auf, der den Versorgungsanschluss 12 des ersten Inverters 11 mit dem Bezugspotenzialanschluss 8 verbindet. Zusätzlich ist ein Kompensationselement 160 an den Versorgungsanschluss 22 des zweiten Inverters 21 angeschlossen. Das Kompensationselement 160 ist als Transistor ausgebildet.
An den Ausgang 15 des ersten Inverters 11 ist ein erster Puffer 135 und an den Ausgang 25 des zweiten Inverters 21 ist ein zweiter Puffer 115 angeschlossen. Der erste Puffer 135 weist einen Inverter, umfassend einen ersten und einen zweiten Transistor 140, 130, auf, der zwischen den Versorgungsspannungsanschluss 9 und den Bezugspotenzialanschluss 8 geschaltet ist. Entsprechend weist der zweite Puffer 115 einen Inverter, umfassend einen Transistor 120 und einen Transistor 110, auf, der zwischen den Bezugspotenzialanschluss 8 und den Versorgungsspannungsanschluss 9 geschaltet ist. Die Eingänge der beiden Transistoren 130, 140 des ersten Puffers 135 sind mit dem Ausgang 15 des ersten Inverters 11 sowie die Eingänge der Transistoren 120, 110 des zweiten Puffers 115 mit dem Ausgang 25 des zweiten Inverters 21 verbunden.
Dem Ausgang 15 des ersten Inverters 11 ist ein erster Schalter 100 einer Schreibanordnung 89 vorgeschaltet. Ebenso ist dem Ausgang 25 des zweiten Inverters 21 ein zweiter Schalter 90 der Schreibanordnung 89 vorgeschaltet. Die Steueranschlüsse des ersten und des zweiten Schalters 90, 100 sind miteinander und mit einem Steuereingang 92 der Schreibanordnung 89 verknüpft.
Die Transistoren 30, 40, 50, 60, 70, 80, 110, 120, 130, 140, 150, 160 und die Schalter 90, 100 können als Feldeffekttransistoren, insbesondere als Metall-Oxid-Halbleiter Feldeffekttransistoren, abgekürzt MOSFETs, realisiert sein.
Der Programmiertransistor 150 dient zum Bereitstellen eines ersten Stromes I1 mit einem hohen Stromwert, der durch die nicht-flüchtige Speicherzelle 10 zur Durchführung eines Programmiervorgangs fließt. Durch seine Größe stellt der Programmiertransistor 150 eine kapazitive Last an dem Versorgungsanschluss 12 dar. Beim oben beschriebenen Auslesevorgang werden die beiden Zweige 35, 55 des differentiellen Strompfades mit Vorteil in gleicher Weise kapazitiv belastet, um eine symmetrische Auslegung des Komparators 3 zu gewährleisten. Dazu wird der Versorgungsanschluss 22 des zweiten Inverters 21 mit dem Kompensationselement 160 verbunden. Dieses Kompensationselement 160 ist als Transistor ausgebildet, und stellt für den zweiten Zweig 55 des differentiellen Strompfades die gleiche kapazitive Belastung dar, wie der Programmiertransistor 150 für den ersten Zweig 35 des differentiellen Strompfads.
Mit Vorteil ist an den beiden Ausgängen 15, 25 des ersten und des zweiten Inverters 11, 21 jeweils ein Puffer 115, 135 nachgeschaltet, sodass eine kapazitive Last an dem Ausgang 15 des ersten Inverters 11 und eine kapazitive Last an dem Ausgang 25 des zweiten Inverters 21 näherungsweise gleich sind und nicht von in 2 nicht gezeigten Schaltungen, die ausgangsseitig dem ersten und dem zweiten Inverter 11, 21 nachgeschaltet sind, geändert werden kann. Somit beeinflussen nachgeschaltete Schaltungen nicht den Einstell- und Umschaltvorgang des ersten und des zweiten Inverters 11, 21.
Mit Vorteil kann mittels der Schreibanordnung 89 das Ausgangssignal VOUT mit dem Wert eines Einstellsignals DATAIN und das invertierte Ausgangssignal NVOUT mit dem Wert des invertierten Einstellsignals NDATAIN bereitgestellt werden, sobald mittels eines Schreibsteuersignals WRITE die beiden Schalter 90, 100 leitend geschaltet sind. Mit Vorteil ist es daher möglich, Daten auf eine zweite Art und Weise in den beiden Invertern 11 und 21 zu speichern, sofern die nicht-flüchtige Speicherzelle 10 niederohmig ist. Damit können für Testzwecke Daten unabhängig von der nicht-flüchtigen Speicherzelle 10 gespeichert werden.
Ist die nicht-flüchtige Speicherzelle 10 mittels eines Laserstrahls programmierbar, so können in einer alternativen Ausführungsform der Programmiertransistor 150 und das Kompensationselement 160 entfallen.
In einer alternativen Ausführungsform kann ein gestrichelt eingezeichneter Programmieranschluss 170 anstelle des Programmiertransistors 150 mit dem Versorgungsanschluss 12 des ersten Inverters 11 verbunden sein. Der Programmieranschluss 170 kann als von außen kontaktierbarer Anschluss, englisch pad, ausgebildet sein. Wird eine Spannung unterhalb der Versorgungsspannung VDD an den Programmieranschluss 170 angelegt, so kann der erste Strom I1 mit einem hohen Wert fließen. Durch diesen Strom I1 ist ein Programmieren der nicht-flüchtigen Speicherzelle 10 möglich.
3A bis 3C zeigen eine beispielhafte Ausführungsform einer nicht-flüchtigen Speicherzelle 10, die als Sicherung ausgebildet ist. Die nicht-flüchtige Speicherzelle 10 ist als Polyfuse realisiert.
3A zeigt eine beispielhafte Aufsicht auf die nicht-flüchtige Speicherzelle 10. Diese umfasst einen mittleren Bereich 200 und einen ersten und einen zweiten Anschluss 201, 202, die über den mittleren Bereich 200 miteinander verbunden sind. Der erste und der zweite Anschluss 201, 202 weisen jeweils mehrere Kontakte 203 auf.
3B zeigt einen Querschnitt der nicht-flüchtigen Speicherzelle 10, dessen Lage in 3A eingezeichnet ist. Die nicht-flüchtige Speicherzelle 10 ist auf einer Isolatorschicht 205, welche wiederum auf einem Träger 204 realisiert ist, angeordnet. Der mittlere Bereich 200 weist eine Doppelschicht aus einer Polysilizium-Schicht 206 und einer Silizid-Schicht 207 auf. Die Polysilizium-Schicht 206 ist auf dem Isolator 205 und die Silizid-Schicht 207 auf der Polysilizium-Schicht 206 abgeschieden. Die Kontakte 203 sind mit der Silizid-Schicht 207 verbunden. In 3B ist die nicht-flüchtige Speicherzelle 10 vor dem Programmiervorgang gezeigt.
3C zeigt die nicht-flüchtigen Speicherzelle 10 nach einem Programmiervorgang mit einem ausreichend großen Wert des Programmierstromes. Nach dem Programmiervorgang ist das Silizid-Material 207 vor allem an dem ersten Anschluss 201 angeordnet. Die ursprüngliche Polysilizium-Schicht 206 und die Silizid-Schicht 207 haben sich entmischt. Der Rest bildet eine polymorphe Siliziumschicht 208, die sich mit dem Isolator 205 und der Isolatorschicht 209 vermischt hat. Die nicht-flüchtige Speicherzelle 10 gemäß 3C weist einen Widerstand im Megaohm-Bereich auf.
4 zeigt eine weitere beispielhafte Ausführungsform einer nicht-flüchtigen Speicherzelle 10, die als Antifuse ausgebildet ist und eine Diode umfasst. Die Diode ist als Zener diode realisiert. 4A zeigt die nicht-flüchtige Speicherzelle 10 in Aufsicht. Diese weist entgegengesetzt dotierte Gebiete 302, 303 auf, die einen lateralen pn-Übergang in einem Kontaktgebiet 300 ausbilden. Das Gebiet 302 ist n-dotiert; das Gebiet 303 ist p-dotiert. Auf den beiden dotierten Gebieten 302, 303 sind Anschlüsse 304, 305 angeordnet. Die nicht-flüchtige Speicherzelle 10 ist mittels eines ersten Stroms I1 programmierbar. Vor dem Programmieren weist die Diode einen hohen Widerstandswert und einen vergleichbar niedrigen Leckstrom und nach dem Programmieren einen niedrigen Widerstandswert und einen hohen Stromfluss auf. Im programmierten Zustand kann die Diode näherungsweise ein Verhalten wie ein Widerstand zeigen.

3: Komparator
8: Bezugspotenzialanschluss
9: Versorgungsanschluss
10: nicht-flüchtige Speicherzelle
11: erster Inverter
12: Versorgungsanschluss
14: Eingang
15: Ausgang
20: Referenzelement
21: zweiter Inverter
22: Versorgungsanschluss
24: Eingang
25: Ausgang
30: erster Transistor
35: erster Zweig
40: zweiter Transistor
50: erster Transistor
55: zweiter Zweig
60: zweiter Transistor
70: erster Ladetransistor
80: zweiter Ladetransistor
89: Schreibanordnung
90: zweiter Schalter
91: zweiter Eingang
92: Steuereingang
100: erster Schalter
101: erster Eingang
110: Transistor
115: zweiter Puffer
120: Transistor
130: Transistor
135: erster Puffer
140: Transistor
150: Programmiertransistor
160: Kompensationselement
170: Programmieranschluss
200: mittlerer Bereich
201, 202: Anschluss
203: Kontakt
204: Träger
205: Isolator
206: Polysilizium-Schicht
207: Silizid-Schicht
208: polymorphe Siliziumschicht
209: Isolatorschicht
300: Kontaktgebiet
302: n-dotiertes Gebiet
303: p-dotiertes Gebiet
304, 305: Anschlüsse
BURN: Programmiersignal
DATAIN: Einstellsignal
DATAOUT: gepufferte Ausgangsspannung
I1: erster Strom
I2: zweiter Strom
LOAD: Ladesignal
VOUT: Ausgangsspannung
VDD: Versorgungsspannung
VSS: Bezugspotenzial
NDATAIN: invertiertes Einstellsignal
NDATAOUT: gepufferte, invertierte Ausgangsspannung
NVOUT: invertierte Ausgangsspannung
WRITE: Schreibsteuersignal

Claims

Schaltungsanordnung mit einer nicht-flüchtigen Speicherzelle, umfassend – einen symmetrisch aufgebauten Komparator (3), der eine Selbsthaltefunktion umfasst und in einen differenziellen Strompfad, der einen Versorgungsspannungsanschluss (9) mit einem Bezugspotentialanschluss (8) verbindet, geschaltet ist, – die nicht-flüchtige Speicherzelle (10), die in einen ersten Zweig (35) des differenziellen Strompfades geschaltet ist, und – ein Referenzelement (20), das in einen zweiten Zweig (55) des differenziellen Strompfades geschaltet ist, wobei der Komparator (3) – einen ersten Inverter (11), der einen Eingang (14) und einen Ausgang (15) aufweist und zwischen einen Versorgungsanschluss (12) des ersten Inverters (11) und den Bezugspotentialanschluss (8) geschaltet ist, und – einen zweiten Inverter (21), der einen Eingang (24), der mit dem Ausgang (15) des ersten Inverters (11) verbunden ist, und einen Ausgang (25), der mit dem Eingang (14) des ersten Inverters (11) verbunden ist, aufweist und zwischen einen Versorgungsanschluss (22) des zweiten Inverters (22) und den Bezugspotentialanschluss (8) geschaltet ist, umfasst und die Schaltungsanordnung eine Schreibanordnung (89) mit – einem ersten Schalter (100), der einen ersten Eingang (101) der Schreibanordnung (89) mit dem Ausgang (15) des ersten Inverters (11) koppelt, – einem zweiten Schalter (90), der einen zweiten Eingang (91) der Schreibanordnung (89) mit dem Ausgang (25) des zweiten Inverters (21) koppelt, und – einem Steuereingang (92), der mit einem Steueranschluss des ersten Schalters (100) und einem Steueranschluss des zweiten Schalters (90) gekoppelt ist, umfasst.
Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass – die nicht-flüchtige Speicherzelle (10) zwischen den Versorgungsanschluss (12) des ersten Inverters (11) und den Versorgungsspannungsanschluss (9) geschaltet ist und – das Referenzelement (20) zwischen den Versorgungsanschluss (22) des zweiten Inverters (21) und den Versorgungsspannungsanschluss (9) geschaltet ist.
Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der erste Inverter (11) – einen ersten Transistor (40), der – an einem ersten Anschluss mit dem Bezugspotentialanschluss (8) und – an einem Steueranschluss mit dem Eingang (14) des ersten Inverters (11) verbunden ist, und – einen zweiten Transistor (30), der – an einem ersten Anschluss mit dem Versorgungsanschluss (12) des ersten Inverters (11), – an einem Steueranschluss mit dem Eingang (14) des ersten Inverters (11) und – an einem zweiten Anschluss mit einem zweiten Anschluss des ersten Transistors (40) des ersten Inverters (11) und mit dem Ausgang (15) des ersten Inverters (11) verbunden ist, umfasst.
Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der zweite Inverter (21) – einen ersten Transistor (60), der – an einem ersten Anschluss mit dem Bezugspotentialanschluss (8) und – an einem Steueranschluss mit dem Eingang (24) des zweiten Inverters (21) verbunden ist, und – einen zweiten Transistor (50), der – an einem ersten Anschluss mit dem Versorgungsanschluss (22) des zweiten Inverters (21), – an einem Steueranschluss mit dem Eingang (24) des zweiten Inverters (21) und – an einem zweiten Anschluss mit einem zweiten Anschluss des ersten Transistors (60) des zweiten Inverters (21) und mit dem Ausgang (25) des zweiten Inverters (21) verbunden ist, umfasst.
Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Schaltungsanordnung – einen ersten Ladetransistor (70), der zwischen den Ausgang (15) des ersten Inverters (11) und den Bezugspotentialsanschluss (8) geschaltet ist, und – einen zweiten Ladetransistor (80), der zwischen den Ausgang (25) des zweiten Inverters (21) und den Bezugspotentialsanschluss (8) geschaltet ist und der einen Steueranschluss aufweist, der mit einem Steueranschluss des ersten Ladetransistors (70) verbunden ist, umfasst.
Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Schaltungsanordnung – einen ersten Puffer (135), der dem Ausgang (15) des ersten Inverters (11) nachgeschaltet ist, und – einen zweiten Puffer (115), der dem Ausgang (25) des zweiten Inverters (21) nachgeschaltet ist, umfasst.
Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die nicht-flüchtige Speicherzelle (10) als irreversibel programmierbare Speicherzelle ausgebildet ist.
Schaltungsanordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die nicht-flüchtige Speicherzelle (10) als Widerstand ausgebildet ist, dessen Widerstandswert mittels eines Programmierstroms irreversibel vergrößerbar ist.
Schaltungsanordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die nicht-flüchtige Speicherzelle (10) als Sicherung ausgebildet ist, die mittels eines Programmierstroms aufschmelzbar ist.
Schaltungsanordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die nicht-flüchtige Speicherzelle (10) als Antifuse ausgebildet ist, deren Widerstandswert mittels eines Programmierstroms irreversibel verkleinerbar ist.
Schaltungsanordnung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass das Referenzelement (20) als Widerstand ausgebildet ist.
Schaltungsanordnung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass die Schaltungsanordnung – einen Programmiertransistor (150), der einen Anschluss der nicht-flüchtigen Speicherzelle (10) mit dem Bezugspotentialanschluss (8) koppelt, und – ein Kompensationselement (160), das mit einem Anschluss des Referenzelementes (20) verbunden ist, um an den Knoten (12, 22) symmetrische kapazitive Belastung zu erreichen, umfasst.
Verwendung der Schaltungsanordnung nach einem der Ansprüche 1 bis 12 zur dauerhaften Speicherung von Daten, insbesondere einer Seriennummer, einer Halbleiterkörpernummer oder einer Trimmeinstellung einer analogen Schaltung auf einem Halbleiterkörper, der die Schaltungsanordnung umfasst.
Verfahren zum Betrieb einer nicht-flüchtigen Speicherzelle, umfassend folgende Schritte: – Bereitstellen einer Versorgungsspannung (VDD), – Einstellen und Halten eines Ausgangssignals (VOUT) mit einem Wert 1 und eines invertierten Ausgangssignals (NVOUT) mit einem Wert 0 im Fall, dass eine nicht-flüchtige Speicherzelle (10) einen höheren Widerstandswert als ein Referenzelement (20) aufweist, und Einstellen und Halten des Ausgangssignals (VOUT) mit einem Wert 0 und des invertierten Ausgangssignals (NVOUT) mit einem Wert 1 im Fall, dass die nicht-flüchtige Speicherzelle (10) einen niedrigeren Widerstandswert als das Referenzelement (20) aufweist, wobei die nicht-flüchtige Spei cherzelle (10) und ein erster Zweig (35) des differenziellen Strompfades eines Komparators (3) von einem ersten Strom (I1) und das Referenzelement (20) und ein zweiter Zweig (55) des differenziellen Strompfades von einem zweiten Strom (I2) durchflossen werden, – Einstellen des Ausgangssignals (VOUT) und des invertierten Ausgangssignals (NVOUT) durch Überschreiben des Ausgangssignals (VOUT) mit einem Einstellsignal (DATAIN) und des invertierten Ausgangssignals (NVOUT) mit einem invertierten Einstellsignal (NDATAIN).
Verfahren nach Anspruch 14, gekennzeichnet durch – Bereitstellen eines Ladesignals (LOAD) mit einem ersten Wert zum Absenken des Ausgangssignals (VOUT) und des invertierten Ausgangssignals (NVOUT), – Bereitstellen des Ladesignals (LOAD) mit einem zweiten Wert, der sich von dem ersten Wert unterscheidet, zum Aufladen eines ersten Ausgangs (25) des Komparators (3) und infolgedessen Ansteigen des Ausgangssignals (VOUT) in Abhängigkeit von dem Referenzelement (20) und Aufladen eines zweiten Ausgangs (15) des Komparators (3) und infolgedessen Ansteigen des invertierten Ausgangssignals (NVOUT) in Abhängigkeit von der nicht-flüchtigen Speicherzelle (10), – Vergleichen des Ausgangssignals (VOUT) mit dem invertierten Ausgangssignal (NVOUT), Bereitstellen des Ausgangssignals (VOUT) und des invertierten Ausgangssignals (NVOUT) in Abhängigkeit eines Vergleichsergebnisses.
Verfahren nach Anspruch 14 oder 15, gekennzeichnet durch getrenntes Puffern des Ausgangssignals (VOUT) und des invertierten Ausgangssignals (NVOUT).
Verfahren nach einem der Ansprüche 14 bis 16, gekennzeichnet durch Programmieren der nicht-flüchtigen Speicherzelle (10) mittels Ansteuern eines Programmiertransistors (150) mit einem Programmiersignal (BURN) derart, dass ein von der Versorgungsspannung (VDD) generierter Programmierstrom über die nicht-flüchtige Speicherzelle (10) und den seriell dazu geschalteten Programmiertransistor (150) fließt.