DE112019006993T5 - Speicherzellen mit stabilisierter einzelereignisstörung - Google Patents

Speicherzellen mit stabilisierter einzelereignisstörung Download PDF

Info

Publication number
DE112019006993T5
DE112019006993T5 DE112019006993.4T DE112019006993T DE112019006993T5 DE 112019006993 T5 DE112019006993 T5 DE 112019006993T5 DE 112019006993 T DE112019006993 T DE 112019006993T DE 112019006993 T5 DE112019006993 T5 DE 112019006993T5
Authority
DE
Germany
Prior art keywords
coupled
memory cell
seu
channel transistor
reram
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112019006993.4T
Other languages
English (en)
Inventor
Fengliang Xue
Fethi Dhaoui
Pavan Singaraju
Victor Nguyen
John L. McCollum
Volker Hecht
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Microsemi SoC Corp
Original Assignee
Microsemi SoC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Microsemi SoC Corp filed Critical Microsemi SoC Corp
Publication of DE112019006993T5 publication Critical patent/DE112019006993T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a resistive RAM element, i.e. programmable resistors, e.g. formed of phase change or chalcogenide material
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G11C11/4125—Cells incorporating circuit means for protecting against loss of information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/0063—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is an EEPROM element, e.g. a floating gate or MNOS transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/0081—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a magnetic RAM [MRAM] element or ferromagnetic cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/702—Masking faults in memories by using spares or by reconfiguring by replacing auxiliary circuits, e.g. spare voltage generators, decoders or sense amplifiers, to be used instead of defective ones
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/005—Circuit means for protection against loss of information of semiconductor storage devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

Eine Speicherzelle mit stabilisierter Einzelereignisstörung (SEU) schließt einen Latch-Abschnitt ein, der einen kreuzgekoppelten Latch einschließt, und mindestens einen Kreuzkopplungsschaltungspfad in dem Latch-Abschnitt, der ein erstes in Reihe geschaltetes Paar vertikaler Widerstände einschließt.

Description

  • Die vorliegende Erfindung bezieht sich auf die Technologie integrierter Schaltungen. Insbesondere bezieht sich die vorliegende Erfindung auf Speicherzellen für benutzerkonfigurierbare integrierte Schaltungen und auf Speicherzellen mit stabilisierter Einzelereignisstörung (SEU).
  • Bezugnehmend auf 1 zeigt ein schematisches Diagramm eine veranschaulichende Speicherzelle 10 einschließlich einem kreuzgekoppelten Latch-Abschnitt (innerhalb gestrichelter Linien 12). Diese Speicherzelle 10 ist in der gleichzeitig anhängigen US-Patentanmeldung, Seriennr. 16/249,291 , eingereicht am 16. Januar 2019 und demselben Anmelder wie die vorliegende Anmeldung zugeordnet, offenbart.
  • In dem kreuzgekoppelten Latch 12 sind ein erster p-Kanal-Transistor 14 und ein erster p-Kanal-Vorspannungstransistor 16 zwischen einem ersten Spannungsversorgungsknoten VDD (18) und einem ersten Ausgangsknoten 20 gekoppelt. Ein erster n-Kanal-Transistor 22 und ein erster n-Kanal-Vorspannungstransistor 24 sind zwischen einem zweiten Spannungsversorgungsknoten Vss (26) und dem ersten Ausgangsknoten 20 und gekoppelt. Die Gates des ersten p-Kanal-Transistors 14 und des ersten n-Kanal-Transistors 22 sind miteinander verbunden. Das Gate des ersten p-Kanal-Vorspannungstransistors 16 ist mit einer Pbias-Spannungsquelle 28 verbunden und das Gate des ersten n-Kanal-Vorspannungstransistors 24 ist mit einer Nbias-Spannungsquelle 30 verbunden.
  • Ein zweiter p-Kanal-Transistor 32 und ein zweiter p-Kanal-Vorspannungstransistor 34 sind in Reihe zwischen dem Spannungsversorgungsknoten VDD (18) und einem zweiten Ausgangsknoten 36, als Out! gekennzeichnet, gekoppelt. Ein zweiter n-Kanal-Transistor 38 und ein zweiter n-Kanal-Vorspannungstransistor 40 sind in Reihe zwischen dem Spannungsversorgungsknoten VSS (26) und dem zweiten Ausgangsknoten 36 gekoppelt. Die Gates des zweiten p-Kanal-Transistors 32 und des zweiten n-Kanal-Transistors 38 sind miteinander verbunden. Das Gate des zweiten p-Kanal-Vorspannungstransistors 34 ist mit der Pbias-Spannungsquelle 28 verbunden und das Gate des zweiten n-Kanal-Vorspannungstransistors 40 ist mit der Nbias-Spannungsquelle 30 verbunden.
  • Der erste Ausgangsknoten 20 ist über eine resistive Direktzugriffsspeicher-(ReRAM)Vorrichtung 42 mit der gemeinsamen Verbindung der Gates des zweiten p-Kanal-Transistors 32 und des zweiten n-Kanal-Transistors 38 verbunden. Die ReRAM-Vorrichtung 42 ist eine „fabrikneue“ ReRAM-Vorrichtung was bedeutet, dass sie in jeder Hinsicht identisch mit einer herkömmlichen ReRAM-Vorrichtung ist, außer dass es keine Möglichkeit gibt, sie zu programmieren oder zu löschen, sodass sie immer in dem vollständig gelöschten Zustand bleibt, in dem sie sich zum Zeitpunkt ihrer Herstellung befand. Dies ist ein Zustand mit hoher Impedanz, bei dem ihr Widerstand feldabhängig ist, aber höher ist als etwa 10 MΩ und im Allgemeinen etwa 1 GΩ beträgt. Diese fabrikneue ReRAM-Vorrichtung 42 ist insofern sehr nützlich, als sie eine extrem hohe Impedanz bereitstellt und dabei fast keine Layoutfläche auf der integrierten Schaltung beansprucht, da sie auf einem vorhandenen Kontakt oder einer Intermetall-Durchkontaktierung in der integrierten Schaltungsstruktur hergestellt werden kann. Die Polarität der ReRAM-Vorrichtung 42 spielt dabei keine Rolle. Ein nicht einschränkendes Beispiel einer ReRAM-Vorrichtung ist im US-Patent 8,415,650 vom 9. April 2013 beschrieben, dessen gesamter Inhalt hierin durch Bezugnahme aufgenommen ist. Eine ReRAM Vorrichtung besteht im Grunde aus zwei Metallplatten, die durch eine Festelektrolytschicht getrennt sind. Die ReRAM-Vorrichtung kann normalerweise durch Anlegen eines Spannungspotentials mit einer Polarität programmiert werden, die Metallionen von einer der Metallplatten in die Festelektrolytschicht treibt, und durch Anlegen eines Spannungspotentials mit einer Polarität, die die Metallionen zurück zur Quellmetallplatte treibt, gelöscht werden.
  • Der zweite Ausgangsknoten 36 ist mit der gemeinsamen Verbindung der Gates des ersten p-Kanal-Transistors 14 und des ersten n-Kanal-Transistors 22 verbunden. Die Verbindungen zwischen den Ausgangsknoten und den Gates der gegenüberliegenden p-Kanal- und n-Kanal-Transistoren ist in der Technik als Kreuzkopplung bekannt und resultiert darin, dass einer der Ausgangsknoten 20, 36 in einem niedrigen Logikzustand ist, während der andere Ausgangsknoten 20, 36 in dem hohen Logikzustand ist. Die Kreuzkopplung zwingt jeden Ausgangsknoten dazu, die Gates der gegenüberliegenden p-Kanal- und n-Kanal-Transistoren zu steuern, was in einem stabilen Zustand des kreuzgekoppelten Latch-Abschnitts 12 der Speicherzelle 10 resultiert. Die ersten und der zweiten p-Kanal- und n-Kanal-Vorspannungstransistoren 16, 34, 24, 40 steuern die Strommenge, die durch die ersten und den zweiten p-Kanal- und n-Kanal-Transistoren 14, 22, 32, 38 des kreuzgekoppelten Latch-Abschnitts 12 der Speicherzelle 10 fließen darf.
  • In der hierin verwendeten Konvention gelten die erörterten Speicherzellen als programmiert, wenn der erste Ausgangsknoten 20 in einem hohen Logikzustand und der zweite Ausgangsknoten 36 in einem niedrigen Logikzustand ist. Umgekehrt gelten die hierin erörterten Speicherzellen als gelöscht, wenn der erste Ausgangsknoten 20 in einem niedrigen Logikzustand und der zweite Ausgangsknoten 36 in einem hohen Logikzustand ist.
  • Ein Auswahltransistor 44 wird verwendet, um den ersten Ausgangsknoten 20 mit einer Bitleitung 46 zu koppeln, um aus dem Latch-Abschnitt 12 der Speicherzelle 10 zu lesen und in ihm zu schreiben. Der Auswahltransistor 44 ist als n-Kanal-Transistor gezeigt, er könnte aber auch ein p-Kanal-Transistor sein. Die Bitleitung 46 ist allen Speicherzellen in einer Spalte eines Arrays solcher Speicherzellen zugeordnet. Das Gate des Auswahltransistors 44 ist mit einer Wortleitung 48 verbunden. Die Wortleitung 48 ist allen Speicherzellen in einer Reihe eines Arrays solcher Speicherzellen zugeordnet. Durchschnittsfachleute werden verstehen, dass die Reihen- und Spaltenanordnung der Bitleitung 46 und der Wortleitung 48 in einem Speicherarray der Speicherzellen 10 in der Technik üblich ist, aber auch umgekehrt sein kann.
  • Durchschnittsfachleute werden verstehen, dass einer oder beide von dem ersten Ausgangsknoten 20 und dem zweiten Ausgangsknoten 36 zum Steuern von Schaltungsknoten verwendet werden können, wie etwa Schalttransistoren, die verwendet werden, um programmierbare Verbindungen zwischen Schaltungsknoten einer benutzerprogrammierbaren integrierten Schaltung oder Eingänge von Logikelementen, wie etwa Nachschlagetabellen (LUTs), die mit einem vorbestimmten Logikpegel versorgt werden müssen, zu konfigurieren. Derartige Verwendungen der Speicherzelle 10 und diese Verbindungen werden von Durchschnittsfachleuten gut verstanden und werden daher nicht gezeigt, um die Offenbarung nicht zu komplizieren.
  • Die SEU-Immunität ist eine der kritischen Anforderungen an FPGA benutzerprogrammierbare integrierte Schaltungen, die in Weltraumanwendungen eingesetzt werden. Die Struktur der kreuzgekoppelten Latch-Speicherzelle 10 soll die SEU-Immunität unterstützen. Das fabrikneue ReRAM 42 wird in einem Latch verwendet, um eine RC-Verzögerung für eine SEU-Immunität zu erzeugen. Insbesondere stellt, wenn der erste Ausgangsknoten 20 in einem hohen Zustand ist und ein Teilchenschlag ihn kurzzeitig nach unten zieht, die Kombination aus dem hohen Widerstand der fabrikneuen ReRAM-Vorrichtung 42, seiner Kapazität und der Kapazität der Gates der zweiten n-Kanal- und p-Kanal-Transistoren 32 und 38 eine RC-Zeitverzögerung bereit, die ausreichend lang ist (länger als die Dauer der Transiente), um zu verhindern, dass die Spannung an den Gates der zweiten n-Kanal- und p-Kanal-Transistoren 32 und 38 schnell genug abfällt, um den zweiten p-Kanal-Transistor 32 einzuschalten und den zweiten n-Kanal-Transistor 38 auszuschalten. Somit hält die Speicherzelle 10 ihren Zustand über ein SEU-Ereignis, das nur an Source/Drains (z. B. Diffusionen des Auswahltransistors 44), nicht an Gates, auftreten kann. Eine solche SEU-Immunität wird auf Kosten der Schreibgeschwindigkeit der Speicherzelle 10 erreicht, da ein Schreibimpuls für einen längeren Zeitraum als die oben genannte RC-Zeitkonstante angelegt werden muss. In Anwendungen, bei denen der kreuzgekoppelte Latch-Abschnitt 12 in einem Speicher in einer benutzerkonfigurierbaren Schaltung eingesetzt wird, ist dieser zusätzliche Programmier-Overhead unproblematisch. Eine solche Speicherzelle mit SEU-Immunität kann hierin als SEU-stabilisierte Speicherzelle bezeichnet werden.
  • Testchipergebnisse haben gezeigt, dass Widerstände der fabrikneuen ReRAM-Vorrichtung 42 großen Schwankungen unterliegen. Außerdem können einige ReRAM-Vorrichtungen 42 kurzgeschlossen sein und stellen nicht den gewünschten SEU-Schutz bereit. Ein weiteres Problem besteht darin, dass eine fabrikneue ReRAM-Vorrichtung 42 während ihrer Lebensdauer Programmierungsstörbedingungen ausgesetzt sein kann, die ihren Widerstand ändern und die SEU-Immunität der Schaltung, in der sie verwendet wird, negativ beeinflussen.
  • KURZDARSTELLUNG
  • Gemäß einem Gesichtspunkt der vorliegenden Erfindung schließt eine Speicherzelle mit stabilisierter Einzelereignisstörung (SEU) einen Latch-Abschnitt ein, der einen kreuzgekoppelten Latch einschließt, und mindestens einen Kreuzkopplungsschaltungspfad in dem Latch-Abschnitt, der ein erstes in Reihe geschaltetes Paar vertikaler Widerstände einschließt.
  • Gemäß einem anderen Gesichtspunkt der vorliegenden Erfindung schließt eine Speicherzelle einen Latch-Abschnitt ein, der einen kreuzgekoppelten Latch mit komplementären Ausgangsknoten einschließt, einen ersten Kreuzkopplungsschaltungspfad, der ein in Reihe geschaltetes Paar von Vorrichtungen mit fabrikneuem resistivem Direktzugriffsspeicher (ReRAM) enthält, und einen zweiten Kreuzkopplungsschaltungspfad, der ein in Reihe geschaltetes Paar von Vorrichtungen mit fabrikneuem resistivem Direktzugriffsspeicher (ReRAM) enthält.
  • Gemäß einem weiteren Gesichtspunkt der Erfindung ist ein programmierbarer Festwertspeicher-(PROM)Abschnitt mit einem der komplementären Ausgangsknoten des Latch-Abschnitts gekoppelt, wobei der PROM-Abschnitt eine programmierbare und löschbare ReRAM-Vorrichtung einschließt.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung ist die programmierbare und löschbare ReRAM-Vorrichtung über einen Zugriffstransistor mit einem der komplementären Ausgangsknoten des Latch-Abschnitts gekoppelt.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung schließt der Latch-Abschnitt einen ersten p-Kanal-Transistor, der zwischen einem ersten Spannungsversorgungsknoten und einem ersten der komplementären Ausgangsknoten gekoppelt ist, einen ersten n-Kanal-Transistor, der zwischen dem ersten der komplementären Ausgangsknoten und einem zweiten Spannungsversorgungsknoten gekoppelt ist, einen zweiten p-Kanal-Transistor, der zwischen dem ersten Spannungsversorgungsknoten und dem ersten der komplementären Ausgangsknoten gekoppelt ist, und einen zweiten n-Kanal-Transistor ein, der zwischen dem ersten der komplementären Ausgangsknoten und dem zweiten Spannungsversorgungsknoten gekoppelt ist. Die Gates des ersten p-Kanal-Transistors und des ersten n-Kanal-Transistors sind gemeinsam mit dem zweiten der komplementären Ausgangsknoten verbunden, und die Gates des zweiten p-Kanal-Transistors und des zweiten n-Kanal-Transistors sind gemeinsam mit dem ersten der komplementären Ausgangsknoten verbunden.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung sind die Gates des zweiten p-Kanal-Transistors und des zweiten n-Kanal-Transistors über das in Reihe geschaltete Paar von fabrikneuen ReRAM-Vorrichtungen mit dem ersten der komplementären Ausgangsknoten verbunden.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung sind die Gates des ersten p-Kanal-Transistors und des ersten n-Kanal-Transistors über das in Reihe geschaltete Paar von fabrikneuen ReRAM-Vorrichtungen mit dem zweiten der komplementären Ausgangsknoten verbunden.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung sind die Gates des zweiten p-Kanal-Transistors und des zweiten n-Kanal-Transistors mit dem ersten der komplementären Ausgangsknoten über ein erstes in Reihe geschaltete Paar von fabrikneuen ReRAM-Vorrichtungen verbunden, und die Gates des ersten p-Kanal-Transistors und des ersten n-Kanal-Transistors sind mit dem zweiten der komplementären Ausgangsknoten über ein zweites in Reihe geschaltete Paar von fabrikneuen ReRAM-Vorrichtungen verbunden.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung ist der erste p-Kanal-Transistor über einen ersten p-Kanal-Vorspannungstransistor zwischen dem ersten Spannungsversorgungsknoten und dem ersten der komplementären Ausgangsknoten gekoppelt, ist der erste n-Kanal-Transistor über einen ersten n-Kanal-Vorspannungstransistor zwischen dem ersten der komplementären Ausgangsknoten und dem zweiten Spannungsversorgungsknoten gekoppelt, ist der zweite p-Kanal-Transistor über einen zweiten p-Kanal-Vorspannungstransistor zwischen dem ersten Spannungsversorgungsknoten und dem ersten der komplementären Ausgangsknoten gekoppelt, und ist der zweite n-Kanal-Transistor über einen zweiten n-Kanal-Vorspannungstransistor zwischen dem ersten der komplementären Ausgangsknoten und dem zweiten Spannungsversorgungsknoten gekoppelt. Der erste und der zweite p-Kanal-Vorspannungstransistor weisen Gates auf, die mit einer Pbias-Leitung in dem gekoppelt sind, und der erste und der zweite n-Kanal-Vorspannungstransistor weisen Gates auf, die mit einer Nbias-Leitung in dem Array gekoppelt sind.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung ist die Speicherzelle in einem Array von Speicherzellen angeordnet. Einer der komplementären Ausgangsknoten des kreuzgekoppelten Latch-Abschnitts ist über einen n-Kanal-Zugriffstransistor mit einer Bitleitung in dem Array gekoppelt, wobei der n-Kanal-Zugriffstransistor ein Gate aufweist, das mit einer Wortleitung in dem Array gekoppelt ist, und der p-Kanal-Zugriffstransistor ein Gate aufweist, das mit einer PROM-Wortleitung in dem Array gekoppelt ist.
  • Figurenliste
  • Die Erfindung wird im Folgenden unter Bezugnahme auf Ausführungsformen und die Zeichnung ausführlicher erläutert. Es zeigen:
    • 1 ein schematisches Diagramm eines kreuzgekoppelten Latch-Abschnitts einer Speicherzelle;
    • 2 ein schematisches Diagramm eines kreuzgekoppelten Latch-Abschnitts einer SEU-stabilisierten Speicherzelle gemäß einem Gesichtspunkt der vorliegenden Erfindung;
    • 3 ein schematisches Diagramm einer alternativen Ausführungsform eines kreuzgekoppelten Latch-Abschnitts einer SEU-stabilisierten Speicherzelle gemäß einem Gesichtspunkt der vorliegenden Erfindung;
    • 4 ein schematisches Diagramm einer anderen Ausführungsform eines kreuzgekoppelten Latch-Abschnitts einer SEU-stabilisierten Speicherzelle gemäß einem Gesichtspunkt der vorliegenden Erfindung;
    • 5 ein schematisches Diagramm noch einer anderen alternativen Ausführungsform eines kreuzgekoppelten Latch-Abschnitts einer SEU-stabilisierten Speicherzelle gemäß einem Gesichtspunkt der vorliegenden Erfindung;
    • 6 ein schematisches Diagramm einer ReRAM-basierten PROM-Zelle, die in Kombination mit den kreuzgekoppelten Latch-Abschnitten der SEU-stabilisierten Speicherzellen der vorliegenden Erfindung verwendet werden kann;
    • 7 ein schematisches Diagramm einer beispielhaften Schaltung zum Bereitstellen von Leistung mit einer hohen Impedanz für die kreuzgekoppelten Latch-Abschnitte von Speicherzellen der vorliegenden Erfindung;
    • 8 ein schematisches Diagramm einer beispielhaften Schalttransistorschaltung, die verwendet werden kann, wenn die Speicherzelle der vorliegenden Erfindung als Konfigurationsspeicherzelle in einer benutzerprogrammierbaren integrierten Schaltung verwendet wird,
    • 9 eine Spannungstabelle, die typische Spannungen veranschaulicht, die während der verschiedenen Betriebsmodi der Speicherzelle der vorliegenden Erfindung angelegt werden;
    • 10 eine Querschnittsansicht einer beispielhaften Struktur einer Antischmelzsicherungs-Vorrichtung, die als vertikaler Widerstand in Ausführungsformen der vorliegenden Erfindung eingesetzt werden kann;
    • 11 eine Querschnittsansicht einer beispielhaften Struktur einer fabrikneuen ReRAM-Vorrichtung, die als vertikaler Widerstand in Ausführungsformen der vorliegenden Erfindung eingesetzt werden kann;
    • 12 eine Querschnittsansicht einer anderen beispielhaften hochohmigen Struktur, die als vertikaler Widerstand in Ausführungsformen der vorliegenden Erfindung eingesetzt werden kann;
    • 13 ein Blockdiagramm, das Merkmale eines Arrays von SEU-stabilisierten Speicherzellen gemäß einem Gesichtspunkt der Erfindung veranschaulicht;
    • 14 ein Flussdiagramm, das ein veranschaulichendes Verfahren für einen Betrieb der Speicherzellen der vorliegenden Erfindung zeigt;
    • 15A und 15B jeweils ein schematisches Diagramm eines in Reihe geschalteten Paars von ReRAM-Vorrichtungen und eine Querschnittsansicht der ReRAM-Vorrichtungen, die als ein Stapel ausgebildet sind, der in Silizium implementiert ist, gemäß einem Gesichtspunkt der Erfindung; und
    • 16A bis 16F Querschnittsansichten des ReRAM-Stapels von 15 B, die ausgewählte fortschreitende Herstellungsschritte zeigen, die verwendet werden, um ihn als Teil eines Halbleiterherstellungsprozesses herzustellen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Durchschnittsfachleute werden erkennen, dass die folgende Beschreibung der vorliegenden Erfindung nur der Veranschaulichung dient und in keinerlei Art und Weise einschränkend zu verstehen ist. Andere Ausführungsformen der Erfindung werden für diese Fachleute ohne Weiteres offensichtlich sein.
  • Nun Bezug nehmend auf 2, bei der nun ein schematisches Diagramm eine Ausführungsform eines kreuzgekoppelten Latch-Abschnitts (innerhalb gestrichelter Linien 52) einer Speicherzelle 50 gemäß einem Gesichtspunkt der vorliegenden Erfindung zeigt. Der Latch-Abschnitt 52 der Speicherzelle 50 ähnelt dem Latch-Abschnitt 12 der Speicherzelle 10 von 1, und gleiche Elemente in beiden Schaltungen werden unter Verwendung der gleichen Bezugszeichen bezeichnet.
  • In dem kreuzgekoppelten Latch-Abschnitt 52 der Speicherzelle 50 von 2 sind ein erster p-Kanal-Transistor 14 und ein erster p-Kanal-Vorspannungstransistor 16 in Reihe zwischen einem ersten Spannungsversorgungsknoten VDD (18) und einem ersten Ausgangsknoten 20, als Out gekennzeichnet, gekoppelt. Ein erster n-Kanal-Transistor 22 und ein erster n-Kanal-Vorspannungstransistor 24 sind in Reihe zwischen einem zweiten Spannungsversorgungsknoten Vss (26) und dem ersten Ausgangsknoten 20 und gekoppelt. Die Gates des ersten p-Kanal-Transistors 14 und des ersten n-Kanal-Transistors 22 sind miteinander verbunden. Das Gate des ersten p-Kanal-Vorspannungstransistors 16 ist mit einer Pbias-Spannungsquelle 28 verbunden und das Gate des ersten n-Kanal-Vorspannungstransistors 24 ist mit einer Nbias-Spannungsquelle 30 verbunden.
  • Ein zweiter p-Kanal-Transistor 32 und ein zweiter p-Kanal-Vorspannungstransistor 34 sind in Reihe zwischen dem Spannungsversorgungsknoten VDD (18) und einem zweiten Ausgangsknoten 36, als Out! gekennzeichnet, gekoppelt. Ein zweiter n-Kanal-Transistor 38 und ein zweiter n-Kanal-Vorspannungstransistor 40 sind in Reihe zwischen dem Spannungsversorgungsknoten VSS (26) und dem zweiten Ausgangsknoten 36 gekoppelt. Die Gates des zweiten p-Kanal-Transistors 32 und des zweiten n-Kanal-Transistors 38 sind miteinander verbunden. Das Gate des zweiten p-Kanal-Vorspannungstransistors 34 ist mit der Pbias-Spannungsquelle 28 verbunden und das Gate des zweiten n-Kanal-Vorspannungstransistors 40 ist mit der Nbias-Spannungsquelle 30 verbunden.
  • Der erste Ausgangsknoten 20 ist über ein in Reihe geschaltetes Paar von Vorrichtungen mit resistivem Direktzugriffsspeicher (ReRAM) 54 und 56, mit der gemeinsamen Verbindung der Gates des zweiten p-Kanal-Transistors 32 und des zweiten n-Kanal-Transistors 38 verbunden.
  • Die ReRAM-Vorrichtungen 54 und 56 sind „fabrikneue“ ReRAM Vorrichtungen, wie oben in Bezug auf ReRAM-Vorrichtung 42 beschrieben. Die Polarität der ReRAM-Vorrichtungen 54 und 56 ist nicht kritisch, sie nehmen jedoch die geringste Layoutfläche ein, wenn sie Stirn an Stirn (ihre Ionenquellenbereiche voneinander abgewandt) oder Rücken an Rücken (ihre Ionenquellenbereiche einander zugewandt) orientiert sind. Wie weiter unten beschrieben wird, sind die ReRAM-Vorrichtungen 54 und 56 bestimmte Ausführungsformen von vertikalen Widerständen.
  • Der zweite Ausgangsknoten 36 ist mit der gemeinsamen Verbindung der Gates des ersten p-Kanal-Transistors 14 und des ersten n-Kanal-Transistors 22 verbunden. Die Verbindungen zwischen den Ausgangsknoten und den Gates der gegenüberliegenden p-Kanal- und n-Kanal-Transistoren ist in der Technik als Kreuzkopplung bekannt und resultiert darin, dass einer der Ausgangsknoten 20, 36 in einem niedrigen Logikzustand ist, während der andere Ausgangsknoten 20, 36 in dem hohen Logikzustand ist. Die Kreuzkopplung zwingt jeden Ausgangsknoten dazu, die Gates der gegenüberliegenden p-Kanal- und n-Kanal-Transistoren zu steuern, was in einem stabilen Zustand des kreuzgekoppelten Latch-Abschnitts 12 der Speicherzelle 10 resultiert. Die ersten und der zweiten p-Kanal- und n-Kanal-Vorspannungstransistoren 16, 34, 24, 40 steuern die Strommenge, die durch die ersten und den zweiten p-Kanal- und n-Kanal-Transistoren 14, 22, 32, 38 des kreuzgekoppelten Latch-Abschnitts 12 der Speicherzelle 10 fließen darf.
  • Ein Auswahltransistor 44 wird verwendet, um den ersten Ausgangsknoten 20 mit einer Bitleitung 46 zu koppeln, um aus dem Latch-Abschnitt 12 der Speicherzelle 10 zu lesen und in sie zu schreiben. Der Auswahltransistor 44 ist als n-Kanal-Transistor gezeigt, er könnte aber auch ein p-Kanal-Transistor sein. Die Bitleitung 46 ist allen Speicherzellen in einer Spalte eines Arrays solcher Speicherzellen zugeordnet. Das Gate des Auswahltransistors 44 ist mit einer Wortleitung 48 verbunden. Die Wortleitung 48 ist allen Speicherzellen in einer Reihe eines Arrays solcher Speicherzellen zugeordnet. Durchschnittsfachleute werden verstehen, dass die Reihen- und Spaltenanordnung der Bitleitung 46 und der Wortleitung 48 in einem Speicherarray der Speicherzellen 50 in der Technik üblich ist, aber auch umgekehrt sein kann.
  • Durchschnittsfachleute werden verstehen, dass einer oder beide von dem ersten Ausgangsknoten 20 und dem zweiten Ausgangsknoten 36 zum Steuern von Schaltungsknoten verwendet werden können, wie etwa Schalttransistoren, die verwendet werden, um programmierbare Verbindungen zwischen Schaltungsknoten einer benutzerprogrammierbaren integrierten Schaltung oder Eingänge von Logikelementen, wie etwa Nachschlagetabellen (LUTs), die mit einem vorbestimmten Logikpegel versorgt werden müssen, zu konfigurieren. Derartige Verwendungen der Speicherzelle 50 und diese Verbindungen werden von Durchschnittsfachleuten gut verstanden und werden daher nicht gezeigt, um die Offenbarung nicht zu komplizieren.
  • Die Speicherzelle 50 der vorliegenden Erfindung stellt einen verbesserten SEU-Schutz bereit. Insbesondere stellt, wenn der erste Ausgangsknoten 20 in einem hohen Zustand ist und ein Teilchenschlag ihn kurzzeitig nach unten zieht, die Kombination aus dem hohen Widerstand der fabrikneuen ReRAM-Vorrichtungen 54 und 56, ihrer Kapazitäten und der Kapazität der Gates der zweiten n-Kanal- und p-Kanal-Transistoren 32 und 38 eine RC-Zeitverzögerung bereit, die ausreichend lang ist (länger als die Dauer der Transiente), um zu verhindern, dass die Spannung an den Gates der zweiten n-Kanal- und p-Kanal-Transistoren 32 und 38 schnell genug abfällt, um den zweiten p-Kanal-Transistor 32 einzuschalten und den zweiten n-Kanal-Transistor 38 auszuschalten, während der momentanen Transiente (üblicherweise zwischen etwa 1 nS und 10 nS). Übliche RC-Zeitkonstanten eines in Reihe geschalteten Paars von fabrikneuen ReRAM-Vorrichtungen und die Gate-Kapazität beträgt etwa 1 µS. Während der Transiente hält diese RC-Zeitverzögerung die Gate-Transistoren 14 und 22, die den Knoten 20 speisen, in den Zuständen, in denen sie sich vor der Transiente befanden, um zu verhindern, dass der kreuzgekoppelte Latch-Abschnitt 12 in der Speicherzelle 50 den Zustand ändert. Somit ist die Speicherzelle 50 in ihrem hohen Zustand mit dem in Reihe geschalteten Paar von ReRAM-Vorrichtungen 54 und 56 vor Teilchenschlag geschützt. Fachleute werden erkennen, dass ein Löschen der Speicherzelle 50 in einen niedrigen Zustand einen längeren Impuls erfordert, als dies in Abwesenheit des in Reihe geschalteten Paars von fabrikneuen ReRAM-Vorrichtungen 54 und 56 der Fall wäre, jedoch wird die Speicherzelle 50 selten umprogrammiert oder gelöscht, sodass dies nicht von Belang ist.
  • Die beiden in Reihe geschalteten ReRAM-Vorrichtungen 54 und 56 ermöglichen Redundanz gegen ReRAM-Vorrichtungskurzschlüsse und straffen auch ReRAM-Impedanzspreizungen, ohne die SRAM-Geschwindigkeit zu verschlechtern. Durch die Verwendung einer Rücken-an-Rücken-Verbindung der beiden in Reihe geschalteten ReRAM-Vorrichtungen 54 und 56 werden etwaige ReRAM-Vorrichtungenstörungsbedingungen eliminiert. Diese Speicherzelle 50 bietet somit eine robuste SEU-Immunlösung.
  • Nun Bezug nehmend auf Fi. 3, bei der eine schematische Darstellung eine alternative Ausführungsform eines Latch-Abschnitts 62 einer Speicherzelle 60 gemäß einem Gesichtspunkt der vorliegenden Erfindung zeigt. Speicherzelle 60 ähnelt der Speicherzelle 50 von 2 und gleiche Elemente in beiden Ausführungsformen werden unter Verwendung derselben Bezugszeichen bezeichnet.
  • Der Unterschied zwischen der Speicherzelle 60 von 3 und der Speicherzelle 50 von 2 besteht darin, dass ein zusätzliches in Reihe geschaltetes Paar von fabrikneuen ReRAM-Vorrichtungen 64 und 66 im kreuzgekoppelten Latch-Abschnitt 62 im Vergleich zum kreuzgekoppelten Latch-Abschnitt 52 verwendet wird. Wie weiter unten beschrieben wird, sind die ReRAM-Vorrichtungen 64 und 66 bestimmte Ausführungsformen von vertikalen Widerständen. Wie in der Speicherzelle 50 von 2 ist der erste Ausgangsknoten 20 in der Speicherzelle 60 von 3 über ein erstes in Reihe geschalteten Paar von fabrikneuen ReRAM-Vorrichtungen 54 und 56 mit der gemeinsamen Verbindung der Gates des zweiten p-Kanal-Transistors 32 und des zweiten n-Kanal-Transistors 38 verbunden. In der Ausführungsform von 3 ist der zweite Ausgangsknoten 36 auch über ein zweites in Reihe geschalteten Paar von fabrikneuen ReRAM-Vorrichtungen 64 und 66 mit der gemeinsamen Verbindung der Gates des ersten p-Kanal-Transistors 14 und des ersten n-Kanal-Transistors 22 verbunden.
  • Der Durchschnittsfachmann wird leicht erkennen, dass die zwei in Reihe geschalteten Paare von fabrikneuen ReRAM-Vorrichtungen 54 und 56 und 64 und 66 in der Ausführungsform von 3 genauso funktionieren wie das einzelne in Reihe geschaltete Paar von fabrikneuen ReRAM-Vorrichtungen 54 und 56 in der Ausführungsform von 2. Die Verwendung von zwei in Reihe geschalteten Paaren von fabrikneuen ReRAM-Vorrichtungen 54 und 56 und 64 und 66 in der Ausführungsform von 3 stellt zusätzliche Redundanz bereit, falls eine oder zwei der ReRAM-Vorrichtungen 54, 56, 64 und 66 aufgrund eines Herstellungsfehlers kurzgeschlossen sind. Außerdem stellt die Verwendung zusätzlicher fabrikneuer ReRAM-Vorrichtungen 64 und 66 eine symmetrische Störungswiederherstellung von beiden Ausgangsknoten Out 20 und Out! bereit. 36.
  • In einigen Anwendungen, in denen eine Transiente nicht toleriert werden kann (z. B. Steuern des Routingpfads eines Taktsignals), kann eine gefilterte Ausgabe von dem Knoten genommen werden, der einer der fabrikneuen ReRAM-Vorrichtungen (56 oder 64) und den Gates der Transistoren in dem kreuzgekoppelten Latch-Abschnitt 62 (entweder 32 und 38 oder 14 und 22), die er ansteuert, gemeinsam ist. Dieser Knoten ist ein hochohmiger Ausgangsknoten, hat aber eine größere Transientenimmunität als die Ausgangsknoten 20 und 36.
  • Nun Bezug nehmend auf 4, bei der ein schematisches Diagramm eine alternative Ausführungsform einer SEU-stabilisierten Speicherzelle 70 einschließlich eines kreuzgekoppelten Latch-Abschnitts 72 gemäß einem Gesichtspunkt der vorliegenden Erfindung zeigt. Der Unterschied zwischen der Speicherzelle 70 von 4 und der Speicherzelle 50 von 2 besteht darin, dass der erste Ausgangsknoten 20 des kreuzgekoppelten Latch-Abschnitts 72 über ein in Reihe geschaltetes Paar vertikaler Widerstände 74 und 76 mit dem gemeinsamen Anschluss der Gates des zweiten p-Kanal-Transistors 32 und des zweiten n-Kanal-Transistors 38 verbunden ist, die wie oben angegeben als fabrikneue ReRAM -Vorrichtungen oder andere Ausführungsformen von vertikalen Widerständen ausgeführt sein können.
  • Die vertikalen Widerstände 74 und 76 sind hohe Widerstands-Wert-Widerstände, die während des Halbleiterherstellungsprozesses aus aufeinanderfolgenden Schichten gebildet werden. Vertikale Widerstände weisen üblicherweise Widerstände in einem Bereich von etwa 1 MΩ bis etwa 1 GΩ auf. Wie es hierin offenbart wird, können die vertikalen Widerstände 74 und 76 eine von mehreren Formen annehmen. Beispiele für vertikale Widerstände, die zur Verwendung in der vorliegenden Erfindung in Betracht gezogen werden, sind in 9 bis 11 gezeigt. Das Symbol bei den Bezugszeichen 74 und 76, das zur Bezeichnung des vertikalen Widerstands verwendet wird, wird zur Bezeichnung aller verschiedenen Formen des vertikalen Widerstands verwendet. Der Betrieb der vertikalen Widerstände 74 und 76 bei der Bereitstellung von Strahlungstoleranz für die Speicherzelle 70 wird hierin offenbart.
  • Das in Reihe geschaltete Paar vertikaler Widerstände 74 und 76 stabilisiert die Speicherzelle 70 gegen transiente Strahlungsimpulse, wie oben in Bezug auf die ReRAM-Vorrichtungen 54, 56 des kreuzgekoppelten Latch-Abschnitts 52 beschrieben. In einer kreuzgekoppelten Latch-Speicherzelle des Stands der Technik kann ein Teilchenschlag eine Transiente verursachen, der den einen der Ausgangsknoten 20 und 36 nach unten zieht, der auf einem hohen Logikpegel gehalten wird, weil sein p-Kanal-Transistor eingeschaltet und sein n-Kanal-Transistor von dem niedrigen Logikpegel an dem ergänzenden Ausgangsknoten ausgeschaltet wird. Der hohe Ausgangsknoten, der durch den Teilchenschlag nach unten gezogen wird, ist direkt mit den Gates sowohl des p-Kanal-Transistors als auch des n-Kanal-Transistors gekoppelt, die mit dem Ausgangsknoten verbunden sind, der niedrig gehalten wird, und diese Aktion neigt dazu, den p-Kanal-Transistor einzuschalten und den n-Kanal-Transistor auszuschalten, der mit dem Ausgangsknoten in Reihe gekoppelt ist, welcher niedrig gehalten wird. Aufgrund der Kreuzkopplung der Ausgangsknoten mit den Gates der Transistoren kann der Zustand der Speicherzelle leicht in einen fehlerhaften Zustand umschlagen.
  • Wenn in der Speicherzelle 70 der vorliegenden Erfindung der erste Ausgangsknoten 20 in einem hohen Zustand ist und ein Teilchenschlag ihn kurzzeitig nach unten zieht, stellt die Kombination aus dem hohen Widerstand des in Reihe geschalteten Paars von vertikalen Widerständen 74 und 76, ihren Kapazitäten und der Kapazität der Gates der zweiten n-Kanal- und p-Kanal-Transistoren 32 und 38 eine RC-Zeitverzögerung bereit, die ausreichend lang ist (länger als die Dauer der Transiente), um zu verhindern, dass die Spannung an den Gates der zweiten n-Kanal- und p-Kanal-Transistoren 32 und 38 schnell genug abfällt, um den zweiten p-Kanal-Transistor 32 einzuschalten und den zweiten n-Kanal-Transistor 38 auszuschalten, während der Zeit, in der die Transiente die Spannung an dem ersten Ausgangsknoten 20 senkt (üblicherweise zwischen etwa 1 nS und 10 nS). Übliche RC-Zeitkonstanten eines vertikalen Widerstands (mit einem üblichen Widerstand in der Größenordnung von etwa 1 MOhm bis über etwa 1 GOhm) gemäß der vorliegenden Erfindung und Gate-Kapazität ist etwa 1 µS, wodurch verhindert wird, dass die Ausgangsknoten während der Dauer der Transiente den Zustand ändern. Somit ist die Speicherzelle 70 mit dem in Reihe geschalteten Paar vertikaler Widerstände 74 und 76 vor Teilchenanschlag geschützt. Fachleute werden erkennen, dass ein Löschen der Speicherzelle 70 in einen niedrigen Zustand einen längeren Impuls erfordert, als dies in Abwesenheit des in Reihe geschalteten Paars vertikaler Widerstände 74 und 76 der Fall wäre, jedoch wird die Speicherzelle 70 selten umprogrammiert oder gelöscht, sodass dies nicht von Belang ist.
  • Nun Bezug nehmend auf 5, bei der ein schematisches Diagramm eine andere alternative Ausführungsform einer SEU-stabilisierten Speicherzelle 80 einschließlich eines kreuzgekoppelten Latch-Abschnitts 82 gemäß einem Gesichtspunkt der vorliegenden Erfindung zeigt. Die Speicherzelle 80 ähnelt der Speicherzelle 70 von 4, und gleiche Elemente in beiden Ausführungsformen werden unter Verwendung der gleichen Bezugszeichen bezeichnet.
  • Der Unterschied zwischen der Speicherzelle 80 von 5 und der Speicherzelle 70 von 4 besteht darin, dass in dem kreuzgekoppelten Latch 82 ein zusätzliches in Reihe geschaltetes Paar vertikaler Widerstände 84 und 86 verwendet wird. Wie in der Speicherzelle 70 von 4 ist der erste Ausgangsknoten 20 in der Speicherzelle 80 von 5 über ein erstes in Reihe geschalteten Paar vertikaler Widerstände 74 und 76 mit der gemeinsamen Verbindung der Gates des zweiten p-Kanal-Transistors 32 und des zweiten n-Kanal-Transistors 38 verbunden. In der Ausführungsform von 5 ist der zweite Ausgangsknoten 36 auch über ein zweites in Reihe geschalteten Paar vertikaler Widerstände 84 und 86 mit der gemeinsamen Verbindung der Gates des ersten p-Kanal-Transistors 14 und des ersten n-Kanal-Transistors 22 verbunden. Der SEU-Schutzmechanismus ist derselbe wie der im Zusammenhang mit 4 erläuterte, erstreckt sich aber auch auf den zweiten Ausgangsknoten 36.
  • Die Ausgänge der Speicherzellen 50, 60, 70 und 80 können entweder dem Ausgangsknoten 20 oder dem Ausgangsknoten 36 entnommen werden, und es besteht keine Notwendigkeit, beide Ausgangsknoten außerhalb der Speicherzellen verfügbar zu machen. Die Offenbarung wurde gemacht, um den Auswahltransistor 44 zu zeigen, der mit dem Ausgangsknoten 20 verbunden ist, aber Fachleute werden leicht erkennen, dass der Auswahltransistor 44 in einigen Ausführungsformen der Erfindung so konfiguriert sein kann, dass er die Bitleitungen 46 mit den Ausgangsknoten 36 koppelt.
  • Nun Bezug nehmend auf 6, bei der nun ein schematisches Diagramm eine ReRAM-basierte programmierbare Nur-Lese-Speicher-(PROM)Zelle 90 zeigt, die in Kombination mit den kreuzgekoppelten Latch-Abschnitten der Speicherzellen der vorliegenden Erfindung verwendet werden kann. Gemäß einem Gesichtspunkt der vorliegenden Erfindung kann der erste Ausgangsknoten 20 oder der zweite Ausgangsknoten 36 des kreuzgekoppelten Latch-Abschnitts 12 jeder der Speicherzellen der vorliegenden Erfindung mit einer ReRAM-basierten PROM-Zelle 90 gekoppelt sein, die eine ReRAM-Vorrichtung 92 einschließt, die über einen PROM-Auswahltransistor 94 mit dem Ausgangsknoten 20 (oder 36) gekoppelt ist. Der PROM-Auswahltransistor 94 ist als ein p-Kanal-Transistor gezeigt, er könnte aber auch ein n-Kanal-Transistor sein. Die ReRAM-Vorrichtung 92 ist auch mit einer Vorspannungsquelle VB (96) gekoppelt. Das Gate des p-Kanal-PROM-Auswahltransistors 94 ist mit einer PROM-Wortleitung gekoppelt, die bei Bezugszeichen 98 gezeigt ist.
  • Die ReRAM-basierte PROM-Zelle 90 kann verwendet werden, um den kreuzgekoppelten Latch-Abschnitt 52, 62, 72 und 82 der Speicherzelle unter hierin offenbarten Schaltungsbedingungen zu initialisieren. Somit gibt es für jeden kreuzgekoppelten Latch-Abschnitt 52, 62, 72 und 82 eine zugehörige ReRAM-basierte PROM-Zelle 90. Wie weiter unten beschrieben wird, ermöglicht die Anordnung, dass Daten aus der zugeordneten ReRAM-basierten PROM-Zelle 90 in das kreuzgekoppelte Latch 52, 62, 72 und 82 geladen werden, während vorzugsweise ferner die Fähigkeit bereitgestellt wird, Daten im Falle eines Ausfalls der zugeordneten ReRAM-basierten PROM-Zelle 90 direkt in den kreuzgekoppelten Latch-Abschnitt 52, 62, 72 und 82 zu schreiben.
  • Während eines „Normalbetriebs“ der Speicherzellen 50, 60, 70 oder 80 der vorliegenden Erfindung (d. h. wenn der entsprechende kreuzgekoppelte Latch 52, 62, 72, oder 82 zum Steuern eines oder mehrerer Schaltungsknoten in der integrierten Schaltung verwendet wird, im Unterschied zu Programmier- oder Löschvorgängen der Speicherzellen 50, 60, 70 oder 80) ist es bevorzugt, den VDD-Spannungsknoten 18 mit einer Spannungsquelle zu versorgen, die eine Ausgangsimpedanz größer als etwa 10 KΩ aufweist. Eine Verbindung von 1,5 V an die Quelle p+ der Transistoren 14 und 32 über eine niederohmige Spannungsquelle ist gefährlich, da dies zu SCR-Latch-up führen kann. Wie Durchschnittsfachleute verstehen werden, wird eine parasitäre PNPN-Bipolarvorrichtung aus dem Kontakt p+, der die p-Kanal-Transistoren 14 und 32 mit Strom versorgt, die n-Wanne, in der sie gebildet sind, jede benachbarte p-Wanne, die einen n-Kanal-Transistor enthält, und die Region n+, welche die Source oder den Drain des n-Kanal-Transistors in der p-Wanne bildet, gebildet. Diese Region n+ ist normalerweise geerdet. Ein Teilchenschlag, der kurzzeitig die Anschlussstellevorwärts zwischen dem Kontakt p+, der die p-Kanal-Transistoren mit Strom versorgt, und der n-Wanne, in der er gebildet wird, vorspannt und der üblicherweise bei VDD vorgespannt ist, besitzt das Potential, ein SCR_Latch-up dieser parasitären bipolaren Transistoren zu verursachen. Da zwei Vbe oder etwa 1 V erforderlich sind, um ein Latch-up zu verursachen, kann dies ignoriert werden, wenn VDD weniger als 1 V ist. Normalerweise werden etwa 1 mA Strom benötigt, um das Latch-up aufrechtzuerhalten, damit der Spannungsabfall in den Wannen aufrechterhalten wird. Gemäß einem Gesichtspunkt der vorliegenden Erfindung, bei dem VDD-Versorgungen mehr als etwa 1 V bereitstellen, ist es daher bevorzugt, die VDD-Spannung mit einer Impedanz von mehr als etwa 1 kΩ, vorzugsweise etwa 10 kΩ, anzulegen, um einen angemessenen Spielraum bereitzustellen, wobei die Impedanz einen Spannungsabfall bereitstellt, der ausreichend ist, um ein Latch-up zu verhindern. Dies kann mit einem Widerstand oder einem Transistor, vorzugsweise einem n-Kanal-Transistor, erfolgen.
  • 7 ist ein schematisches Diagramm einer Schaltung 100, welche die Verwendung eines n-Kanal-Transistors 102 zum Bereitstellen einer solchen hochohmigen Spannungsquelle zeigt. In einer Ausführungsform, in der gewünscht ist, dass VDD 1,5 V sein soll, wird der Drain 104 des n-Kanal-Transistors 102 von einer 1,5 V-Spannungsquelle angesteuert, das Gate 106 des n-Kanal-Transistors 102 wird von einer Spannung von etwa 1,9 V angesteuert und die Source 108 des n-Kanal-Transistors 102 wird als VDD-Spannungsversorgungsknoten 18 der Speicherzellen 50 verwendet. Es ist bevorzugt, anstelle eines p-Kanal-Transistors einen n-Kanal-Transistor 102 zu verwenden, der konfiguriert ist, um die oben erwähnte gewünschte Impedanz bereitzustellen, obwohl ein p-Kanal-Transistor einen konstanten Strom liefern kann, wenn er als Source-Folger konfiguriert ist. Eine Verwendung eines n-Kanal-Transistors 102, der im Halbleitersubstrat gebildet und über Masse vorgespannt ist, verhindert, dass die Schaltung eine SCR-Latch-up-Wirkung erfährt.
  • Die SEU-stabilisierten Speicherzellen von 2, 3, 4 und 5 eignen sich besonders zur Verwendung als Speicherzelle zum Konfigurieren von Schaltungsfunktionen und Verbindungspfaden in einer benutzerprogrammierbaren integrierten Schaltung, wie etwa einer FPGA. In einer solchen Anwendung steuert einer der Ausgangsknoten Out oder Out! 20 oder 36 einen Schalttransistor 110 (gezeigt als ein n-Kanal-Transistor) an, wie in 8 gezeigt, wobei das Gate 112 des Schalttransistors 110 als mit dem Out-Knoten 20 einer der SEU-stabilisierten Speicherzellen 50, 60, 70 oder 80 von einer von 2, 3, 4 und 5 verbunden gezeigt ist. Drain 114 und Source 116 des Schalttransistors 110 bilden einen konfigurierbaren Schaltungspfad, der eine Verbindung herstellt, wenn sich der Ausgangsknoten der SEU-stabilisierten Speicherzelle in einem hohen Logikzustand befindet.
  • Nun Bezug nehmend auf 9, bei der eine Spannungstabelle repräsentative Spannungen zeigt, die an die SEU-stabilisierten Speicherzellen der vorliegenden Erfindung während der verschiedenen Betriebsmodi angelegt werden. Die erste Zeile der Spannungstabelle von 9 zeigt veranschaulichende Spannungen, die während des normalen Betriebsmodus angelegt werden, d. h. wenn die Zelle verwendet wird, um einen Schalttransistor zu steuern. In der Spannungstabelle von 9 beträgt die verwendete Spannung der VDD-Stromversorgung 1,5 V.
  • Während des normalen Betriebs der Speicherzellen der vorliegenden Erfindung ist eine hochohmige 1,5 V-Spannungsquelle mit dem VDD-Knoten 16 gekoppelt, und der Vss -Knoten 24 liegt bei 0 V. Die Bitleitungen 46 der Speicherzellen sind mit 0,8 V vorgespannt, die gemeinsame Wortleitung 48 der Speicherzellen ist mit 0 V vorgespannt, die gemeinsamen Pbias-Leitungen 28 und Nbias-Leitungen 30 der Speicherzellen sind mit 0,8 V vorgespannt. Damit ist der Strompegel durch beide Seiten der Speicherzelle in dieser beispielhaften Ausführungsform während des Betriebsmodus auf etwa 50 µA eingestellt. Dieser Strompegel verhindert eine Störung des Zustands der Speicherzelle während eines Lesevorgangs und begrenzt die Vds über alle Wortleitung-Auswahltransistoren 44 auf ein Maximum von 0,8 V.
  • Der VB-Knoten 96 für die ReRAM-basierten PROM-Zellen 90, die den Speicherzellen zugeordnet sind, ist mit 0,8 V vorgespannt, und die PROM-Wortleitung 98, welche die Gates der p-Kanal-PROM-Auswahltransistoren 94 steuert, ist mit 1,5 V vorgespannt. Unter diesen Bedingungen werden die Auswahltransistoren 44 die Speicherzellen ausgeschaltet. Die PROM-Auswahltransistoren 94 der Speicherzellen haben 1,5 V an ihren Gates und sind auch ausgeschaltet, wodurch die PROM-ReRAM-Vorrichtungen 92 von den ersten Ausgangsknoten 20 der kreuzgekoppelten Latch-Abschnitte 12 in den Speicherzellen getrennt werden.
  • Eine zweite Zeile der Spannungstabelle von 9 zeigt veranschaulichende Spannungen, die angelegt werden, um ausgewählte ReRAM-Vorrichtungen 92 von PROM-basierten ReRAM-Zellen 90, die Speicherzellen in einer ausgewählten Reihe eines Arrays solcher Speicherzellen zugeordnet sind, gemäß einem Gesichtspunkt der vorliegenden Erfindung zu programmieren.
  • Die ReRAM-Vorrichtung 92 einer bestimmten Speicherzelle in der Reihe soll programmiert werden, d. h. in ihren niederohmigen Zustand zu versetzen, während andere ReRAM-Vorrichtungen 92 in anderen Speicherzellen in der ausgewählten Reihe nicht programmiert werden sollen, sondern in ihren vorherigen Zuständen verbleiben.
  • Dementsprechend wird der VDD-Knoten 18 hochohmig mit 1 V und der Knoten 26 mit 1 V versorgt. Die Wortleitung 48, die der Reihe mit der zu programmierenden ReRAM-Vorrichtung 92 gemeinsam ist, ist mit 1,3 V vorgespannt, um den Strom für die Programmierung zu steuern. Dadurch werden die Auswahltransistoren 44 aller Speicherzellen in der ausgewählten Reihe eingeschaltet. Die PROM-Wortleitung 98, die der Reihe mit der zu programmierenden ReRAM-Vorrichtung 92 gemeinsam ist, ist mit -0,8 V vorgespannt, um so die PROM-Auswahltransistoren 94 in dieser Reihe einzuschalten. Die VB-Leitung 96, die einer oder mehreren Speicherzellen in dem Array gemeinsam ist (abhängig von den architektonischen Präferenzen des Konstrukteurs), ist auf 1,8 V vorgespannt. Die Pbias-Leitung 28, die der Reihe mit der zu programmierenden ReRAM-Vorrichtung 92 gemeinsam ist, wird auf 1,8 V vorgespannt, wodurch alle p-Kanal-Vorspannungstransistoren 16 und 34 in der ausgewählten Reihe ausgeschaltet werden. Die Nbias-Leitung 30, die der Reihe mit der zu programmierenden ReRAM-Vorrichtung 92 gemeinsam ist, wird auf 0 V vorgespannt, wodurch alle n-Kanal-Vorspannungstransistoren 24 und 40 in der ausgewählten Reihe ausgeschaltet werden. Wenn sowohl VDD als auch Vss auf die gleiche Spannung (IV) eingestellt sind und alle p-Kanal- und n-Kanal-Vorspannungstransistoren ausgeschaltet sind, werden die kreuzgekoppelten Latches 12 der Speicherzellen in der ausgewählten Reihe gesperrt. Die Spannungen an den ersten Ausgangsknoten 20 in den kreuzgekoppelten Latches 12 der Speicherzellen in der zu programmierenden Reihe ändern sich mit fortschreitendem Programmiervorgang.
  • Wenn die Bitleitung 46 in der Spalte, welche die zu programmierende ReRAM-Vorrichtung 92 enthält, auf 0 V eingestellt ist, wird diese Spannung an den ersten Ausgangsknoten 20 des Latch-Abschnitts 12 der Speicherzelle angelegt, welche die zu programmierende ReRAM-Vorrichtung 92 enthält. Dies legt 1,8 V über die ReRAM-Vorrichtung 92 an (1,8 V bei VB 96 und 0 V von der Bitleitung 46 über den Auswahltransistor 44 und PROM-Auswahltransistor 94). Dies bewirkt, dass die ReRAM-Vorrichtung 92 Strom aufnimmt und somit auf den Zustand niedriger Impedanz programmiert wird. Wenn der Widerstand der ReRAM-Vorrichtung 92 abnimmt, steigt die Spannung am Ausgangsknoten 20 der Speicherzelle auf 1,8 V an, wenn die ReRAM-Vorrichtung 92 ihren niedrigsten Widerstandszustand erreicht.
  • Wenn die Bitleitung 46 in der Spalte mit den ReRAM-Vorrichtungen 92, die nicht programmiert werden sollen, auf 1,8 V eingestellt ist, wird diese Spannung an den ersten Ausgangsknoten 20 des Latch-Abschnitts 12 der Speicherzelle angelegt, welche die ReRAM-Vorrichtung 92 enthält, die nicht programmiert werden soll. Dies legt null Volt an die ReRAM-Vorrichtung 92 an (1,8 V bei VB und 1,8 V an dem ersten Ausgangsknoten 20), was verhindert, dass diese programmiert oder gelöscht werden kann.
  • Eine dritte Zeile der Spannungstabelle von 9 zeigt veranschaulichende Spannungen, die an Speicherzellen in nicht ausgewählten Reihen eines Arrays solcher Speicherzellen angelegt werden, um eine Programmierung beliebiger ReRAM-Vorrichtungen 92 in den nicht ausgewählten Reihen gemäß einem Gesichtspunkt der vorliegenden Erfindung zu verhindern.
  • In den nicht ausgewählten Reihen von Speicherzellen sind alle an die verschiedenen Schaltungsknoten angelegten Spannungspotentiale gleich, wie in der zweiten Zeile der Spannungstabelle von 9 mit zwei Ausnahmen gezeigt. Die PROM-Wortleitungen 98, die den nicht ausgewählten Reihen gemeinsam sind, werden auf 1,8 V vorgespannt. Dies schaltet alle p-Kanal-PROM-Auswahltransistoren 94 in den nicht ausgewählten Reihen aus. Die an die Wortleitung 48 angelegten 0 V schalten alle n-Kanal-Auswahltransistoren 44 in den nicht ausgewählten Reihen aus, wodurch die ersten Ausgangsknoten 20 aller kreuzgekoppelten Latch-Abschnitte der Speicherzellen in den nicht ausgewählten Reihen schwebend bleiben. Kein Spannungspotential wird über eines der ReRAM -Vorrichtungen 92 in den nicht ausgewählten Reihen angelegt und verhindert somit das Programmieren oder Löschen eines der ReRAM -Vorrichtungen 92 in den nicht ausgewählten Reihen.
  • Eine vierte Zeile der Spannungstabelle von 9 zeigt veranschaulichende Spannungen, die angelegt werden, um ausgewählte ReRAM-Vorrichtungen 92, die Speicherzellen in einer ausgewählten Reihe eines Arrays solcher Speicherzellen zugeordnet sind, gemäß einem Gesichtspunkt der vorliegenden Erfindung zu löschen.
  • Der VDD-Knoten 18 wird hochohmig mit 1 V versorgt und der Vss-Knoten 26 mit 1 V versorgt. Die Wortleitung 48, die der Reihe gemeinsam ist, welche die ReRAM-Vorrichtungen 92 enthält, die gelöscht werden sollen, ist auf 2,5 V vorgespannt. Die VB-Leitung 96, die mit den ReRAM-Vorrichtungen 92, die gelöscht werden sollen, verbunden ist, ist auf 0 V vorgespannt. Die Pbias-Leitung 28, die der Reihe mit zu löschenden ReRAM-Vorrichtungen 92 gemeinsam ist, wird auf 1,8 V vorgespannt, wodurch alle p-Kanal-Vorspannungstransistoren 16 und 34 in dieser Reihe ausgeschaltet werden. Die Nbias-Leitung 30, die der Reihe mit zu löschenden ReRAM-Vorrichtungen 92 gemeinsam ist, wird auf 0 V vorgespannt, wodurch alle n-Kanal-Vorspannungstransistoren 24 und 36 in dieser Reihe ausgeschaltet werden. Wenn sowohl VDD als auch Vss auf die gleiche Spannung (1 V) eingestellt sind und alle p-Kanal- und n-Kanal-Vorspannungstransistoren ausgeschaltet sind, werden alle kreuzgekoppelten Latches 12 der Speicherzellen gesperrt.
  • Die Wortleitung 48, die der Reihe gemeinsam ist, welche die ReRAM-Vorrichtungen 92 enthält, die gelöscht werden sollen, ist auf 2,5 V vorgespannt. Die PROM-Wortleitung 98, die der Reihe gemeinsam ist, welche die ReRAM-Vorrichtungen 92 enthält, die gelöscht werden sollen, ist auf 0,5 V vorgespannt. Unter diesen Bedingungen werden die Auswahltransistoren 44 in der ausgewählten Reihe eingeschaltet, ebenso wie die PROM-Auswahltransistoren 98, die mit den ReRAM-Vorrichtungen 92 in der ausgewählten Reihe gekoppelt sind.
  • Wenn die Bitleitung 46 in der Spalte, welche die ReRAM-Vorrichtung 92 enthält, die gelöscht werden soll, auf 1,8 V eingestellt wird, wird diese Spannung an den ersten Ausgangsknoten 20 des Latch-Abschnitts 52, 62, 72 oder 82 der Speicherzelle angelegt, die den ReRAM-Vorrichtungen 92 zugeordnet ist, die gelöscht werden sollen. Dies legt 1,8 V über die ReRAM Vorrichtungen 92 an, die gelöscht werden sollen (0 V bei VB und 1,8 V an dem ersten Ausgangsknoten 20 als Reaktion auf die Bitleitung 44 durch den Auswahltransistor 44). Dies bewirkt, dass ReRAM-Vorrichtung 92 Strom aufnimmt und somit gelöscht wird. Wenn der Widerstand der ReRAM-Vorrichtung 92 zunimmt, steigt die Spannung am Ausgangsknoten 20 der Speicherzelle, die den ReRAM-Vorrichtungen 92 zugeordnet ist, von 0 V am VB-Knoten 96 an, erreicht schließlich 1,8 V, wenn die ReRAM-Vorrichtung 92 ihren höchsten Widerstandszustand erreicht, und hört dann auf, nennenswerten Strom zu ziehen. Durchschnittsfachleute werden verstehen, dass die Polarität dieser Löschspannung entgegengesetzt zu der Polarität der Spannung ist, die zum Programmieren angelegt wird, wie in der zweiten Zeile der Tabelle von 9 gezeigt ist.
  • Wenn die Bitleitung 46 in der Spalte, welche die ReRAM-Vorrichtung 92 enthält, auf 0 V eingestellt wird, wird diese Spannung an den ersten Ausgangsknoten 20 des Latch-Abschnitts 52, 62, 72 oder 82 der Speicherzelle durch ihren Auswahltransistor 44 angelegt. Dies legt null Volt an die ReRAM-Vorrichtung 92 an (0 V bei VB und 0 V an dem ersten Ausgangsknoten 20), was verhindert, dass diese gelöscht werden kann.
  • Eine fünfte Zeile der Spannungstabelle von 9 zeigt veranschaulichende Spannungen, die an Speicherzellen in nicht ausgewählten Reihen eines Arrays solcher Speicherzellen angelegt werden, um ein Löschen beliebiger ReRAM-Vorrichtungen 92 in den nicht ausgewählten Reihen gemäß einem Gesichtspunkt der vorliegenden Erfindung zu verhindern.
  • In der nicht ausgewählten Reihe von Speicherzellen sind alle an die verschiedenen Schaltungsknoten angelegten Spannungspotentiale gleich wie in der vierten Zeile der Tabelle von 9 mit zwei Ausnahmen gezeigt. Die den nicht ausgewählten Reihen gemeinsamen PROM-Wortleitungen 98 sind auf 1,8 V vorgespannt. Dadurch werden alle PROM-Auswahltransistoren 94 in den nicht ausgewählten Reihen ausgeschaltet. Die an die Wortleitung 48 angelegten 0 V schalten alle n-Kanal-Auswahltransistoren 44 in den nicht ausgewählten Reihen aus, wodurch die ersten Ausgangsknoten 20 aller Latch-Abschnitte 52, 62, 72 oder 82 in den nicht ausgewählten Reihen schwebend verbleiben. Dies resultiert darin, dass über die ReRAM-Vorrichtungen 92 in den nicht ausgewählten Reihen kein Spannungspotential angelegt wird und verhindert ein Löschen beliebiger ReRAM-Vorrichtungen 92 in den nicht ausgewählten Reihen.
  • Eine sechste Zeile der Spannungstabelle von 9 zeigt veranschaulichende Spannungen, die an Speicherzellen in ausgewählten Reihen eines Arrays solcher Speicherzellen angelegt werden, um in einen kreuzgekoppelten Latch-Abschnitt in der Speicherzelle gemäß der vorliegenden Erfindung zu beschreiben, ohne Bezugnahme auf die Daten, die in der zugeordneten ReRAM-basierten PROM-Zelle 90 gespeichert sind.
  • Der VDD-Knoten 18 wird hochohmig mit 0,8 V versorgt und der Vss-Knoten 26 mit 0 V versorgt. Die Wortleitung 48, die der ausgewählten Reihe gemeinsam ist, ist auf 1,5 V vorgespannt. Die der ausgewählten Reihe gemeinsame PROM-Wortleitung 98 ist auf 0,8 V vorgespannt. Die VB-Leitung 96, die mit der Speicherzelle verbunden ist, ist auf 0,8 V vorgespannt. Die Pbias-Leitung 28, die der ausgewählten Reihe gemeinsam ist, ist auf 0,4 V vorgespannt. Die Nbias-Leitung 28, die der ausgewählten Reihe gemeinsam ist, ist auf 0,4 V vorgespannt. Dies ermöglicht, dass alle p-Kanal-Vorspannungstransistoren 16 und 34 und n-Kanal-Vorspannungstransistoren 24 und 40 in der ausgewählten Reihe einen Strom von etwa 1 µA durchleiten.
  • Unter diesen Bedingungen werden die Auswahltransistoren 44 in der ausgewählten Reihe eingeschaltet und die PROM-Auswahltransistoren 94, die mit den ReRAM-Vorrichtungen 92 in der ausgewählten Reihe gekoppelt sind, ausgeschaltet.
  • Wenn die Bitleitung 46 in der Spalte, die den Latch-Abschnitt 52, 62, 72 oder 82 der zu beschreibenden Speicherzelle enthält, auf 0 V eingestellt wird, wird diese Spannung an den ersten Ausgangsknoten 20 des Latch-Abschnitts 52, 62, 72 oder 82 angelegt. Die Spannung an den Gates des zweiten p-Kanal-Transistors 32 und des zweiten n-Kanal-Transistors 38 fällt mit einer Verzögerung, die gleich der Zeitkonstante des Widerstands der vertikalen Widerstände 74 und 76 ist, auf 0 V ab, was, wie oben angedeutet, durch die fabrikneuen ReRAM-Vorrichtungen 54 und 56 von 2 und die kombinierte Kapazität der Gates des zweiten p-Kanal-Transistors 32 und des zweiten n-Kanal-Transistors 38 implementiert werden kann. Wenn die Spannung an den Gates des zweiten p-Kanal-Transistors 32 und des zweiten n-Kanal-Transistors 38 abfällt, schaltet der zweite p-Kanal-Transistor 32 ein, während der zweite n-Kanal-Transistor 38 ausschaltet. Diese Aktion zieht den zweiten Ausgangsknoten 36 nach oben auf 0,8 V, d. h. auf VDD, wobei der erste p-Kanal-Transistor 14 ausgeschaltet und der erste n-Kanal-Transistor 22 eingeschaltet wird, und zieht den ersten Ausgangsknoten 20 nach unten auf null Volt, um das Beschreiben des kreuzgekoppelten Latch-Abschnitts 12 in einen logischen Zustand Null zu beenden.
  • Wenn die Bitleitung 46 in der Spalte, die den Latch-Abschnitt 12 der zu beschreibenden Speicherzelle enthält, auf 0,8 V eingestellt wird, wird diese Spannung an den ersten Ausgangsknoten 20 des Latch-Abschnitts 12 angelegt. Die Spannung an den Gates des zweiten p-Kanal-Transistors 32 und des zweiten n-Kanal-Transistors 38 steigt, mit einer Verzögerung, die gleich der Zeitkonstante des Widerstands der vertikalen Widerstände 74 und 76 ist, auf 0,8 V an, was, wie oben angedeutet, durch die fabrikneuen ReRAM-Vorrichtungen 54 und 56 und die kombinierte Kapazität der Gates des zweiten p-Kanal-Transistors 32 und des zweiten n-Kanal-Transistors 38 implementiert werden kann. Wenn die Spannung an den Gates des zweiten p-Kanal-Transistors 32 und des zweiten n-Kanal-Transistors 38 ansteigt, schaltet der zweite p-Kanal-Transistor 32 aus, während der zweite n-Kanal-Transistor 38 einschaltet. Diese Aktion zieht den zweiten Ausgangsknoten 36 nach unten auf 0 V, schaltet den ersten p-Kanal-Transistor 14 ein und den ersten n-Kanal-Transistor 22 aus, zieht den ersten Ausgangsknoten 20 nach oben auf 0,8 V, um den kreuzgekoppelten Latch 52, 62, 72 oder 82 der Speicherzelle in einen logischen Zustand Eins zu beschreiben.
  • Eine siebte Zeile der Spannungstabelle von 9 zeigt veranschaulichende Spannungen, die an Speicherzellen in nicht ausgewählten Reihen eines Arrays solcher Speicherzellen angelegt werden, um das Schreiben in kreuzgekoppelte Latches in den Speicherzellen in den nicht ausgewählten Reihen gemäß der vorliegenden Erfindung zu verhindern.
  • Die Spannungen, die an die Speicherzellen in der siebten Zeile der Spannungstabelle von 9 angelegt werden, sind die gleichen wie diejenigen, die an die sechste Zeile der Spannungstabelle von 9 angelegt werden, mit der Ausnahme, dass die Spannung an der Wortleitung 48, die allen Speicherzellen in der nicht ausgewählten Reihe gemeinsam ist, auf 0 V eingestellt wird. Da die Auswahltransistoren 44 ausgeschaltet sind, werden die Spannungen an den Bitleitungen 46 nicht an die ersten Ausgangsknoten 20 eines beliebigen der Latch-Abschnitte 12 der Speicherzellen übertragen, wodurch ein Beschreiben eines beliebigen der kreuzgekoppelten Latch-Abschnitte 52, 62, 72 oder 82 in den nicht ausgewählten Reihen verhindert wird.
  • Eine achte Zeile der Spannungstabelle von 9 zeigt veranschaulichende Spannungen, die an Speicherzellen angelegt werden, um Nullen zu schreiben, d. h. beim Starten des Latch-Abschnitts 12 aller Speicherzellen in einer Reihe des Arrays, gemäß der vorliegenden Erfindung, zu löschen.
  • Um diesen Schreibvorgang auszuführen, wird VDD-Knoten 18 hochohmig mit 0,8 V versorgt und Vss-Knoten 26 mit 0 V versorgt. Alle Bitleitungen 46 sind auf 0 V eingestellt.
  • Die Wortleitung 48, die der Reihe gemeinsam ist, ist auf 1,5 V vorgespannt, wodurch alle Auswahltransistoren 44 eingeschaltet werden. Die der Reihe gemeinsame PROM-Wortleitung 98 ist auf 0,8 V vorgespannt, wodurch alle PROM-Auswahltransistoren 94 ausgeschaltet werden. Die VB-Leitung 96, die der Reihe gemeinsam ist, ist auf 0,8 V vorgespannt. Die Pbias-Leitung 28, die der Reihe gemeinsam ist, ist auf 0,4 V vorgespannt. Die Nbias-Leitung 30, die der Reihe gemeinsam ist, ist auf 0,4 V vorgespannt. Dies ermöglicht allen p-Kanal-Vorspannungstransistoren 14 und 32 und n-Kanal-Vorspannungstransistoren 22 und 28 einen Strom von etwa 1 µA durchzuleiten.
  • Wenn die Bitleitungen 46 auf 0 V liegen und die Auswahltransistoren 44 eingeschaltet sind, wird 0 V auf die ersten Ausgangsknoten 20 aller Latch-Abschnitte 12 in der Reihe gelegt. Nach einer RC-Zeitverzögerung gegenüber dem Widerstandswert der vertikalen Widerstände 74 und 76, die, wie oben angegeben, durch die fabrikneuen ReRAM-Vorrichtungen 54 und 56 in Kombination mit den kombinierten Kapazitäten des p-Kanal-Transistors 32 und des n-Kanal-Transistors 38 implementiert werden können, fallen die zweiten Ausgangsknoten 36 auf 0 V ab, wodurch die p-Kanal-Transistoren 32 eingeschaltet und die n-Kanal-Transistoren 38 ausgeschaltet werden. Diese Aktion zieht den zweiten Ausgangsknoten 36 nach oben bis zu 0,8 V, schaltet den ersten p-Kanal-Transistor 14 aus und den ersten n-Kanal-Transistor 22 ein, wodurch alle kreuzgekoppelten Latch-Abschnitte 12 der Speicherzellen in der ausgewählten Reihe in einen Logikzustand Null geschrieben werden.
  • Eine neunte Zeile der Spannungstabelle von 9 zeigt veranschaulichende Spannungen, die an Speicherzellen angelegt werden, um die Inhalte aller ReRAM-basierten PROM-Zellen 90 in allen Reihen in die kreuzgekoppelten Latches 12 der Speicherzellen zu schreiben.
  • Nach Durchführung der oben anhand der achten Zeile der Tabelle in 9 beschriebenen Allzellen-Nullschreibprozedur werden nun die Inhalte aller ReRAM-basierten PROM-Zellen 90 in allen Reihen in die kreuzgekoppelten Latches 12 ihrer zugehörigen Speicherzellen geschrieben. Der VDD-Knoten 18 wird hochohmig mit 0,8 V versorgt, um die Belastung auf die Transistor-Source-Drains zu minimieren, und der Vss-Knoten 26 wird mit 0 V versorgt. Die Bitleitungen 46 sind auf 0 V eingestellt.
  • Die Wortleitung 48, die der Reihe gemeinsam ist, die Speicherzellen enthält, die mit dem Inhalt der zugeordneten ReRAM-basierten PROM-Zelle 90 geladen werden sollen, wird auf 0 V vorgespannt, wodurch alle Auswahltransistoren 44 ausgeschaltet werden. Die der Reihe gemeinsame PROM-Wortleitung 98 ist mit 0,5 V vorgespannt, wodurch alle PROM-Auswahltransistoren 94 in dieser Reihe auf einen Pegel eingeschaltet werden, der den Strom durch sie auf ungefähr 10 µA begrenzt oder die Spannung über sie hinweg auf ungefähr 0,4 V begrenzt. Die Pbias-Leitung 28, die allen Reihen gemeinsam ist, die Speicherzellen enthalten, ist auf 0,4 V vorgespannt. Die allen Reihen gemeinsame Nbias-Leitung 30 ist auf 0,4 V vorgespannt. Dies ermöglicht allen p-Kanal-Vorspannungstransistoren 16 und 34 und allen n-Kanal-Vorspannungstransistoren 24 und 40 einen Strom von etwa 1 µA durchzuleiten.
  • Nachdem alle diese Spannungspotentiale angelegt worden sind, wird die VB-Leitung 96, die mit allen Zellen in dem zu beschreibenden Array oder Block verbunden ist, von 0 V auf 0,8 V angehoben. Dadurch steigt die Spannung am ersten Ausgangsknoten 20 in Speicherzellen, deren PROM-ReRAMs in ihren EIN-Zustand programmiert wurde, an. Nach der Verzögerung durch die fabrikneuen ReRAM-Vorrichtungen 54 und 56 steigt die Spannung an den gemeinsamen Gates der zweiten p-Kanal-Transistoren 32 und zweiten n-Kanal-Transistoren 38 an, wodurch die zweiten p-Kanal-Transistoren 32 ausgeschaltet und die zweiten n-Kanal-Transistoren 38 eingeschaltet werden, wodurch der zweite Ausgangsknoten 36 heruntergezogen wird. Dies zieht die Spannung an den gemeinsamen Gates der ersten p-Kanal-Transistoren 14 und zweiten n-Kanal-Transistoren 22 herunter, schaltet die ersten p-Kanal-Transistoren 14 ein und schaltet die ersten n-Kanal-Transistoren 22 aus, wodurch die Spannung an den ersten Ausgangsknoten 20 zwischengespeichert wird, um die Konfigurationsspeicherzellen in einen Logikzustand von eins zu programmieren.
  • Die Spannungen an den ersten Ausgangsknoten 20 der Speicherzellen, deren PROM-ReRAM-Vorrichtungen 92 in ihren ausgeschalteten Zustand, d. h. in ihren hochohmigen Zustand, gelöscht wurden, ändern sich nicht von 0 V, da zwar die Spannung an der VB-Leitung 96 ansteigt, die PROM-ReRAM-Vorrichtungen 92 jedoch in ihren ausgeschalteten Zustand gelöscht werden. Somit verbleiben diese Speicherzellen in dem Logikzustand null, der wie in Bezug auf die achte Zeile beschrieben eingestellt ist.
  • Eine zehnte Zeile der Spannungstabelle von 9 zeigt veranschaulichende Spannungen, die an Speicherzellen angelegt werden, um die Zustände einer Vielzahl von PROM-ReRAM -Vorrichtungen 92 zu verifizieren (zu lesen), nachdem die unter Bezugnahme auf die zweite Zeile der Spannungstabelle von 9 offenbarte Schreibprozedur gemäß einem Gesichtspunkt der vorliegenden Erfindung durchgeführt wurde.
  • Der VDD-Knoten 18 wird mit 0,8 V versorgt, optional hochohmig, und der Vss-Knoten 26 wird mit 0 V versorgt. Die PROM-Wortleitung 98, die der Reihe gemeinsam ist, die Speicherzellen enthält, deren Zustände der PROM-ReRAM-Vorrichtungen 92 verifiziert werden sollen, ist auf etwa 0,4 V vorgespannt, wodurch alle PROM-Auswahltransistoren 94 in dieser Reihe eingeschaltet werden. Die VB-Leitung 96, die der ausgewählten Reihe in dem Array zugeordnet ist, ist auf 0,8 V vorgespannt. Die Pbias-Leitung 28, die der Reihe mit den Speicherzellen 50, 60, 70 oder 80, deren Zustände überprüft werden sollen, gemeinsam ist, ist auf 0,8 V vorgespannt. Die Nbias-Leitung 28, die der Reihe gemeinsam ist, die Speicherzellen enthält, deren Zustände verifiziert werden sollen, ist auf 0 V vorgespannt. Dies schaltet alle p-Kanal-Vorspannungstransistoren 16 und 34 und die n-Kanal-Vorspannungstransistoren 24 und 40 in der ausgewählten Reihe aus, so dass keine Ströme aus dem Latch-Abschnitt 52, 62, 72 oder 82 vorhanden sind, um das Lesen des ReRAM-Zustands zu stören. Zu diesem Zeitpunkt sind die Zustände der kreuzgekoppelten Latches 52, 62, 72 oder 82 in dem Array unbestimmt, werden aber später von den PROMs programmiert.
  • Die Bitleitungen 46 werden auf 0,4 V vorgeladen, d. h. eine Mittelpunktspannung, und dann wird die Wortleitung 48, die der ausgewählten Reihe gemeinsam ist, von 0 V auf 0,8 V angehoben, wodurch die Wortleitungsauswahltransistoren 44 in der ausgewählten Reihe eingeschaltet werden. Wenn ReRAM in der Zelle programmiert ist, wird die Bitleitung 46 in Richtung 0,8 V auf VB hochgezogen. Wenn ReRAM nicht programmiert ist, bleibt die Bitleitung schwebend bei 0,4 V.
  • Eine elfte Zeile der Spannungstabelle von 9 zeigt veranschaulichende Spannungen, die an Speicherzellen 50, 60, 70 oder 80 angelegt werden, um die Zustände einer Vielzahl der kreuzgekoppelten Latch-Abschnitte in den Speicherzellen in einer ausgewählten Reihe des Arrays zu lesen.
  • Der VDD-Knoten 18 wird mit 0,8 V und der Vss-Knoten 28 mit 0 V versorgt. Die Pbias-Leitung 28 ist auf 0,4 V vorgespannt. Die Nbias-Leitung 30 ist auf 0,4 V vorgespannt. Dadurch wird der Strompegel durch beide Seiten der kreuzgekoppelten Latch-Abschnitte 52, 62, 72, 82 der Speicherzellen in dieser beispielhaften Ausführungsform während dieses Vorgangs auf etwa 50 µA eingestellt.
  • Die PROM-Wortleitung 98, die der Reihe mit den Speicherzellen 50, 60, 70 oder 80, deren Zustände gelesen werden sollen, gemeinsam ist, wird auf 0,8 V vorgespannt, wodurch alle PROM-Auswahltransistoren 94 ausgeschaltet werden. Die VB-Leitung 96 ist auf 0,8 V vorgespannt. Die Bitleitungen 46 sind auf 0,4 V vorgespannt und werden dann schwebend belassen. Die Wortleitung 48, die der Reihe gemeinsam ist, welche die Speicherzellen 50, 60, 70 oder 80 enthält, deren Latch-Abschnittszustände gelesen werden sollen, wird von 0 V auf 0,8 V angehoben, wodurch alle Auswahltransistoren 44 in der ausgewählten Reihe allmählich eingeschaltet werden.
  • Wenn die Spannung auf der Wortleitung 48 angehoben wurde, schalten sich die Auswahltransistoren 44 ein. Das Einschalten der Auswahltransistoren 44, die mit den Latch-Abschnitten 52, 62, 72, 82 der Speicherzellen 50, 60, 70 oder 80 verbunden sind, die niedrige Logikpegel speichern, bewirkt, dass sich die 0,4 V schwebende Spannung auf der Bitleitung 46 nach unten in Richtung des 0 V Pegels entladen, der am ersten Ausgangsknoten 20 vorhanden ist. Das Einschalten der Auswahltransistoren 44, die mit den Latch-Abschnitten 52, 62, 72, 82 der Speicherzellen 50, 60, 70 oder 80 verbunden sind, die hohe Logikpegel speichern, bewirkt, dass sich die 0,4 V schwebende Spannung auf den Bitleitungen 46 in Richtung des 0,8 V Pegels auflädt, der auf dem ersten Ausgangsknoten 20 vorhanden ist.
  • Nachdem sich die Spannungen auf allen Bitleitungen 46 auf ihre angesteuerten Werte eingependelt haben, wird die Spannung auf der Wortleitung 48 wieder zurück auf 0 V gebracht, um die Auswahltransistoren 44 auszuschalten. Die Spannungen auf den Bitleitungen 46 können dann mit geeigneten Leseverstärkerschaltungen abgetastet werden.
  • Eine zwölfte Zeile der Spannungstabelle von 9 zeigt veranschaulichende Spannungen, die an Speicherzellen angelegt werden, um das Lesen der Zustände der kreuzgekoppelten Latches 52, 62, 72, 82 in den Speicherzellen 50, 60, 70 oder 80 in nicht ausgewählten Reihen des Arrays zu verhindern.
  • Die Spannungspotentiale, die an die Speicherzellen in nicht ausgewählten Reihen von Speicherzellen 50, 60, 70 oder 80 angelegt werden, sind dieselben wie die Spannungen, die, wie in der elften Zeile der Tabelle von 9 gezeigt, angelegt werden, mit der Ausnahme, dass die Wortleitungen 48 von nicht ausgewählten Reihen auf 0 V vorgespannt sind, wodurch die Auswahltransistoren 44 in den nicht ausgewählten Reihen ausgeschaltet gehalten werden. Dies ist notwendig, um zu vermeiden, dass mehr als eine Reihe von Speicherzellen um eine Steuerung der Bitleitungen 46 konkurrieren.
  • Nun Bezug nehmend auf 10, bei der eine Querschnittsansicht die Struktur einer repräsentativen unprogrammierten Antischmelzsicherungs-Vorrichtung zeigt, die als eine Form eines vertikalen Widerstandes in Ausführungsformen der vorliegenden Erfindung eingesetzt werden kann. Die unprogrammierte Antischmelzsicherungs-Vorrichtung 120 wird über einem von einem Transistor-Gate, einer Metall-Verbindungsschicht oder einer Diffusion in einem Substrat oder einer Wanne gebildet (als Schicht 122 gezeigt). Die Schicht 124 ist eine untere Elektrode der Antischmelzsicherungs-Vorrichtung 120, die Schicht 126 ist eine Schicht aus Antischmelzsicherung-Material, die über der unteren Elektrode 124 gebildet ist und die aus einem Material, wie etwa dotiertem oder undotiertem amorphen Silizium, gebildet werden kann. Eine obere Elektrode 128 wird über dem Antischmelzsicherungsmaterial 126 gebildet. Die Schichten 124, 126 und 128 können dann als Stapel geätzt werden. In einigen Ausführungsformen kann die Schicht 122 als Ätzstoppschicht verwendet werden, und in anderen Ausführungsformen kann eine separate Ätzstoppschicht (nicht gezeigt) über der Schicht 122 gebildet werden. In einigen Ausführungsformen wird auch eine Diffusionssperrschicht 130 auf dem Stapel gebildet und mit diesem geätzt.
  • Dann wird eine dielektrische Schicht 132 über dem Stapel der Schichten 124, 126 und 128 gebildet, und eine Metallschicht wird gebildet und mit der Deckschicht (130 oder 128) des Stapels verbunden. In 9 ist die Metallschicht als damaszierte Kupferschicht 134 gezeigt, die von einem Liner 136 umgeben ist, wie es in der Technik bekannt ist. Vor einer Bildung des Liners 136 und der Kupfermetallleitung 134 wird eine Durchkontaktierung 138 gebildet, um eine Verbindung mit der Deckschicht 128 oder 130 der Antischmelzsicherung herzustellen, wie es in der Technik bekannt ist.
  • Antischmelzsicherungs-Vorrichtungen, wie etwa die vorstehend beschriebene, sind bekannt. Ein nicht einschränkendes veranschaulichendes Beispiel für eine Antischmelzsicherungs-Vorrichtung 120 ist in US-Patent Nr. 5,770,885 gezeigt, dessen gesamter Inhalt hierin durch Bezugnahme aufgenommen ist. Die Antischmelzsicherungs-Vorrichtung 120, insbesondere die Schichten 124, 126 und 128 bleibt unprogrammiert und hat in diesem Zustand einen Widerstand in der Größenordnung von etwa 1 MOhm bis zu mehr als etwa 1 GOhm.
  • Nun Bezug nehmend auf 11, bei der eine Querschnittsansicht die Struktur einer repräsentativen fabrikneuen ReRAM-Vorrichtungsstruktur 140 zeigt, die als eine weitere Form eines vertikalen Widerstands in Ausführungsformen der vorliegenden Erfindung eingesetzt werden kann. Diese Form eines vertikalen Widerstands (54, 56, 64 und 66 der vorherigen Figuren) ist insofern sehr nützlich, als sie eine extrem hohe Impedanz bereitstellt und dabei fast keine Layoutfläche auf der integrierten Schaltung beansprucht, da sie auf einem vorhandenen Kontakt oder einer Intermetall-Durchkontaktierung in der integrierten Schaltungsstruktur hergestellt werden kann. Die Polarität der ReRAM-Vorrichtung spielt dabei keine Rolle.
  • Die in der Ausführungsform von 11 gezeigten Strukturelemente sind teilweise den in 10 dargestellten Strukturelementen ähnlich. Dementsprechend werden die in 11 vorhandenen Elemente, die den Elementen in 10 entsprechen, mit denselben Bezugszahlen bezeichnet, wie sie in 10 verwendet werden.
  • Eine unprogrammierte („fabrikneue“) ReRAM-Vorrichtung 140 wird über einem von einem Transistor-Gate, einer Metall-Verbindungsschicht oder einer Diffusion in einem Substrat oder einer Wanne (als Schicht 122 gezeigt) gebildet. Die Schicht 142 ist eine Diffusionssperr- und/oder Haftschicht. Die Schicht 144 ist eine untere Elektrode der fabrikneuen ReRAM-Vorrichtung 140. Die Schicht 146 ist eine Festelektrolytschicht, die über der unteren Elektrode 144 gebildet wird. Eine obere Elektrode 148 wird über der Festelektrolytschicht 146 gebildet. In einigen Ausführungsformen wird auch eine Diffusionssperrschicht 130 über der oberen Elektrode 148 gebildet. Die Schichten 142, 144, 146, 148 und 130 (soweit vorhanden) können dann als Stapel geätzt werden. In einigen Ausführungsformen kann die Schicht 122 als Ätzstoppschicht verwendet werden, und in anderen Ausführungsformen kann eine separate Ätzstoppschicht (nicht gezeigt) über der Schicht 122 gebildet werden.
  • Wie in der Ausführungsform von 10 wird dann eine dielektrische Schicht 132 über dem Stapel der Schichten 142, 144, 146 und 148 gebildet, und eine Metallschicht wird gebildet und mit der Deckschicht (130 oder 148) des Stapels verbunden. In 11 ist die Metallschicht als damaszierte Kupferschicht 134 gezeigt, die von einem Liner 136 umgeben ist, wie es in der Technik bekannt ist. Vor einer Bildung des Liners 136 und der Kupfermetallleitung 134 wird eine Durchkontaktierung 138 gebildet, um eine Verbindung mit der Deckschicht 148 oder 130 der fabrikneuen ReRAM-Vorrichtung 140 herzustellen, wie es in der Technik bekannt ist.
  • Nun Bezug nehmend auf 12, bei der eine Querschnittsansicht Struktur einer anderen repräsentativen Vorrichtung mit hohem Widerstand 150 zeigt, die als vertikaler Widerstand in Ausführungsformen der vorliegenden Erfindung eingesetzt werden kann. Die in der Ausführungsform von 12 gezeigten Strukturelemente sind teilweise den in 10 und 11 dargestellten Strukturelementen ähnlich. Dementsprechend werden die in Fin. 12 vorhandenen Elemente, die den Elementen in den Ausführungsformen von 10 und 11 entsprechen, mit denselben Bezugszahlen bezeichnet, wie sie in diesen Figuren der Zeichnungen verwendet werden.
  • Die Vorrichtung mit hohem Widerstand 150 wird über einem von einem Transistor-Gate, einer Metall-Verbindungsschicht oder einer Diffusion in einem Substrat oder einer Wanne gebildet (als Schicht 122 gezeigt). Die Schicht 152 ist eine Diffusionssperr- und/oder Haftschicht. Die Schicht 154 ist eine Schicht aus Material mit hohem Widerstand, die über der Schicht 152 gebildet wird. Eine zweite Diffusionssperrschicht 156 wird über der Schicht aus Material 154 mit hohem Widerstand gebildet. In einigen Ausführungsformen wird eine zusätzliche Diffusionssperrschicht 130 (wie in den Strukturen von 10 und 11) ebenfalls auf der zweiten Diffusionssperrschicht 156 ausgebildet. Die Schichten 152, 154, 156 und 130 (soweit vorhanden) können dann als Stapel geätzt werden. In einigen Ausführungsformen kann die Schicht 122 als Ätzstoppschicht verwendet werden, und in anderen Ausführungsformen kann eine separate Ätzstoppschicht (nicht gezeigt) über der Schicht 122 gebildet werden.
  • Wie in der Ausführungsform von 10 und 11 wird dann eine dielektrische Schicht 132 über dem Stapel der Schichten 152, 154, 156, und 130 gebildet, und eine Metallschicht wird gebildet und mit der Deckschicht (130 oder 156) des Stapels verbunden. In 12 ist die Metallschicht als damaszierte Kupferschicht 134 gezeigt, die von einem Liner 136 umgeben ist, wie es in der Technik bekannt ist. Vor einer Bildung des Liners 136 und der Kupfermetallleitung 134 wird eine Durchkontaktierung 138 gebildet, um eine Verbindung mit der Deckschicht 156 oder 130 der Vorrichtung mit hohem Widerstand herzustellen, wie es in der Technik bekannt ist.
  • Zum Bilden der Schicht mit hohem Widerstand 154 können zahlreiche Materialien verwendet werden. Eine nicht erschöpfende Liste schließt siliziumreiches SiO2, tantalreiches Ta2O5, titanreiches TiO2, aluminiumreiches Al2O3, siliziumreiches SiN ein. Solche Schichten können unter Verwendung von CVD, PECVD und anderen Abscheidungsprozessen hergestellt werden. Andere prozesskompatible, stabile hochohmige Materialien werden für Durchschnittsfachleute ohne Weiteres ersichtlich sein. Die Dicken und chemischen Zusammensetzungen dieser Materialien und die Abscheidungsbedingungen, die notwendig sind, um sie so abzuscheiden, dass die gewünschten Widerstandswerte erreicht werden, können leicht experimentell für den Einsatz in bestimmten Ausführungsformen der vorliegenden Erfindung bestimmt werden. Diese Konstruktionsparameter können von Durchschnittsfachleuten leicht spezifisch angepasst werden, um einen Widerstandswert von etwa 1 MOhm bis zu mehr als 1 GOhm zu erreichen.
  • Durchschnittsfachleute werden verstehen, dass in 10-12 zwar eine damaszierte Kupfermetallisierungsstruktur gezeigt ist, stattdessen aber auch andere Arten von Metallisierungsschichten verwendet werden können. Solche Fachleute werden ohne Weiteres verstehen, wie solche anderen Metallisierungsschemata in die vorliegende Erfindung integriert werden können.
  • Nun Bezug nehmend auf 13, bei der ein Blockdiagramm Merkmale einer Architektur 160, einschließlich eines Arrays 162 eines Arrays von SEU-stabilisierten Speicherzellen 50, 60, 70 oder 80 gemäß einem Gesichtspunkt der Erfindung zeigt. Eine Steuerung 164 ist mit Wortleitungsdekodierern/-treibern 166, Bitleitungsdekodierern/- treibern/-leseverstärkern 168 und VB-Leitungsdekodierer/-treibern 170 gekoppelt. Ein Datenspeicher 172 ist mit der Steuerung 164 gekoppelt, um Daten zu halten, die in die Speicherzellen geschrieben werden sollen (als kleine Quadrate dargestellt, die eine der Speicherzellen 50, 60, 70 und 80 der verschiedenen hierin dargestellten Ausführungsformen darstellen). Ein Fehlerspeicher 174 enthält die Positionen bekannter defekter Speicherzellen im Array 162 und vorzugsweise eine Kopie der korrekten Daten für diese Positionen.
  • Die Wortleitungsdekodierer/-treiber 166 werden von der Steuerung 164 gesteuert, um die Spannungen bereitzustellen, die notwendig sind, um die Wortleitungen 48 der Speicherzellen für die verschiedenen Betriebsmodi des Arrays gemäß der Spannungstabelle von 9 anzusteuern. Die Bitleitungsdekodierer/-treiber/-leseverstärker 168 werden von der Steuerung 164 gesteuert, um die Spannungen bereitzustellen, die notwendig sind, um die Bitleitungen 46 der Speicherzellen für die verschiedenen Betriebsmodi des Arrays gemäß der Spannungstabelle von 9 anzusteuern, und um den Inhalt der Speicherzellen gemäß mehreren der in der Tabelle von 9 gezeigten Betriebsmodi zu lesen.
  • Die VB-Leitungsdekodierer/-treiber stellen die Spannungen bereit, die erforderlich sind, um die VB-Leitungen 96 der Speicherzellen gemäß der Spannungstabelle von 9 anzusteuern. Fachleute werden verstehen, dass, während 13 eine reihenweise Steuerung der VB-Leitungen 96 zeigt, sie nach Reihen des Speicherarrays 162, Blöcken des Speicherarrays 162 oder global für das gesamte Array gemäß Entscheidungen des Speicherarraykonstrukteurs gruppiert werden können.
  • Angesichts der Offenbarung der Betriebsmodi der hierin beschriebenen Speicherzellen sind Fachleute ohne weiteres in der Lage, eine Steuerung 164 für jedes bestimmte Array zu konfigurieren, das innerhalb des Schutzumfangs der vorliegenden Erfindung in Betracht gezogen wird. Die Steuerung ist insbesondere konfiguriert, um das unter Bezugnahme auf 14 beschriebene Verfahren durchzuführen, auf das nun aufmerksam gemacht wird.
  • Nun Bezug nehmend auf 14, bei der ein Flussdiagramm ein veranschaulichendes Verfahren 180 für einen Betrieb der Speicherzellen der vorliegenden Erfindung zeigt. Das Verfahren beginnt bei Bezugsziffer 182.
  • Bei Bezugszeichen 184 werden beim Einschalten der integrierten Schaltung die kreuzgekoppelten Latches 52, 62, 72, 82 der Speicherzellen 50, 60, 70 oder 80 auf 0,8 V eingeschaltet und auf einen vorbestimmten Zustand eingestellt. Wie oben angegeben, verwendet dies eine maximale Spannung von 0,8 V für die kreuzgekoppelten Latches 52, 62, 72, 82 der Speicherzellen 50, 60, 70 oder 80. Als Nächstes werden bei der Bezugsziffer 186 die Daten in den ReRAMs in den PROMs, die den Speicherzellen zugeordnet sind, in die Speicherzellen 50, 60, 70 oder 80 geladen, wie in Bezug auf die Tabelle von 9 beschrieben.
  • Als nächstes werden bei Bezugszeichen 188 korrigierte Daten in bereits bekannte fehlerhafte Stellen (Stellen, an denen ReRAM-basierte PROMs ausgefallen sind) in den Speicher unter Verwendung des vorstehend beschriebenen Vorgangs in Bezug auf 9 in ausgewählte Latches geschrieben. Diese bereits bekannten fehlerhaften Positionen wurden zuvor in einem Fehlerspeicher, entweder On-Chip-Fehlerspeicher 174 oder einem Off-Chip-Fehlerspeicher gespeichert, der Informationen enthält, die sowohl die Positionen der ausgefallenen ReRAM-basierten PROM-Zellen auf der integrierten Schaltung als auch die korrekten Daten identifizieren. Bei Bezugsziffer 190 wird ein Überprüfungsvorgang durchgeführt, um zu bestimmen, ob die Speicherzellen 50, 60, 70 oder 80 alle korrekte Daten enthalten oder ob zusätzliche ReRAM-basierte PROM-Zellen ausgefallen sind. Dieser Überprüfungsvorgang ist vorstehend in Bezug auf 9 beschrieben.
  • Wenn die Speicherzellen 50, 60, 70 oder 80 alle korrekte Daten enthalten, fährt das Verfahren erst bei Bezugszeichen 192 fort, wobei VDD auf 1,5 V erhöht wird, um so den Vorgang zu ermöglichen, und dann bei Bezugszeichen 194, wo der Kern der integrierten Schaltung eingeschaltet wird. Das Verfahren endet bei Bezugszeichen 196.
  • Wenn alle Speicherzellen 50, 60, 70 oder 80 keine korrekten Daten enthalten, weil eine oder mehrere zusätzliche ReRAM-basierte PROM-Zellen ausgefallen sind, fährt das Verfahren bei Bezugszeichen 198 fort, wo ein Vorwärtsfehlerkorrekturcode (FEC) (wie etwa ein in Speicheranwendungen verwendeter ECC-Fehlercode), der in einem On-Chip- oder Off-Chip-FEC-Speicher (nicht gezeigt) gespeichert ist, verwendet wird, um die Positionen der fehlerhaften Daten zu bestimmen. Die Steuerung 164 von 13 kann die für diesen Vorgang erforderliche FEC-Funktion ausführen. Bei Bezugszeichen 200 werden die korrekten Daten, die aus dem FEC-Code berechnet wurden, in den kreuzgekoppelten Latch der Speicherzelle geschrieben, wie vorstehend unter Bezugnahme auf 9 beschrieben. Dann werden bei Bezugszeichen 202 die Position der fehlerhaften Daten und die korrigierten Daten in den Fehlerspeicher geschrieben. Das Verfahren kehrt zurück zu Bezugszeichen 190, wo erneut eine Überprüfungsvorgang durchgeführt wird, um zu bestimmen, ob die Speicherzellen 50, 60, 70 oder 80 alle korrekte Daten enthalten. Die Schleife von Bezugszeichen 190 bis 202 wird ausgeführt, bis bestimmt wird, dass alle Speicherzellen 50, 60, 70 oder 80 korrekte Daten enthalten.
  • Nun Bezug nehmend auf 15A und 15B werden ein schematisches Diagramm eines beispielhaften in Reihe geschalteten Paars von ReRAM-Vorrichtungen 54 und 56 (3) und eine Querschnittsansicht der ReRAM-Vorrichtungen, die als ein in Silizium implementierter Stapel 210 ausgebildet sind, jeweils gemäß einem Gesichtspunkt der Erfindung gezeigt. Der Stapel 210 ist auf einer ersten Metallschichtleitung 212 gebildet gezeigt. Eine erste Elektrode 214 für die ReRAM-Vorrichtung 54, die aus einem Material wie etwa TiN oder TaN gebildet ist, wird über der Metallleitung 212 abgeschieden. In einer Ausführungsform der Erfindung kann diese erste Elektrode 214 eine Dicke im Bereich von 125 Å aufweisen. Eine zweiteilige Schaltschicht (manchmal als Festelektrolytschicht bezeichnet), die aus einer Schicht 216a aus einem Material wie Wolfram (W), das über der ersten Elektrode 214 abgeschieden ist, und einer Schicht 216b aus einem Material wie undotiertem amorphem Si, das über der Schicht 216 a abgeschieden ist, gebildet ist. In einer Ausführungsform der Erfindung kann die Schicht 216a eine Dicke im Bereich von 50 Ä und die Schicht 216b eine Dicke im Bereich von etwa 30 Ä aufweisen.
  • Eine zweite Elektrode 218 sowohl für die ReRAM-Vorrichtung 54 als auch für die ReRAM-Vorrichtung 56, die aus einem Material wie etwa Al gebildet ist, wird über der Schaltschicht 216a/216b abgeschieden. In einer Ausführungsform der Erfindung kann diese zweite Elektrode 218 eine Dicke im Bereich von etwa 120 Ä aufweisen. Eine zweiteilige Schaltschicht für die ReRAM-Vorrichtung 56, die aus einer Schicht 220a aus einem Material wie etwa undotiertem amorphem Si gebildet ist, wird über der zweiten Elektrode 218 abgeschieden, und eine Schicht 220b, die aus einem Material wie etwa W gebildet ist, wird über der Schicht 220a abgeschieden. In einer Ausführungsform der Erfindung kann diese Schaltschicht 220a eine Dicke im Bereich von etwa 30 Ä und die Schicht 220b eine Dicke im Bereich von etwa 50 Ä aufweisen. Die W-Schicht wird verwendet, um die Grenzflächenschicht zwischen der Si-Schicht 216b und der ersten Elektrode 214 glatt zu machen, und es wird angenommen, dass sie die Lebensdauer unterstützt. Die W-Schicht kann in den Schaltschichten für beide ReRAM-Vorrichtungen 54 und 56 weggelassen werden.
  • Über der Schaltschicht 220b ist eine erste Elektrode 222 für die ReRAM-Vorrichtung 54 abgeschieden, die aus einem Material wie TiN oder TaN gebildet ist. In einer Ausführungsform der Erfindung kann diese erste Elektrode 222 eine Dicke im Bereich von 125 Å aufweisen.
  • 16A bis 16F sind Querschnittsansichten des ReRAM-Stapels 210 von 15B, die ausgewählte fortschreitende Herstellungsschritte zeigen, die verwendet werden, um ihn als Teil eines Halbleiterherstellungsprozesses herzustellen.
  • Der Prozess beginnt, nachdem die Metallleitung 212 mit bekannten Abscheidungs- und Ätztechniken gebildet und definiert wurde. Die erste Elektrode 214 für die ReRAM-Vorrichtung 54 wird über der Metallleitung 212 in einer Dicke, zum Beispiel im Bereich von 125 Å, abgeschieden. Anschließend wird die Schaltschicht 216a (W) über der ersten Elektrode 212 in Dicken von beispielsweise im Bereich von 50 Å abgeschieden und die Schicht 216b (amorphes Si) über der Schicht 216a in einer Dicke von beispielsweise im Bereich von etwa 30 Å gebildet.
  • Die zweite Elektrode 218 sowohl für die ReRAM-Vorrichtung 54 als auch für die ReRAM-Vorrichtung 56 wird dann über der Schaltschicht 216b in einer Dicke von beispielsweise im Bereich von etwa 120 Å abgeschieden. Eine zweiteilige Schaltschicht für die ReRAM-Vorrichtung 56, die aus einer Schicht 220a aus einem Material wie etwa undotiertem amorphem Si gebildet ist, wird über der zweiten Elektrode 218 abgeschieden, und eine Schicht 220b, die aus einem Material wie etwa W gebildet ist, wird über der Schicht 220a abgeschieden. In einer Ausführungsform der Erfindung kann diese Schaltschicht 220a eine Dicke im Bereich von etwa 30 Å und die Schicht 220b eine Dicke im Bereich von etwa 50 Å aufweisen. Die W-Schicht wird verwendet, um die Grenzflächenschicht zwischen dem Si und der angrenzenden Elektrode glatt zu machen, und es wird angenommen, dass sie die Lebensdauer unterstützt. Die W-Schicht kann in den Schaltschichten für beide ReRAM-Vorrichtungen 54 und 56 weggelassen werden.
  • Die erste Elektrode 222 für die ReRAM-Vorrichtung 54 wird dann über der Schaltschicht 220b bis zu einer Dicke von, zum Beispiel, im Bereich von 125 Å abgeschieden. 16 A zeigt die Struktur, die sich ergibt, nachdem diese Verarbeitungsschritte durchgeführt wurden.
  • Nun Bezug nehmend auf 16B wird nun eine Maskenschicht 228 über dem Stapel von Schichten 214, 216a/216b, 218, 220a/220b und 222 gebildet und der Stapel wird unter Verwendung der Metallleitung 212 als Ätzstopp geätzt, um das Profil der ReRAM-Vorrichtungen 54 und 56 zu definieren. 16B zeigt die Struktur, die sich ergibt, nachdem diese Verarbeitungsschritte durchgeführt wurden.
  • Nun Bezug nehmend auf 16C wird ein Zwischenschichtdielektrikum (ILD) 224 über der freiliegenden Oberfläche der in 16B gezeigten Struktur abgeschieden, um den gesamten Stapel von Schichten abzudecken, welche die ReRAM-Vorrichtungen 54 und 56 bilden. 16C zeigt die Struktur, die sich ergibt, nachdem dieser Verarbeitungsschritt durchgeführt wurde.
  • Nun Bezug nehmend auf 16D wird die obere Oberfläche des ILD 224 planarisiert, beispielsweise unter Verwendung eines CMP-Prozesses (chemischmechanisches Polieren), um die obere Oberfläche der ersten Elektrode 222 für die ReRAM-Vorrichtung 54 freizulegen. 16D zeigt die Struktur, die sich ergibt, nachdem dieser Verarbeitungsschritt durchgeführt wurde.
  • Nun Bezug nehmend auf 16E wird eine Metallleitung 226 über der planarisierten Oberfläche des ILD 224 abgeschieden, wodurch ein elektrischer Kontakt mit der ersten Elektrode 222 hergestellt wird. Eine Maskenschicht 230 wird über der planarisierten Oberfläche des ILD 222 gebildet und der freigelegte Abschnitt der ersten Elektrode 226 wird weggeätzt, um die Metallleitung 226 zu definieren, wobei das ILD 224 als Ätzstopp verwendet wird. 16E zeigt die Struktur bis zur Durchführung des Ätzschrittes.
  • Nun Bezug nehmend auf 16F wurde die Maskenschicht 230 entfernt, um die definierte Metallleitung 226 freizulegen. 16F zeigt die fertige Stapelstruktur der ReRAM-Vorrichtung. Herkömmliche Backend-Verarbeitungsschritte bei der Halbleiterverarbeitung (nicht gezeigt) werden dann durchgeführt, um die integrierte Schaltung, welche die gestapelten ReRAM-Vorrichtungen enthält, fertigzustellen.
  • Durchschnittsfachleute werden verstehen, dass die in 7 und der Tabelle von 9 dargestellten Spannungs- und Stromwerte repräsentative Werte für veranschaulichende Speicherzellen gemäß der vorliegenden Erfindung sind und dass diese Spannungswerte je nach einzelnen integrierten Schaltungen, die unterschiedliche Transistorkonstruktionen und Konstruktionsregeln verwenden, variieren. Die Vorspannungsstromstärken in jeder Konstruktion sind so eingestellt, dass der Latch während der Lesevorgänge mit ausreichendem Strom arbeitet, um zu verhindern, dass der Lesevorgang die Zelle stört. Auf ähnliche Art und Weise sind die Vorspannungsstromstärken in jeder Konstruktion so eingestellt, dass während der Schreibvorgänge die Verriegelung mit einem niedrigeren Stromwert arbeitet, damit die Schreibquelle den bestehenden Latch-Zustand überwinden kann. Diese Konstruktionsparameter liegen weit innerhalb der Durchschnittskenntnis.
  • Wenngleich die Ausführungsformen und Anwendungen dieser Erfindung gezeigt und beschrieben wurden, wäre für den Fachmann ersichtlich, dass viel mehr Modifikationen als die oben angegebenen möglich sind, ohne von den erfindungsgemäßen Konzepten abzuweichen. Die Erfindung ist daher außer hinsichtlich des Grundgedankens der beigefügten Ansprüche als nicht eingeschränkt anzusehen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 16/249291 [0002]
    • US 8415650 [0005]
    • US 5770885 [0095]

Claims (22)

  1. Stabilisierte Speicherzelle mit stabilisierter Einzelereignisstörung (SEU), die Folgendes umfasst: einen Latch-Abschnitt, der einen kreuzgekoppelten Latch einschließt; und mindestens einen Kreuzkopplungsschaltungspfad in dem Latch-Abschnitt, der ein erstes in Reihe geschaltetes Paar vertikaler Widerstände einschließt.
  2. SEU-stabilisierte Speicherzelle nach Anspruch 1, wobei das erste in Reihe geschaltete Paar vertikaler Widerstände fabrikneue resistive Direktzugriffsspeicher-(ReRAM)Vorrichtungen umfasst.
  3. SEU-stabilisierte Speicherzelle nach Anspruch 1, wobei das erste in Reihe geschaltete Paar vertikaler Widerstände unprogrammierte Antischmelzsicherungen umfasst.
  4. SEU-stabilisierte Speicherzelle nach Anspruch 1, wobei das erste in Reihe geschaltete Paar vertikaler Widerstände hochohmige Vorrichtungen umfasst.
  5. SEU-stabilisierte Speicherzelle nach Anspruch 1, wobei der Latch-Abschnitt Folgendes umfasst: einen ersten p-Kanal-Transistor, der zwischen einem ersten Spannungsversorgungsknoten und einem ersten komplementären Ausgangsknoten gekoppelt ist; einen ersten n-Kanal-Transistor, der zwischen dem ersten komplementären Ausgangsknoten und einem zweiten Spannungsversorgungsknoten gekoppelt ist; einen zweiten p-Kanal-Transistor, der zwischen dem ersten Spannungsversorgungsknoten und einem zweiten komplementären Ausgangsknoten gekoppelt ist; einen zweiten n-Kanal-Transistor, der zwischen dem zweiten komplementären Ausgangsknoten und dem zweiten Spannungsversorgungsknoten gekoppelt ist; wobei die Gates des ersten p-Kanal-Transistors und des ersten n-Kanal-Transistors miteinander verbunden und mit dem zweiten komplementären Ausgangsknoten gekoppelt sind, und die Gates des zweiten p-Kanal-Transistors und des zweiten n-Kanal-Transistors miteinander verbunden und mit dem ersten der komplementären Ausgangsknoten verbunden gekoppelt sind.
  6. SEU-stabilisierte Speicherzelle nach Anspruch 5, wobei; die Speicherzelle in einem Array von Speicherzellen angeordnet ist; einer der komplementären Ausgangsknoten des kreuzgekoppelten Latch-Abschnitts über einen Auswahltransistor mit einer Bitleitung in der Matrix gekoppelt ist, wobei der Auswahltransistor ein Gate aufweist, das mit einer Wortleitung in dem Array gekoppelt ist; und die programmierbare und löschbare ReRAM-Vorrichtung über einen PROM-Auswahltransistor mit einem der komplementären Ausgangsknoten des kreuzgekoppelten Latch-Abschnitts gekoppelt ist, wobei ein Gate des PROM-Auswahltransistors mit einer PROM-Wortleitung in dem Array gekoppelt ist.
  7. SEU-stabilisierte Speicherzelle nach Anspruch 1, die ferner Folgendes umfasst: einen programmierbaren Festwertspeicherabschnitt (PROM-Abschnitt), der zwischen einem der komplementären Ausgangsknoten des Latch-Abschnitts und einer VB-Vorspannleitung gekoppelt ist, wobei der PROM-Abschnitt eine programmierbare und löschbare ReRAM-Vorrichtung einschließt.
  8. SEU-stabilisierte Speicherzelle nach Anspruch 5, wobei die programmierbare und löschbare ReRAM-Vorrichtung über einen PROM-Auswahltransistor mit einem der komplementären Ausgangsknoten des Latch-Abschnitts gekoppelt ist.
  9. SEU-stabilisierte Speicherzelle nach Anspruch 5, wobei die Gates des zweiten p-Kanal-Transistors und des zweiten n-Kanal-Transistors über das erste in Reihe geschaltete Paar vertikaler Widerstände mit dem ersten der komplementären Ausgangsknoten gekoppelt sind.
  10. SEU-stabilisierte Speicherzelle nach Anspruch 5, wobei die Gates des ersten p-Kanal-Transistors und des ersten n-Kanal-Transistors über das zweite in Reihe geschaltete Paar vertikaler Widerstände mit dem zweiten der komplementären Ausgangsknoten gekoppelt sind.
  11. SEU-stabilisierte Speicherzelle nach Anspruch 5, wobei: die Gates des zweiten p-Kanal-Transistors und des zweiten n-Kanal-Transistors miteinander verbunden und über das erste in Reihe geschaltete Paar vertikaler Widerstände mit dem ersten der komplementären Ausgangsknoten verbunden sind, und die Gates des ersten p-Kanal-Transistors und des ersten n-Kanal-Transistors miteinander verbunden und über ein zweites Reihe geschaltete Paar vertikaler Widerstände mit dem zweiten der komplementären Ausgangsknoten verbunden sind.
  12. SEU-stabilisierte Speicherzelle nach Anspruch 5, wobei: der erste p-Kanal-Transistor über einen ersten p-Kanal-Vorspannungstransistor mit dem ersten der komplementären Ausgangsknoten gekoppelt ist; der erste n-Kanal-Transistor über einen ersten n-Kanal-Vorspannungstransistor mit dem ersten der komplementären Ausgangsknoten gekoppelt ist; der zweite p-Kanal-Transistor über einen zweiten p-Kanal-Vorspannungstransistor mit dem zweiten der komplementären Ausgangsknoten gekoppelt ist; und der zweite n-Kanal-Transistor über einen zweiten n-Kanal-Vorspannungstransistor mit dem zweiten der komplementären Ausgangsknoten gekoppelt ist.
  13. SEU-stabilisierte Speicherzelle nach Anspruch 12, wobei: der erste und der zweite p-Kanal-Vorspannungstransistor Gates aufweisen, die mit einer Pbias-Leitung in einem Array gekoppelt sind; und der erste und der zweite n-Kanal-Vorspannungstransistor Gates aufweisen, die mit einer Nbias-Leitung in dem Array gekoppelt sind.
  14. SEU-stabilisierte Speicherzelle nach Anspruch 1, wobei der kreuzgekoppelte Latch mit einer hochohmigen Spannungsversorgungsquelle gekoppelt ist.
  15. SEU-stabilisierte Speicherzelle nach Anspruch 9, wobei: das erste in Reihe geschaltete Paar vertikaler Widerstände als vertikaler Stapel ausgebildet ist; und der vertikale Stapel eine erste Elektrode für eine erste ReRAM-Vorrichtung, die über einem Metallsegment einer ersten Metallisierungsschicht in der integrierten Schaltung angeordnet ist, eine Schaltschicht für die erste ReRAM-Vorrichtung, die über der ersten Elektrode für die erste ReRAM-Vorrichtung angeordnet ist, eine zweite Elektrode für sowohl die erste ReRAM-Vorrichtung als auch eine zweite ReRAM-Vorrichtung, die über der Schaltschicht für die erste ReRAM-Vorrichtung angeordnet ist, eine Schaltschicht für die zweite ReRAM-Vorrichtung, die über der zweiten Elektrode für die erste und zweite ReRAM-Vorrichtung angeordnet ist, und eine erste Elektrode für die zweite ReRAM-Vorrichtung, die über der Schaltschicht für die zweite ReRAM-Vorrichtung angeordnet ist, umfasst.
  16. SEU-stabilisierte Speicherzelle nach Anspruch 15, wobei: die zwei Schichten der ersten Schaltschicht eine erste Schicht, die aus Wolfram gebildet ist, und eine zweite Schicht, die aus amorphem Silizium gebildet ist, umfassen; und die beiden Schichten der zweiten Schaltschicht eine erste Schicht, die aus amorphem Silizium gebildet ist und eine zweite Schicht, die aus Wolfram gebildet ist, umfassen.
  17. Speicherzelle nach Anspruch 1, wobei: das erste in Reihe geschaltete Paar vertikaler Widerstände als vertikaler Stapel ausgebildet ist; und der vertikale Stapel eine erste Elektrode für eine erste ReRAM-Vorrichtung, die über einem Metallsegment einer ersten Metallisierungsschicht in der integrierten Schaltung angeordnet ist, eine Schaltschicht für die erste ReRAM-Vorrichtung, die über der ersten Elektrode für die erste ReRAM-Vorrichtung angeordnet ist, eine zweite Elektrode für sowohl die erste ReRAM-Vorrichtung als auch eine zweite ReRAM-Vorrichtung, die über der Schaltschicht für die erste ReRAM-Vorrichtung angeordnet ist, eine Schaltschicht für die zweite ReRAM-Vorrichtung, die über der zweiten Elektrode für die erste und zweite ReRAM-Vorrichtung angeordnet ist, und eine erste Elektrode für die zweite ReRAM-Vorrichtung, die über der Schaltschicht für die zweite ReRAM-Vorrichtung angeordnet ist, umfasst.
  18. SEU-stabilisierte Speicherzelle nach Anspruch 15 oder Anspruch 17, wobei: die erste Schaltschicht zwei Schichten umfasst; und die zweite Schicht zwei Schichten umfasst.
  19. SEU-stabilisierte Speicherzelle nach Anspruch 17, wobei: die zwei Schichten der ersten Schaltschicht eine erste Schicht, die aus Wolfram gebildet ist, und eine zweite Schicht, die aus amorphem Silizium gebildet ist, umfassen; und die beiden Schichten der zweiten Schaltschicht eine erste Schicht, die aus amorphem Silizium gebildet ist und eine zweite Schicht, die aus Wolfram gebildet ist, umfassen.
  20. SEU-stabilisierte Speicherzelle nach Anspruch 15 oder Anspruch 18, wobei: die ersten Elektroden für die erste und die zweite ReRAM-Vorrichtung eines von TiN und TaN umfassen.
  21. SEU-stabilisierte Speicherzelle nach Anspruch 15 oder Anspruch 17, wobei: die zweite Elektrode sowohl für die erste ReRAM-Vorrichtung als auch für eine zweite ReRAM-Vorrichtung Al umfasst.
  22. Verfahren zum Betreiben eines Arrays von SEU-stabilisierten Speicherzellen in einer integrierten Schaltung, wobei das Verfahren Folgendes umfasst: Anlegen von Leistung an die integrierte Schaltung mit einer reduzierten Versorgungsspannung; Einstellen von kreuzgekoppelten Latches der Speicherzellen auf einen anfänglichen vorbestimmten Zustand; Laden von Daten in die Speicherzellen von ReRAMs in PROMs, die den Speicherzellen zugeordnet sind; Schreiben korrigierter Daten aus einem Fehlerspeicher in bereits bekannte Positionen, an denen ReRAM-basierte PROM-Zellen ausgefallen sind; Durchführen eines Überprüfungsvorgangs, um zu bestimmen, ob die Speicherzellen alle korrekte Daten enthalten; wenn die Speicherzellen alle korrekte Daten enthalten, Erhöhen der Versorgungsspannung auf einen Betriebspegel und Einschalten eines Kerns der integrierten Schaltung; wenn alle Speicherzellen keine korrekten Daten enthalten, Verwenden eines Vorwärtsfehlerkorrektur-(FEC-)Codes, um Positionen falscher Daten zu bestimmen; Schreiben korrekter Daten, die aus dem FEC-Code berechnet wurden, in kreuzgekoppelte Latches von Speicherzellen, die als fehlerhafte Daten aufweisend identifiziert wurden; Schreiben der Position der falschen Daten und der korrigierten Daten in den Fehlerspeicher; und erneutes Durchführen eines Überprüfungsvorgangs, um zu bestimmen, ob die Speicherzellen alle korrekte Daten enthalten.
DE112019006993.4T 2019-03-08 2019-07-23 Speicherzellen mit stabilisierter einzelereignisstörung Pending DE112019006993T5 (de)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201962815798P 2019-03-08 2019-03-08
US62/815,798 2019-03-08
US16/363,619 2019-03-25
US16/363,619 US11031078B2 (en) 2019-03-08 2019-03-25 SEU stabilized memory cells
PCT/US2019/043106 WO2020185248A1 (en) 2019-03-08 2019-07-23 Single event upset stabilized memory cells

Publications (1)

Publication Number Publication Date
DE112019006993T5 true DE112019006993T5 (de) 2021-11-18

Family

ID=72336532

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112019006993.4T Pending DE112019006993T5 (de) 2019-03-08 2019-07-23 Speicherzellen mit stabilisierter einzelereignisstörung

Country Status (4)

Country Link
US (1) US11031078B2 (de)
CN (1) CN113597642A (de)
DE (1) DE112019006993T5 (de)
WO (1) WO2020185248A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11182686B2 (en) * 2019-03-01 2021-11-23 Samsung Electronics Co., Ltd 4T4R ternary weight cell with high on/off ratio background

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5770885A (en) 1990-04-12 1998-06-23 Actel Corporation Electrically programmable antifuse incorporating dielectric and amorphous silicon interlayers
US8415650B2 (en) 2009-07-02 2013-04-09 Actel Corporation Front to back resistive random access memory cells

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3684214D1 (de) 1985-09-30 1992-04-16 Honeywell Inc Strahlungsfeste speicherzelle.
JP3359354B2 (ja) 1991-06-24 2002-12-24 テキサス インスツルメンツ インコーポレイテツド 向上されたダイナミック負フィードバッグを備えた電子ラッチ
US6696874B2 (en) 2002-07-23 2004-02-24 Bae Systems, Information And Electronic Systems Integration, Inc. Single-event upset immune flip-flop circuit
US7200031B2 (en) 2005-03-16 2007-04-03 Honeywell International, Inc. Proton and heavy ion SEU resistant SRAM
US7402847B2 (en) 2005-04-13 2008-07-22 Axon Technologies Corporation Programmable logic circuit and method of using same
US7746682B2 (en) 2005-11-03 2010-06-29 Agata Logic Inc. SEU hardened latches and memory cells using programmable resistance devices
US7482831B2 (en) 2006-05-10 2009-01-27 Alcatel-Lucent Usa Inc. Soft error tolerant flip flops
US20090219752A1 (en) 2008-02-28 2009-09-03 Larry Wissel Apparatus and Method for Improving Storage Latch Susceptibility to Single Event Upsets
US8054099B2 (en) 2009-07-29 2011-11-08 The Boeing Company Method and apparatus for reducing radiation and cross-talk induced data errors
JP5823833B2 (ja) * 2011-11-25 2015-11-25 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP6306466B2 (ja) 2014-07-31 2018-04-04 株式会社フローディア 不揮発性ｓｒａｍメモリセル、および不揮発性半導体記憶装置
CN105445653B (zh) 2014-09-29 2019-11-08 恩智浦美国有限公司 具有低功耗扫描触发器的集成电路
US9368208B1 (en) * 2015-04-20 2016-06-14 Board Of Regents, The University Of Texas System Non-volatile latch using magneto-electric and ferro-electric tunnel junctions
US20170179382A1 (en) 2015-12-17 2017-06-22 Microsemi SoC Corporation Low leakage resistive random access memory cells and processes for fabricating same
JP6858941B2 (ja) 2016-12-26 2021-04-14 国立大学法人東北大学 不揮発性ラッチ装置及び不揮発性フリップフロップ装置
US20190228825A1 (en) 2018-01-24 2019-07-25 Microsemi Soc Corp. Vertical resistor based sram cells
US10714180B2 (en) 2018-02-01 2020-07-14 Microsemi Soc Corp. Hybrid configuration memory cell

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5770885A (en) 1990-04-12 1998-06-23 Actel Corporation Electrically programmable antifuse incorporating dielectric and amorphous silicon interlayers
US8415650B2 (en) 2009-07-02 2013-04-09 Actel Corporation Front to back resistive random access memory cells

Also Published As

Publication number Publication date
CN113597642A (zh) 2021-11-02
US11031078B2 (en) 2021-06-08
US20200286559A1 (en) 2020-09-10
WO2020185248A1 (en) 2020-09-17

Similar Documents

Publication Publication Date Title
DE112019000653T5 (de) Hybrid-Konfigurationsspeicherzelle
DE60305217T2 (de) Speichervorrichtung mit Schalter für hohe Spannungen
DE102005036555B4 (de) Programmieren programmierbarer resistiver Speichervorrichtungen
DE3032657C2 (de)
DE3037315C2 (de)
DE602004007173T2 (de) Nichtflüchtiger Halbleiterspeicher
DE69227413T2 (de) Zwischenspeicherschaltung für Daten mit einer nichtlöschbaren Speicherzelle
DE60109887T2 (de) Einmalig programmierbare nichtflüchtige Halbleiterspeicheranordnung und Verfahren zu deren Herstellung
DE102005030143B4 (de) Speicherelement für eine nichtflüchtige Speicherung unter Verwendung von Widerstandselementen
DE60006177T2 (de) Block-löschbare Halbleiterspeicherschaltung mit Ersetzung defekter Speicherblöcke
DE10133646A1 (de) Magnetdünnfilmspeichervorrichtung zum schnellen und stabilen Lesen von Daten
DE4407732C2 (de) Nicht-flüchtiger Halbleiterspeicher
DE102006017480B4 (de) Schaltungsanordnung mit einer nicht-flüchtigen Speicherzelle und Verfahren
DE4132826C2 (de) Elektrisch löschbare und programmierbare Halbleiter-Speicheranordnung
DE112019000296T5 (de) Sram-zelle zum sperren von seu (störungen durch einzelereignisse)
DE112016000654T5 (de) Mehrzustands-Programmierung für nichtflüchtigen Speicher
DE102005017534A1 (de) Nichtflüchtige ferroelektrische Speichervorrichtung
DE10214898A1 (de) Speicherschaltung
DE69020461T2 (de) Halbleiterspeichergerät und Verfahren zu dessen Herstellung.
DE112004002678B4 (de) Elektrisch programmierbares 2-Transistoren-Sicherungselement mit einfacher Polysiliziumschicht und elektrisch programmierbare Transistor-Sicherungszelle
DE69332966T2 (de) Halbleiterspeicherbauelement
DE68925087T2 (de) Halbleiterspeicheranordnung, welche ein Herabsetzen der Anzahl mangelhafter Bits erlaubt
DE10034230A1 (de) Leseverstärkerschaltung zur Verwendung in einem nicht-flüchtigen Halbleiterspeicherbauelement
DE68918830T2 (de) Nichtflüchtige Halbleiterspeicheranordnung, fähig um einen durch einen Überlöschungszustand verursachten Lesefehler zu verhindern.
DE112019006993T5 (de) Speicherzellen mit stabilisierter einzelereignisstörung

Legal Events

Date Code Title Description
R012 Request for examination validly filed