DE112019000653T5 - Hybrid-Konfigurationsspeicherzelle - Google Patents

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DE112019000653T5
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memory cells
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John L. McCollum
Jonathan W. Greene
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Microsemi SoC Corp
Original Assignee
Microsemi SoC Corp
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Abstract

Eine Konfigurationsspeicherzelle schließt einen Latch-Abschnitt einschließlich eines kreuzgekoppelten Latchs mit komplementären Ausgangsknoten und einen programmierbaren Festwertspeicherabschnitt (PROM-Abschnitt) ein, der mit einem der komplementären Ausgangsknoten des Latch-Abschnitts gekoppelt ist, wobei der PROM-Abschnitt eine programmierbare und löschbare ReRAM-Vorrichtung einschließt.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Die vorliegende Erfindung bezieht sich auf die Technologie integrierter Schaltkreise. Insbesondere bezieht sich die vorliegende Erfindung auf Konfigurationsspeicherzellen für benutzerkonfigurierbare integrierte Schaltungen und auf eine Hybrid-Konfigurationsspeicherzelle.
  • Statische Direktzugriffsspeicherzellen (SRAM-Zellen) werden häufig als Konfigurationsspeicherzellen für eine Vielzahl von benutzerprogrammierbaren integrierten Schaltungen verwendet, wie integrierte Schaltungen Field Programmable Gate-Array (FPGA). Bei Inbetriebnahme des Chips werden die SRAM-Zellen aus einem nichtflüchtigen Speicher-Array geladen, das sich entweder auf der integrierten Schaltung oder außerhalb der integrierten Schaltung befindet. Daraus ergeben sich mehrere Probleme.
  • Ein erstes Problem ist die Zeit, die benötigt wird, um den Konfigurationsspeicher bei jeder Inbetriebnahme der Schaltung aus dem nichtflüchtigen Speicher zu laden. Natürlich nimmt dieses Problem bei großen benutzerprogrammierbaren integrierten Schaltungen zu. Zusätzlich wird ein erheblicher Teil der Rohchipfläche durch den nichtflüchtigen On-Chip-Speicher verbraucht, was zu Kosten- und Ertragsproblemen führt. Außerdem muss der Herstellungsprozess geändert werden, um nichtflüchtige On-Chip-Speicher herzustellen.
  • Eine Alternative ist ein Einsatz eines nichtflüchtigen Off-Chip-Speichers zum Speichern des Konfigurationscodes. Ein Problem dieser Lösung besteht darin, dass sie Hackern die Möglichkeit bietet, Zugriff auf den Konfigurationscode zu erhalten.
  • Aus diesen und anderen Gründen wäre es wünschenswert, einen nichtflüchtigen On-Chip-Speicher für SRAM-Konfigurationszellencode bereitzustellen, der keine langen Ladezeiten des Konfigurationsspeichers erfordert, nur minimale zusätzliche Rohchipfläche beansprucht und die Komplexität des Herstellungsprozesses nicht beeinträchtigt. Durch Bereitstellen der Hybrid-Konfigurationsspeicherzelle vermeidet die vorliegende Erfindung die mit Off-Chip-Konfigurationsdatenspeicherung verbundenen Probleme. Es hat sich gezeigt, dass die verschiedenen Formen von On-Chip-PROM-Zellen, einschließlich ReRAM und anderer Vorrichtungen, aufgrund einer Vielzahl von Mechanismen willkürliche Ausfälle erleiden. Durch Bereitstellen alternativer Möglichkeiten zum Laden der Latch-Konfigurationsspeicherzelle der vorliegenden Erfindung vermeidet die vorliegende Erfindung auch die Probleme in Verbindung mit Ausfällen des nichtflüchtigen On-Chip-Speichers, wie es hierin ausführlich beschrieben ist.
  • Zusätzlich sind kreuzgekoppelte Latch-SRAM-Speicherzellen anfällig für Ereignisse Single Event Upsset (SEU-Ereignisse), bei denen ein Teilchenschlag auf einen empfindlichen Knoten den Zustand des Latchs umkehren kann. Ein weiterer Gesichtspunkt der vorliegenden Erfindung stellt einen vertikalen Widerstand in einem oder beiden der Kreuzkopplungspfade des Latchs in der SRAM-Zelle bereit, um das Problem von SEU-Ereignissen zu vermeiden und zu verhindern, dass transiente Teilchenschläge die Zustände der SRAM-Latchs verändern.
  • KURZDARSTELLUNG
  • Gemäß einem Gesichtspunkt der vorliegenden Erfindung schließt eine Konfigurationsspeicherzelle einen Latch-Abschnitt einschließlich eines kreuzgekoppelten Latchs mit komplementären Ausgangsknoten und einen auf einem resistiven Direktzugriffsspeicher (ReRAM) basierenden PROM-Abschnitt (programmierbarem Festwertspeicher, PROM) ein, der mit einem der komplementären Ausgangsknoten des Latch-Abschnitts gekoppelt ist, wobei der auf ReRAM basierende PROM-Abschnitt eine programmierbare und löschbare ReRAM-Vorrichtung einschließt.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung schließt eine Konfigurationsspeicherzelle einen Latch-Abschnitt einschließlich eines kreuzgekoppelten Latchs mit komplementären Ausgangsknoten, mindestens einen kreuzgekoppelten Schaltungspfad einschließlich eines vertikalen Widerstands, und einen PROM-Abschnitt auf ReRAM-Basis ein, der mit einem der komplementären Ausgangsknoten des Latch-Abschnitts gekoppelt ist, wobei der ReRAM-basierte ROM-Abschnitt eine programmierbare und löschbare ReRAM-Vorrichtung einschließt.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung ist die programmierbare und löschbare ReRAM-Vorrichtung über einen p-Kanal-Zugriffstransistor mit einem der komplementären Ausgangsknoten des Latch-Abschnitts gekoppelt.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung schließt der Latch-Abschnitt einen ersten p-Kanal-Transistor, der zwischen einem ersten Spannungsversorgungsknoten und einem ersten der komplementären Ausgangsknoten gekoppelt ist, einen ersten n-Kanal-Transistor, der zwischen dem ersten der komplementären Ausgangsknoten und einem zweiten Spannungsversorgungsknoten gekoppelt ist, einen zweiten p-Kanal-Transistor, der zwischen dem ersten Spannungsversorgungsknoten und dem ersten der komplementären Ausgangsknoten gekoppelt ist, und einen zweiten n-Kanal-Transistor ein, der zwischen dem ersten der komplementären Ausgangsknoten und dem zweiten Spannungsversorgungsknoten gekoppelt ist. Die Gates des ersten p-Kanal-Transistors und des ersten n-Kanal-Transistors sind gemeinsam mit dem zweiten der komplementären Ausgangsknoten verbunden, und die Gates des zweiten p-Kanal-Transistors und des zweiten n-Kanal-Transistors sind gemeinsam mit dem ersten der komplementären Ausgangsknoten verbunden.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung sind die Gates des zweiten p-Kanal-Transistors und des zweiten n-Kanal-Transistors über den vertikalen Widerstand mit dem ersten der komplementären Ausgangsknoten verbunden.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung sind die Gates des ersten p-Kanal-Transistors und des ersten n-Kanal-Transistors über den vertikalen Widerstand mit dem zweiten der komplementären Ausgangsknoten verbunden.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung sind die Gates des zweiten p-Kanal-Transistors und des zweiten n-Kanal-Transistors über einen ersten vertikalen Widerstand mit dem ersten der komplementären Ausgangsknoten verbunden, und die Gates des ersten p-Kanal-Transistors und des ersten n-Kanal-Transistors sind über einen zweiten vertikalen Widerstand mit dem zweiten der komplementären Ausgangsknoten verbunden.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung ist der erste p-Kanal-Transistor über einen ersten p-Kanal-Vorspannungstransistor zwischen dem ersten Spannungsversorgungsknoten und dem ersten der komplementären Ausgangsknoten gekoppelt, ist der erste n-Kanal-Transistor über einen ersten n-Kanal-Vorspannungstransistor zwischen dem ersten der komplementären Ausgangsknoten und dem zweiten Spannungsversorgungsknoten gekoppelt, ist der zweite p-Kanal-Transistor über einen zweiten p-Kanal-Vorspannungstransistor zwischen dem ersten Spannungsversorgungsknoten und dem ersten der komplementären Ausgangsknoten gekoppelt, und ist der zweite n-Kanal-Transistor über einen zweiten n-Kanal-Vorspannungstransistor zwischen dem ersten der komplementären Ausgangsknoten und dem zweiten Spannungsversorgungsknoten gekoppelt. Der erste und der zweite p-Kanal-Vorspannungstransistor weisen Gates auf, die mit einer Pbias-Leitung in dem gekoppelt sind, und der erste und der zweite n-Kanal-Vorspannungstransistor weisen Gates auf, die mit einer Nbias-Leitung in dem Array gekoppelt sind.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung ist die Konfigurationsspeicherzelle in einem Array von Konfigurationsspeicherzellen angeordnet. Einer der komplementären Ausgangsknoten des kreuzgekoppelten Latchs-Abschnitts ist über einen n-Kanal-Zugriffstransistor mit einer Bitleitung in dem Array gekoppelt, wobei der n-Kanal-Zugriffstransistor ein Gate aufweist, das mit einer Wortleitung in dem Array gekoppelt ist, und der p-Kanal-Zugriffstransistor ein Gate aufweist, das mit einer PROM-Wortleitung in dem Array gekoppelt ist.
  • Figurenliste
  • Die Erfindung wird im Folgenden unter Bezugnahme auf Ausführungsformen und die Zeichnung ausführlicher erläutert, bei denen:
    • 1A eine Schemazeichnung einer typischen Hybrid-Konfigurationsspeicherzelle gemäß einem Gesichtspunkt der vorliegenden Erfindung ist;
    • 1B eine Schemazeichnung einer weiteren typischen Hybrid-Konfigurationsspeicherzelle gemäß einem Gesichtspunkt der vorliegenden Erfindung ist;
    • 2 eine Schemazeichnung einer exemplarischen Schaltung zum Bereitstellen von Energie an die Speicherzellen von 1A und 1B bei hohem Widerstand ist;
    • 3 eine Schemazeichnung einer Ausführungsform einer Hybrid-Konfigurationsspeicherzelle gemäß einem Gesichtspunkt der vorliegenden Erfindung ist;
    • 4 eine Schemazeichnung einer Ausführungsform einer Hybrid-Konfigurationsspeicherzelle gemäß einem Gesichtspunkt der vorliegenden Erfindung ist;
    • 5 eine Schemazeichnung eines Paars der Hybrid-Konfigurationsspeicherzellen von 3 ist, die einen normalen Betriebsmodus gemäß einem Gesichtspunkt der vorliegenden Erfindung veranschaulicht;
    • 6 eine Schemazeichnung eines Paars der Hybrid-Konfigurationsspeicherzellen von 3 ist, die die Spannungspotentiale veranschaulicht, die angelegt werden, um eine ausgewählte ReRAM-Vorrichtung zu programmieren, die mit einer Konfigurationsspeicherzelle in einer ausgewählten Reihe eines Arrays solcher Konfigurationsspeicherzellen gemäß einem Gesichtspunkt der vorliegenden Erfindung assoziiert ist;
    • 7 eine Schemazeichnung eines Paars der Hybrid-Konfigurationsspeicherzellen von 3 ist, die die Spannungspotentiale veranschaulicht, die während eines Programmiervorgangs an Konfigurationsspeicherzellen in einer nicht ausgewählten Reihe angelegt werden, um ein Programmieren einer ReRAM-Vorrichtung, die mit einer Konfigurationsspeicherzelle in der nicht ausgewählten Reihe assoziiert ist, gemäß einem Gesichtspunkt der vorliegenden Erfindung zu verhindern;
    • 8 eine Schemazeichnung eines Paars der Hybrid-Konfigurationsspeicherzellen von 3 ist, die die Spannungspotentiale veranschaulicht, die angelegt werden, um eine ausgewählte ReRAM-Vorrichtung, die mit einer Konfigurationsspeicherzelle in einer ausgewählten Reihe assoziiert ist, gemäß einem Gesichtspunkt der vorliegenden Erfindung zu löschen;
    • 9 eine Schemazeichnung eines Paars der Hybrid-Konfigurationsspeicherzellen von 3 ist, die die Spannungspotentiale veranschaulicht, die während eines Löschvorgangs an Konfigurationsspeicherzellen in einer nicht ausgewählten Reihe angelegt werden, um ein Löschen einer ReRAM-Vorrichtung, die mit einer Konfigurationsspeicherzelle in der nicht ausgewählten Reihe assoziiert ist, gemäß einem Gesichtspunkt der vorliegenden Erfindung zu verhindern;
    • 10 eine Schemazeichnung eines Paars der Hybrid-Konfigurationsspeicherzellen von 3 ist, die die während eines Schreibvorgangs angelegten Spannungspotentiale für die Latchs der Konfigurationsspeicherzellen in einer ausgewählten Reihe gemäß einem Gesichtspunkt der vorliegenden Erfindung veranschaulicht;
    • 11 eine Schemazeichnung eines Paars der Hybrid-Konfigurationsspeicherzellen von 3 ist, die die Spannungspotentiale veranschaulicht, die während eines Schreibvorgangs an die Konfigurationsspeicherzellen in einer nicht ausgewählten Reihe für die Latchs der Konfigurationsspeicherzellen in einer anderen Reihe gemäß einem Gesichtspunkt der vorliegenden Erfindung angelegt werden;
    • 12 eine Schemazeichnung eines Paars der Hybrid-Konfigurationsspeicherzellen von 3 ist, die die Spannungspotentiale veranschaulicht, die angelegt werden, um alle Nullen in die Latch-Abschnitte der Konfigurationsspeicherzellen in einem Array bei Inbetriebnahme gemäß einem Gesichtspunkt der vorliegenden Erfindung zu schreiben;
    • 13 eine Schemazeichnung eines Paars der Hybrid-Konfigurationsspeicherzellen aus 3 ist, die die Spannungspotentiale veranschaulicht, die an die Konfigurationsspeicherzellen angelegt werden, um den Inhalt der ReRAM-Vorrichtungen in die Latch-Abschnitte der Konfigurationsspeicherzellen zu schreiben, nachdem sie alle auf null gesetzt wurden;
    • 14 eine Schemazeichnung eines Paars der Hybrid-Konfigurationsspeicherzellen von 3 ist, die die Spannungspotentiale veranschaulicht, die angelegt werden, um die Zustände der Latch-Abschnitte einer Vielzahl von Konfigurationsspeicherzellen zu verifizieren (lesen), nachdem der unter Bezugnahme auf 12 offenbarte Schreibvorgang gemäß einem Gesichtspunkt der vorliegenden Erfindung ausgeführt wurde,
    • 15 eine Schemazeichnung eines Paars der Hybrid-Konfigurationsspeicherzellen von 3 ist, die die Spannungspotentiale veranschaulicht, die an die Konfigurationsspeicherzellen angelegt werden, um die Zustände der ReRAM-Vorrichtungen in den PROMs zu lesen, die mit den Konfigurationsspeicherzellen assoziiert sind;
    • 16 eine Schemazeichnung eines Paars der Hybrid-Konfigurationsspeicherzellen von 3 ist, die die Spannungspotentiale veranschaulicht, die während des normalen Betriebs der Speicherzellen während einer Leseoperation des Zustands der Latchs ausgewählter Konfigurationsspeicherzellen an eine ausgewählte Reihe von Konfigurationsspeicherzellen angelegt werden;
    • 17 eine Schemazeichnung eines Paars der Hybrid-Konfigurationsspeicherzellen von 3 ist, die die Spannungspotentiale veranschaulicht, die während des normalen Betriebs der Speicherzellen während einer Leseoperation des Zustands der Latchs ausgewählter Konfigurationsspeicherzellen an eine nicht ausgewählte Reihe von Konfigurationsspeicherzellen angelegt werden;
    • 18 ein Flussdiagramm ist, das ein Verfahren für ein Betreiben und ein Array der Konfigurationsspeicherzellen der vorliegenden Erfindung darstellt;
    • 19 ein Blockdiagramm ist, das einen Abschnitt eines Arrays von Konfigurationsspeicherzellen zeigt, wie jene, die in den verschiedenen Zeichnungsfiguren hierin dargestellt sind;
    • 20 eine Querschnittsansicht einer typischen Struktur einer Antifuse-Vorrichtung ist, die als vertikaler Widerstand in Ausführungsformen der vorliegenden Erfindung eingesetzt werden kann;
    • 21 eine Querschnittsansicht einer typischen Struktur einer fabrikneuen ReRAM-Vorrichtung ist, die als vertikaler Widerstand in Ausführungsformen der vorliegenden Erfindung eingesetzt werden kann; und
    • 22 eine Querschnittsansicht einer anderen typischen hochohmigen Struktur ist, die als vertikaler Widerstand in Ausführungsformen der vorliegenden Erfindung eingesetzt werden kann.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Fachleute werden erkennen, dass die folgende Beschreibung der vorliegenden Erfindung nur der Veranschaulichung dient und in keinerlei Weise einschränkend zu verstehen ist. Andere Ausführungsformen der Erfindung werden für diese Fachleute ohne Weiteres offensichtlich sein.
  • Nun Bezug nehmend auf 1A zeigt eine Schemazeichnung eine veranschaulichende Hybrid-Konfigurationsspeicherzelle 10 gemäß einem Gesichtspunkt der vorliegenden Erfindung. Die Grundstruktur einer Konfigurationsspeicherzelle 10 ist die eines kreuzgekoppelten Latch-Abschnitts in Kombination mit einem ReRAM-basierten PROM-Abschnitt, der sich in einem einzigen Zellenbereich befindet. Der Ausdruck ReRAM-basierter PROM-Abschnitt wird in der gesamten Patentschrift verwendet, und Durchschnittsfachleute werden erkennen, dass dies ein spezifisches Beispiel ist.
  • In dem kreuzgekoppelten Latch 11 sind ein erster p-Kanal-Transistor 12 und ein erster p-Kanal-Vorspannungstransistor 14 zwischen einem ersten Spannungsversorgungsknoten VDD (16) und einem ersten Ausgangsknoten 18 gekoppelt. Ein erster n-Kanal-Transistor 20 und ein erster n-Kanal-Vorspannungstransistor 22 sind zwischen einem zweiten Spannungsversorgungsknoten VSS (24) und dem ersten Ausgangsknoten 18 und gekoppelt. Die Gates des ersten p-Kanal-Transistors 12 und des ersten n-Kanal-Transistors 20 sind miteinander verbunden. Das Gate des ersten p-Kanal-Vorspannungstransistors 14 ist mit einer Pbias-Spannungsquelle 26 verbunden und das Gate des ersten n-Kanal-Vorspannungstransistors 22 ist mit einer Nbias-Spannungsquelle 28 verbunden.
  • Ein zweiter p-Kanal-Transistor 30 und ein zweiter p-Kanal-Vorspannungstransistor 32 sind zwischen dem Spannungsversorgungsknoten VDD (16) und einem zweiten Ausgangsknoten 34 gekoppelt. Ein zweiter n-Kanal-Transistor 36 und ein zweiter n-Kanal-Vorspannungstransistor 38 sind zwischen dem Spannungsversorgungsknoten VSS (24) und dem zweiten Ausgangsknoten 34 und gekoppelt. Die Gates des zweiten p-Kanal-Transistors 30 und des zweiten n-Kanal-Transistors 36 sind miteinander verbunden. Das Gate des zweiten p-Kanal-Vorspannungstransistors 32 ist mit der Pbias-Spannungsquelle 26 verbunden und das Gate des zweiten n-Kanal-Vorspannungstransistors 38 ist mit der Nbias-Spannungsquelle 28 verbunden.
  • Der erste Ausgangsknoten 18 ist mit der gemeinsamen Verbindung der Gates des zweiten p-Kanal-Transistors 30 und des zweiten n-Kanal-Transistors 36 verbunden. Der zweite Ausgangsknoten 34 ist mit der gemeinsamen Verbindung der Gates des ersten p-Kanal-Transistors 12 und des ersten n-Kanal-Transistors 20 verbunden. Die Verbindungen zwischen den Ausgangsknoten und den Gates der gegenüberliegenden p-Kanal- und n-Kanal-Transistoren ist in der Technik als Kreuzkopplung bekannt und resultiert darin, dass einer der Ausgangsknoten 18, 34 in einem logischen Low-Zustand ist, während der andere Ausgangsknoten 18, 34 in dem logischen High-Zustand ist. Die Kreuzkopplung zwingt jeden Ausgangsknoten dazu, die Gates der gegenüberliegenden p-Kanal- und n-Kanal-Transistoren zu steuern, was in einem stabilen Zustand des kreuzgekoppelten Latchs 11 resultiert. Der erste und der zweite p-Kanal- und n-Kanal-Vorspannungstransistor 14, 32, 22, 38 steuern die Strommenge, die durch den ersten und den zweiten p-Kanal- und n-Kanal-Transistor 12, 20, 30, 35 des kreuzgekoppelten Latchs 11 fließen darf.
  • In der hierin verwendeten Konvention gelten die Konfigurationsspeicherzellen der vorliegenden Erfindung als programmiert, wenn der erste Ausgangsknoten 18 in einem logischen High-Zustand und der zweite Ausgangsknoten 34 in einem logischen Low-Zustand ist. Umgekehrt gelten die Konfigurationsspeicherzellen der vorliegenden Erfindung als gelöscht, wenn der erste Ausgangsknoten 18 in einem logischen Low-Zustand und der zweite Ausgangsknoten 34 in einem logischen High-Zustand ist.
  • Ein Auswahltransistor 40 wird verwendet, um den ersten Ausgangsknoten 18 mit einer Bitleitung 42 zu koppeln, um aus der Konfigurationsspeicherzelle 10 zu lesen und in sie zu schreiben. Der Auswahltransistor 40 ist so gezeigt, dass er ein n-Kanal-Transistor ist, er könnte aber auch ein p-Kanal-Transistor sein, bei dem ein erster Source/Drain des Auswahltransistors 40 mit der Bitleitung 42 und der zweite Source/Drain des Auswahltransistors 40 mit dem ersten Ausgangsknoten 18 verbunden ist. Die Bitleitung 42 ist mit allen Konfigurationsspeicherzellen in einer Spalte eines Arrays solcher Speicherzellen assoziiert. Das Gate des Auswahltransistors 40 ist mit einer Wortleitung 44 verbunden. Die Wortzeile 44 ist mit allen Konfigurationsspeicherzellen in einer Reihe eines Arrays solcher Speicherzellen assoziiert. Durchschnittsfachleute werden verstehen, dass die Reihen- und Spaltenanordnung der Bitleitung 42 und der Wortleitung 44 in einem Speicherarray von Konfigurationsspeicherzellen 10 in der Technik üblich ist, aber auch umgekehrt sein kann.
  • Durchschnittsfachleute werden verstehen, dass einer oder beide von dem ersten Ausgangsknoten 18 und dem zweiten Ausgangsknoten 34 zum Steuern von Schaltungsknoten verwendet werden können, wie Schalttransistoren, die verwendet werden, um programmierbare Verbindungen zwischen Schaltungsknoten einer benutzerprogrammierbaren integrierten Schaltung verwendet werden, oder Eingänge von Logikelementen, wie Nachschlagetabellen (LUTs), die mit einem vorbestimmten Logikpegel versorgt werden müssen, zu programmieren. Derartige Verwendungen der Konfigurationsspeicherzelle 10 und diese Verbindungen werden von Durchschnittsfachleuten gut verstanden und sind daher nicht gezeigt, um die Offenbarung nicht zu komplizieren.
  • Gemäß einem Gesichtspunkt der vorliegenden Erfindung ist jede Konfigurationsspeicherzelle 10 eine zweiteilige Vorrichtung, die einen ReRAM-basierten PROM-Abschnitt 46 einschließt, an den der erste Ausgangsknoten 18 oder der zweite Ausgangsknoten 34 des kreuzgekoppelten Latchs 11 der Konfigurationsspeicherzelle 10 gekoppelt werden kann. Der PROM-Abschnitt 46 der Konfigurationsspeicherzelle 10 schließt eine ReRAM-Vorrichtung 48 ein, die über einen PROM-Auswahltransistor 50 direkt mit dem Ausgangsknoten 18 gekoppelt ist. Der PROM-Auswahltransistor 50 ist so gezeigt, dass er ein p-Kanal-Transistor ist, er könnte aber auch ein n-Kanal-Transistor sein. Die ReRAM-Vorrichtung 48 ist auch mit einer Vorspannungsquelle VB (52) gekoppelt. Das Gate des p-Kanal-PROM-Auswahltransistors 50 ist mit einer PROM-Wortleitung mit der Bezugszeichen 54 gekoppelt, sodass der ReRAM-basierte PROM-Abschnitt 46 mit dem Ausgangsknoten 18 des Latch-Abschnitts 11 gekoppelt sein kann, ohne dass eine weitere Adressierungsschaltung erforderlich ist.
  • Aufgrund der zweiteiligen Architektur der Konfigurationsspeicherzelle 10 kann der ReRAM-basierte PROM-Abschnitt 46 der Konfigurationsspeicherzelle 10 verwendet werden, um den kreuzgekoppelten Latch 11 der Konfigurationsspeicherzelle 10 unter den hier offenbarten Schaltungsbedingungen zu initialisieren. Wie es weiter unten beschrieben ist, ermöglicht die zweiteilige Konfigurationsspeicherzelle 10 ein Laden von Daten aus dem ReRAM-basierten PROM-Abschnitt 46 in den kreuzgekoppelten Latch 11, während sie vorzugsweise ferner die Möglichkeit bereitstellt, den ReRAM-basierten PROM-Abschnitt 46 zu umgehen und bei einem Ausfall des ReRAM-basierten PROM-Abschnitts 46 Daten direkt in den kreuzgekoppelten Latch 11 zu schreiben.
  • In einem Array von Konfigurationsspeicherzellen 10 sind die Wortleitung 44, die mit dem Latch-Abschnitt 11 assoziiert ist, und die PROM-Wortleitung 54, die mit dem ReRAM-basierten PROM-Abschnitt 46 assoziiert ist, allen Konfigurationsspeicherzellen 10 in einer Reihe des Arrays gemeinsam. Die mit dem Latch-Abschnitt 11 assoziierte Bitleitung 42 ist allen Konfigurationsspeicherzellen 10 in einer Spalte des Arrays gemeinsam. Die mit dem ReRAM-basierten PROM-Abschnitt 46 assoziierte VB-Leitung ist allen Konfigurationsspeicherzellen 10 in einer Reihe des Arrays gemeinsam.
  • Nun Bezug nehmend auf 1B zeigt eine veranschaulichende Schemazeichnung eine Hybrid-Konfigurationsspeicherzelle 60 gemäß einem Gesichtspunkt der vorliegenden Erfindung. Wie bei der Ausführungsform von 1A ist die Grundstruktur der Konfigurationsspeicherzelle 60 die eines kreuzgekoppelten Latchs 11 in Kombination mit einem ReRAM-basierten PROM-Abschnitt 46. Die Ausführungsform von 1B kann verwendet werden, wenn größere Vorrichtungsgrößen verwendet werden und keine Notwendigkeit besteht, n-Kanal- und p-Kanal-Vorspannungstransistoren zum Steuern von Spannungen und Strömen während der verschiedenen Betriebsmodi der hierin offenbarten Konfigurationsspeicherzellen bereitzustellen.
  • Da die Ausführungsform von 1B viele der gleichen Schaltungselemente wie die Ausführungsform von 1A einschließt, werden die in 1A verwendeten Bezugszeichen in 1B verwendet, um Schaltungselemente zu identifizieren, die beiden Ausführungsformen gemeinsam sind.
  • In dem kreuzgekoppelten Latch 11 ist ein erster p-Kanal-Transistor 12 zwischen einem ersten Spannungsversorgungsknoten VDD (16) und einem ersten Ausgangsknoten 18 gekoppelt. Ein erster n-Kanal-Transistor 20 ist zwischen einem zweiten Spannungsversorgungsknoten VSS (24) und dem ersten Ausgangsknoten 18 gekoppelt. Die Gates des ersten p-Kanal-Transistors 12 und des ersten n-Kanal-Transistors 20 sind miteinander verbunden.
  • Ein zweiter p-Kanal-Transistor 30 ist zwischen dem Spannungsversorgungsknoten VDD (16) und einem zweiten Ausgangsknoten 34 gekoppelt. Ein zweiter n-Kanal-Transistor 36 ist zwischen dem Spannungsversorgungsknoten VSS (24) und dem zweiten Ausgangsknoten 34 gekoppelt. Die Gates des zweiten p-Kanal-Transistors 30 und des zweiten n-Kanal-Transistors 36 sind miteinander verbunden.
  • Der erste Ausgangsknoten 18 ist mit der gemeinsamen Verbindung der Gates des zweiten p-Kanal-Transistors 30 und des zweiten n-Kanal-Transistors 36 verbunden. Der zweite Ausgangsknoten 34 ist mit der gemeinsamen Verbindung der Gates des ersten p-Kanal-Transistors 12 und des ersten n-Kanal-Transistors 20 verbunden. Die Verbindungen zwischen den Ausgangsknoten und den Gates der gegenüberliegenden p-Kanal- und n-Kanal-Transistoren ist in der Technik als Kreuzkopplung bekannt und resultiert darin, dass einer der Ausgangsknoten 18, 34 in einem logischen Low-Zustand ist, während der andere Ausgangsknoten 18, 34 in dem logischen High-Zustand ist. Die Kreuzkopplung zwingt jeden Ausgangsknoten dazu, die Gates der gegenüberliegenden p-Kanal- und n-Kanal-Transistoren zu steuern, was in einem stabilen Zustand des kreuzgekoppelten Latchs 11 resultiert.
  • Ein Auswahltransistor 40 wird verwendet, um den ersten Ausgangsknoten 18 mit einer Bitleitung 42 zu koppeln, um aus der Konfigurationsspeicherzelle 60 zu lesen und in sie zu schreiben. Der Auswahltransistor 40 ist so gezeigt, dass er ein n-Kanal-Transistor ist, er könnte aber auch ein p-Kanal-Transistor sein, bei dem ein erster Source/Drain des Auswahltransistors 40 mit der Bitleitung 42 und der zweite Source/Drain des Auswahltransistors 40 mit dem ersten Ausgangsknoten 18 verbunden ist. Die Bitleitung 42 ist mit allen Konfigurationsspeicherzellen 60 in einer Spalte eines Arrays solcher Speicherzellen assoziiert. Das Gate des Auswahltransistors 40 ist mit einer Wortleitung 44 verbunden. Die Wortzeile 44 ist mit allen Konfigurationsspeicherzellen 60 in einer Reihe eines Arrays solcher Speicherzellen assoziiert. Durchschnittsfachleute werden verstehen, dass die Reihen- und Spaltenanordnung der Bitleitung 42 und der Wortleitung 44 in einem Speicherarray von Konfigurationsspeicherzellen 60 in der Technik üblich ist, aber auch umgekehrt sein kann.
  • Durchschnittsfachleute werden verstehen, dass einer oder beide von dem ersten Ausgangsknoten 18 und dem zweiten Ausgangsknoten 34 zum Steuern von Schaltungsknoten verwendet werden können, wie Schalttransistoren, die verwendet werden, um programmierbare Verbindungen zwischen Schaltungsknoten einer benutzerprogrammierbaren integrierten Schaltung verwendet werden, oder Eingänge von Logikelementen, wie Nachschlagetabellen (LUTs), die mit einem vorbestimmten Logikpegel versorgt werden müssen, zu programmieren. Derartige Verwendungen der Konfigurationsspeicherzelle 10 und diese Verbindungen werden von Durchschnittsfachleuten gut verstanden und sind daher nicht gezeigt, um die Offenbarung nicht zu komplizieren.
  • Gemäß einem Gesichtspunkt der vorliegenden Erfindung ist jede Konfigurationsspeicherzelle 60 eine zweiteilige Vorrichtung, die einen ReRAM-basierten PROM-Abschnitt 46 einschließt, an den der erste Ausgangsknoten 18 oder der zweite Ausgangsknoten 34 des kreuzgekoppelten Latchs 11 der Konfigurationsspeicherzelle 10 gekoppelt werden kann. Der ReRAM-basierte PROM-Abschnitt 46 der Konfigurationsspeicherzelle 60 schließt eine ReRAM-Vorrichtung 48 ein, die über einen PROM-Auswahltransistor 50 direkt mit dem Ausgangsknoten 18 gekoppelt ist. Der PROM-Auswahltransistor 50 ist so gezeigt, dass er ein p-Kanal-Transistor ist, er könnte aber auch ein n-Kanal-Transistor sein. Die ReRAM-Vorrichtung 48 ist auch mit einer Vorspannungsquelle VB (52) gekoppelt. Das Gate des p-Kanal-PROM-Auswahltransistors 50 ist mit einer PROM-Wortleitung mit der Bezugszeichen 54 gekoppelt, sodass der ReRAM-basierte PROM-Abschnitt 46 mit dem Ausgangsknoten 18 des Latch-Abschnitts 11 gekoppelt sein kann, ohne dass eine weitere Adressierungsschaltung erforderlich ist.
  • Aufgrund der zweiteiligen Architektur der Konfigurationsspeicherzelle 60 kann der ReRAM-basierte PROM-Abschnitt der Konfigurationsspeicherzelle 60 verwendet werden, um den kreuzgekoppelten Latch 11 der Konfigurationsspeicherzelle 60 unter den hier offenbarten Schaltungsbedingungen zu initialisieren. Wie es weiter unten beschrieben ist, ermöglicht die zweiteilige Konfigurationsspeicherzelle 60 ein Laden von Daten aus dem ReRAM-basierten PROM-Abschnitt 46 in den kreuzgekoppelten Latch 11, während sie vorzugsweise ferner die Möglichkeit bereitstellt, den ReRAM-basierten PROM-Abschnitt 46 zu umgehen und bei einem Ausfall des ReRAM-basierten PROM-Abschnitts 46 Daten direkt in den kreuzgekoppelten Latch 11 zu schreiben.
  • In einem Array von Konfigurationsspeicherzellen 60 sind die Wortleitung 44, die mit dem Latch-Abschnitt 11 assoziiert ist, und die PROM-Wortleitung 54, die mit dem ReRAM-basierten PROM-Abschnitt 46 assoziiert ist, allen Konfigurationsspeicherzellen in einer Reihe des Arrays gemeinsam. Die mit dem Latch-Abschnitt 11 assoziierte Bitleitung 42 ist allen Konfigurationsspeicherzellen in einer Spalte des Arrays gemeinsam. Die mit dem PROM-Abschnitt 46 assoziierte VB-Leitung ist allen Konfigurationsspeicherzellen 60 in einer Reihe des Arrays gemeinsam.
  • Während eines „Normalbetriebs“ der Konfigurationsspeicherzellen 10 und 60 (d. h. wenn der kreuzgekoppelte Latch 11 der Konfigurationsspeicherzellen 10 und 60 zum Steuern eines oder mehrerer Schaltungsknoten in der integrierten Schaltung verwendet wird, im Unterschied zu Programmier- oder Löschvorgängen der Konfigurationsspeicherzellen 10 bzw. 60) ist es bevorzugt, den VDD-Spannungsknoten 16 mit einer Spannungsquelle zu versorgen, die eine Ausgangsimpedanz größer als etwa 10 kΩ aufweist. Eine Verbindung von 1,5 V an die Quelle p+ der Transistoren 12 und 30 über eine niederohmige Spannungsquelle ist gefährlich, da dies zu SCR-Latch-up führen kann. Wie es Durchschnittsfachleute verstehen werden, wird eine parasitäre PNPN-Bipolarvorrichtung aus dem Kontakt p+, der die p-Kanal-Transistoren 12 und 30 mit Strom versorgt, der n-Wanne, in der sie gebildet sind, jeder benachbarten p-Wanne, die einen n-Kanal-Transistor enthält, und der Region n+, die die Source oder den Drain des n-Kanal-Transistors in der p-Wanne bildet, gebildet. Diese Region n+ ist normalerweise geerdet. Ein Teilchenschlag, der den Übergang zwischen dem Kontakt p+, der den p-Kanal-Transistor mit Strom versorgt, und der n-Wanne, in der er gebildet ist, kurzzeitig in vorwärts vorspannt und der normalerweise auf VDD vorgespannt ist, besitzt das Potenzial, ein SCR-Latch-up dieser parasitären bipolaren Transistoren zu verursachen. Da zwei Vbe oder etwa 1 V erforderlich sind, um ein Latch-up zu verursachen, kann es ignoriert werden, wenn VDD weniger als 1 V ist. Normalerweise werden etwa 1 mA Strom benötigt, um das Latch-up aufrechtzuerhalten, damit der Spannungsabfall in den Wannen aufrechterhalten wird. Gemäß einem Gesichtspunkt der vorliegenden Erfindung, bei dem VDD-Versorgungen mehr als etwa 1 V bereitstellen, ist es daher bevorzugt, die VDD-Spannung mit einer Impedanz von mehr als etwa 1 kΩ, vorzugsweise etwa 10 kΩ, anzulegen, um einen angemessenen Spielraum bereitzustellen, wobei die Impedanz einen Spannungsabfall bereitstellt, der ausreichend ist, um ein Latch-up zu verhindern. Dies kann mit einem Widerstand oder einem Transistor, vorzugsweise einem n-Kanal-Transistor, erfolgen.
  • 2 zeigt die Verwendung eines n-Kanal-Transistors 70 zum Bereitstellen einer solchen hochohmigen Spannungsquelle. In einer Ausführungsform, wo gewünscht ist, dass VDD 1,5 V sein soll, wird der Drain 72 des n-Kanal-Transistors 70 von einer 1,5-V-Spannungsquelle angesteuert, das Gate 74 des n-Kanal-Transistors 70 wird von einer Spannung von etwa 1,9 V angesteuert und die Source 76 des n-Kanal-Transistors 70 wird als VDD-Spannungsversorgungsknoten 16 der Konfigurationsspeicherzellen 10 und 60 verwendet. Es ist bevorzugt, anstelle eines p-Kanal-Transistors einen n-Kanal-Transistor 70 zu verwenden, der konfiguriert ist, um die oben erwähnte gewünschte Impedanz bereitzustellen, obwohl ein p-Kanal-Transistor einen konstanten Strom liefern kann, wenn er als Source-Folger konfiguriert ist, da eine Verwendung eines p-Kanal-Transistors ein größeres und komplizierteres Layout erfordern würde Eine Verwendung eines n-Kanal-Transistors 70, der im Halbleitersubstrat gebildet und über Masse vorgespannt ist, verhindert, dass die Schaltung eine SCR-Latch-up-Wirkung erfährt. Für Personen mit gewöhnlichen CMOS-Kenntnissen sollte es offensichtlich sein, dass der hochohmige Knoten auf der Niederspannungsseite der Schaltung sein könnte, um ein Latch-up durch Verwenden eines p-Kanal-Transistors gegen Masse zu verhindern. Durchschnittsfachleute werden auch verstehen, dass die verschiedenen Formen der hierin offenbarten vertikalen Widerstände entweder mit den positiven oder negativen Spannungsversorgungsknoten in Reihe geschaltet werden können, um eine hochohmige Stromversorgung bereitzustellen. Bei dieser Anwendung zum Verhindern eines SCR-Latch-ups muss der vertikale Widerstand nur einen Widerstand aufweisen, der größer als etwa 500 Ω ist.
  • Nun Bezug nehmend auf 3 zeigt eine veranschaulichende Schemazeichnung eine Hybrid-Konfigurationsspeicherzelle 80 gemäß einem Gesichtspunkt der vorliegenden Erfindung. Wie in 1A und 1B ist die Grundstruktur der Speicherzelle 80 die eines kreuzgekoppelten Latchs 11 in Kombination mit einem ReRAM-basierten PROM-Abschnitt 46. In dem kreuzgekoppelten Latch 11 sind, ähnlich wie Latch 11 in 1A, ein erster p-Kanal-Transistor 12 und ein erster p-Kanal-Vorspannungstransistor 14 zwischen einem ersten Spannungsversorgungsknoten VDD (16) und einem ersten Ausgangsknoten 18 gekoppelt. Ein erster n-Kanal-Transistor 20 und ein erster n-Kanal-Vorspannungstransistor 22 sind zwischen einem zweiten Spannungsversorgungsknoten VSS (24) und dem ersten Ausgangsknoten 18 und gekoppelt. Die Gates des ersten p-Kanal-Transistors 12 und des ersten n-Kanal-Transistors 20 sind miteinander verbunden. Das Gate des ersten p-Kanal-Vorspannungstransistors 14 ist mit einer Pbias-Spannungsquelle 26 verbunden und das Gate des ersten n-Kanal-Vorspannungstransistors 22 ist mit einer Nbias-Spannungsquelle 28 verbunden.
  • Ein zweiter p-Kanal-Transistor 30 und ein zweiter p-Kanal-Vorspannungstransistor 32 sind zwischen dem Spannungsversorgungsknoten VDD (16) und einem zweiten Ausgangsknoten 34 gekoppelt. Ein zweiter n-Kanal-Transistor 36 und ein zweiter n-Kanal-Vorspannungstransistor 38 sind zwischen dem Spannungsversorgungsknoten VSS (24) und dem zweiten Ausgangsknoten 34 gekoppelt. Die Gates des zweiten p-Kanal-Transistors 30 und des zweiten n-Kanal-Transistors 36 sind miteinander verbunden. Das Gate des zweiten p-Kanal-Vorspannungstransistors 32 ist mit der Pbias-Spannungsquelle 26 verbunden und das Gate des zweiten n-Kanal-Vorspannungstransistors 38 ist mit der Nbias-Spannungsquelle 28 verbunden.
  • Der erste Ausgangsknoten 18 ist über einen vertikalen Widerstand, der durch das mit Bezugszeichen 82 bezeichnete Symbol angezeigt ist, mit der gemeinsamen Verbindung der Gates des zweiten p-Kanal-Transistors 30 und des zweiten n-Kanal-Transistors 36 verbunden. Der vertikale Widerstand 82 ist ein Widerstand mit hohem Widerstandswert, der üblicherweise einen Widerstand in einem Bereich von etwa 1 MΩ bis etwa 1 GΩ hat. Wie es hierin offenbart ist, kann der vertikale Widerstand 82 eine von mehreren Formen annehmen. Das Symbol bei Bezugszeichen 82, das zur Bezeichnung des vertikalen Widerstands verwendet wird, wird zur Bezeichnung aller verschiedenen Formen des vertikalen Widerstands verwendet. Die Funktionsweise des Vertikalwiderstands 82 bei der Bereitstellung von Strahlungstoleranz für die Konfigurationsspeicherzelle 80 ist hierin offenbart.
  • Der zweite Ausgangsknoten 34 ist mit der gemeinsamen Verbindung der Gates des ersten p-Kanal-Transistors 12 und des ersten n-Kanal-Transistors 20 verbunden. Die Verbindungen zwischen den Ausgangsknoten und den Gates der gegenüberliegenden p-Kanal- und n-Kanal-Transistoren ist in der Technik als Kreuzkopplung bekannt und resultiert darin, dass einer der Ausgangsknoten 18, 34 in einem logischen Low-Zustand ist, während der andere Ausgangsknoten 18, 34 in dem logischen High-Zustand ist. Die Kreuzkopplung zwingt jeden Ausgangsknoten dazu, die Gates der gegenüberliegenden p-Kanal- und n-Kanal-Transistoren zu steuern, was in einem stabilen Zustand des kreuzgekoppelten Latchs 11 resultiert. Der erste und der zweite p-Kanal- und n-Kanal-Vorspannungstransistor 14, 32, 22, 38 steuern die Strommenge, die durch den ersten und den zweiten p-Kanal- und n-Kanal-Transistor 12, 20, 30, 36 des kreuzgekoppelten Latchs 11 fließen darf.
  • In der hierin verwendeten Konvention gelten die Konfigurationsspeicherzellen der vorliegenden Erfindung als programmiert, wenn der erste Ausgangsknoten 18 in einem logischen High-Zustand und der zweite Ausgangsknoten 34 in einem logischen Low-Zustand ist. Umgekehrt gelten die Konfigurationsspeicherzellen der vorliegenden Erfindung als gelöscht, wenn der erste Ausgangsknoten 18 in einem logischen Low-Zustand und der zweite Ausgangsknoten 34 in einem logischen High-Zustand ist.
  • Ein Auswahltransistor 40 wird verwendet, um den ersten Ausgangsknoten 18 mit einer Bitleitung 42 zu koppeln, um aus der Konfigurationsspeicherzelle 80 zu lesen und in sie zu schreiben. Der Auswahltransistor 40 ist als n-Kanal-Transistor gezeigt, er könnte aber auch ein p-Kanal-Transistor sein. Die Bitleitung 42 ist mit allen Konfigurationsspeicherzellen in einer Spalte eines Arrays solcher Konfigurationsspeicherzellen 80 assoziiert. Das Gate des Auswahltransistors 40 ist mit einer Wortleitung 44 verbunden. Die Wortzeile 44 ist mit allen Konfigurationsspeicherzellen in einer Reihe eines Arrays solcher Speicherzellen assoziiert. Durchschnittsfachleute werden verstehen, dass die Reihen- und Spaltenanordnung der Bitleitung 42 und der Wortleitung 44 in einem Speicherarray von Konfigurationsspeicherzellen 80 in der Technik üblich ist, aber auch umgekehrt sein kann.
  • Durchschnittsfachleute werden verstehen, dass einer oder beide von dem ersten Ausgangsknoten 18 und dem zweiten Ausgangsknoten 34 zum Steuern von Schaltungsknoten verwendet werden können, wie Schalttransistoren, die verwendet werden, um programmierbare Verbindungen zwischen Schaltungsknoten einer benutzerprogrammierbaren integrierten Schaltung verwendet werden, oder Eingänge von Logikelementen, wie Nachschlagetabellen (LUTs), die mit einem vorbestimmten Logikpegel versorgt werden müssen, zu programmieren. Derartige Verwendungen der Konfigurationsspeicherzelle 80 und diese Verbindungen werden von Durchschnittsfachleuten gut verstanden und sind daher nicht gezeigt, um die Offenbarung nicht zu komplizieren.
  • Gemäß einem Gesichtspunkt der vorliegenden Erfindung kann der erste Ausgangsknoten 18 oder der zweite Ausgangsknoten 34 des kreuzgekoppelten Latchs 11 der Konfigurationsspeicherzelle 10 mit einem ReRAM-basierten PROM-Abschnitt 46 gekoppelt sein, der eine ReRAM-Vorrichtung 48 einschließt, die über einen PROM-Auswahltransistor 50 mit dem Ausgangsknoten 18 gekoppelt ist. Der PROM-Auswahltransistor 50 ist so gezeigt, dass er ein p-Kanal-Transistor ist, er könnte aber auch ein n-Kanal-Transistor sein. Die ReRAM-Vorrichtung 48 ist auch mit einer Vorspannungsquelle VB (52) gekoppelt. Das Gate des p-Kanal-PROM-Auswahltransistors 50 ist mit einer PROM-Wortleitung gekoppelt, die an Bezugszeichen 54 gezeigt ist. PROM 46 kann verwendet werden, um den kreuzgekoppelten Latch 11 der Konfigurationsspeicherzelle 80 unter den hier angegebenen Schaltungsbedingungen zu initialisieren. Somit gibt es für jeden Latch-Abschnitt 11 einen zugehörigen PROM 46. Wie es weiter unten beschrieben ist, ermöglicht die Anordnung von Konfigurationszelle 80 ein Laden von Daten aus dem zugehörigen PROM 46 in den kreuzgekoppelten Latch 11, wobei vorzugsweise ferner die Möglichkeit besteht, Daten bei einem Ausfall des assoziierten ReRAM-basierten PROM-Abschnitts 46 direkt in den kreuzgekoppelten Latch 11 zu schreiben.
  • Während eines „Normalbetriebs“ der Konfigurationsspeicherzelle 80 (d. h. wenn der kreuzgekoppelte Latch 11 der Konfigurationsspeicherzelle 80 zum Steuern eines oder mehrerer Schaltungsknoten in der integrierten Schaltung verwendet wird, im Unterschied zu Programmier- oder Löschvorgängen der Konfigurationsspeicherzelle 80) ist es bevorzugt, den VDD-Spannungsknoten 16 mit einer Spannungsquelle zu versorgen, die eine Ausgangsimpedanz größer als etwa 10 kΩ aufweist, wie es vorstehend unter Bezugnahme auf 2 beschrieben ist.
  • Der vertikale Widerstand 82 stabilisiert die Konfigurationsspeicherzelle 10 gegen transiente Impulse aus Strahlung. In einer kreuzgekoppelten Speicherzelle des Stands der Technik kann ein Teilchenschlag eine Transiente verursachen, die die Ausgangsknoten 18 und 34 nach unten zieht, der auf einem hohen Logikpegel gehalten wird, weil sein p-Kanal-Transistor eingeschaltet und sein n-Kanal-Transistor von dem niedrigen Logikpegel an dem anderen Ausgangsknoten ausgeschaltet wird. Der hohe Ausgangsknoten, der durch den Teilchenschlag nach unten gezogen wird, ist direkt mit den Gates sowohl des p-Kanal-Transistors als auch des n-Kanal-Transistors gekoppelt, die mit dem Ausgangsknoten verbunden sind, der auf niedrig gehalten wird, und diese Aktion neigt dazu, den p-Kanal-Transistor einzuschalten und den n-Kanal-Transistor auszuschalten, der mit dem Ausgangsknoten verbunden ist, der auf niedrig gehalten wird. Aufgrund der Kreuzkopplung der Ausgangsknoten mit den Gates der Transistoren kann der Zustand der Konfigurationsspeicherzelle leicht in einen fehlerhaften Zustand umschlagen.
  • Wenn in der Konfigurationsspeicherzelle 80 der vorliegenden Erfindung der erste Ausgangsknoten 18 in einem hohen Zustand ist und ein Teilchenschlag ihn kurzzeitig nach unten zieht, sorgt die Kombination aus dem hohen Widerstand des vertikalen Widerstands 82, seiner Kapazität und der Kapazität der Gates der zweiten n-Kanal- und p-Kanal-Transistoren 30 und 36 für eine RC-Zeitverzögerung, die ausreichend lang ist (länger als die Dauer der Transiente), um zu verhindern, dass die Spannung an den Gates der zweiten n-Kanal- und p-Kanal-Transistoren 30 und 36 schnell genug abfällt, um den zweiten p-Kanal-Transistor 30 einzuschalten und den zweiten n-Kanal-Transistor 36 auszuschalten, während die Transiente die Spannung an dem ersten Ausgangsknoten 18 senkt (normalerweise zwischen etwa 1 nS und 10 nS). Die typische RC-Zeitkonstante eines vertikalen Widerstands (mit einem typischen Widerstand in der Größenordnung von etwa 1 MOhm bis über etwa 1 GOhm) gemäß der vorliegenden Erfindung und Gate-Kapazität ist etwa 1 µS. Der niedrige Zustand des zweiten Ausgangsknotens 34 kann ausreichend Strom aufnehmen, damit sich die Spannung an dem ersten Ausgangsknoten 18 von der Transiente erholen kann, bevor der kreuzgekoppelte Latch 11 seinen Zustand ändert. Somit ist die Konfigurationsspeicherzelle 80 in ihrem hohen Zustand mit dem einzelnen vertikalen Widerstand 82 gegen Teilchenschläge geschützt. Fachleute auf dem Gebiet werden erkennen, dass ein Löschen der Konfigurationsspeicherzelle 80 bis zu einem niedrigen Zustand einen längeren Impuls erfordert, als dies ohne den vertikalen Widerstand 82 der Fall wäre, jedoch wird die Konfigurationsspeicherzelle 80 selten umprogrammiert oder gelöscht, sodass dies nicht von Belang ist.
  • Nun Bezug nehmend auf 4 zeigt eine Schemazeichnung eine alternative Ausführungsform einer Hybrid-Konfigurationsspeicherzelle 90 gemäß einem Gesichtspunkt der vorliegenden Erfindung. Die Konfigurationsspeicherzelle 90 ist ähnlich wie die Konfigurationsspeicherzelle 10 von 1 und die Konfigurationsspeicherzelle 80 von 3, und auf ähnliche Elemente in beiden Ausführungsformen wird mit denselben Bezugszeichen Bezug genommen.
  • Der Unterschied zwischen der Konfigurationsspeicherzelle 90 von 4 und der Konfigurationsspeicherzelle 80 von 3 ist, dass zwei vertikale Widerstände 82a und 82b verwendet werden. Wie in der Konfigurationsspeicherzelle 80 von 3 ist der erste Ausgangsknoten 18 in der Konfigurationsspeicherzelle 90 von 4 über einen ersten vertikalen Widerstand 82a mit der gemeinsamen Verbindung der Gates des zweiten p-Kanal-Transistors 30 und des zweiten n-Kanal-Transistors 36 verbunden. In der Ausführungsform von 4 ist der zweite Ausgangsknoten 34 über einen zweiten vertikalen Widerstand 82b mit der gemeinsamen Verbindung der Gates des ersten p-Kanal-Transistors 12 und des ersten n-Kanal-Transistors 20 verbunden.
  • Durchschnittsfachleute werden verstehen, dass die zwei vertikalen Widerstände 82a und 82b in der Ausführungsform von 4 genau auf die gleiche Weise funktionieren wie der Betrieb des einzelnen vertikalen Widerstands 82 in der Ausführungsform von 3. Die Verwendung von zwei vertikalen Widerständen 82a, 82b stellt eine gewisse Redundanz für den Fall bereit, dass einer der vertikalen Widerstände 82a, 82b aufgrund eines Herstellungsfehlers kurzgeschlossen ist.
  • Wo in einigen Anwendungen eine Transiente nicht toleriert werden kann (z. B. beim Steuern des Routingpfads eines Taktsignals), kann ein gefilterter Ausgang von dem gemeinsamen Knoten des vertikalen Widerstands (82 in 3, 82a und 82b in 4) und den Gates der Transistoren in dem kreuzgekoppelten Latch 11 (z. B. in 4 der gemeinsame Knotenpunkt der Gates der Transistoren 30 und 36 und des Vertikalwiderstands 82a oder der gemeinsame Knotenpunkt der Gates der Transistoren 12 und 20 und des Vertikalwiderstands 82b) verwendet werden. Dieser Knoten ist ein hochohmiger Ausgangsknoten, hat aber eine größere Transientenimmunität als die Ausgangsknoten 18 und 34.
  • Nun Bezug nehmend auf 5 wird ein Paar Konfigurationsspeicherzellen 80-1 und 80-2 zusammen gezeigt, um die im normalen Betriebsmodus angelegten Spannungen zu veranschaulichen. Durchschnittsfachleute werden verstehen, dass die Beschreibung dieses Betriebsmodus auch für die in 1 dargestellte Speicherzelle 10, sowie die Speicherzelle 90 von 4 gilt.
  • In der veranschaulichenden Ausführungsform in 5 wird eine Versorgungsspannung von 1,5 V verwendet.
  • Für beide Konfigurationsspeicherzellen 80-1 und 80-2 ist eine hochohmige 1,5-V-Spannungsquelle an VDD-Knoten 16 gekoppelt und VSS-Knoten 24 ist 0 V. Die Bitleitungen 42-1 und 42-2 beider Konfigurationsspeicherzellen 80-1 und 80-2 sind mit 0,8 V vorgespannt, die gemeinsame Wortleitung 44 beider Konfigurationsspeicherzellen ist mit 0 V vorgespannt, die gemeinsamen Pbias-Leitungen 26 und Nbias-Leitungen 28 beider Konfigurationsspeicherzellen 80-1 und 80-2 sind mit 0,8 V vorgespannt. Damit ist der Strompegel durch beide Seiten der Speicherzellen 80-1, 80-2 in dieser exemplarischen Ausführungsform in dem Betriebsmodus auf etwa 50 µA eingestellt. Dieser Strompegel verhindert eine Störung des Zustands der Speicherzelle während eines Lesevorgangs und begrenzt die Vds über alle Wortleitung-Auswahltransistoren 40 in der Reihe auf ein Maximum von 0,8 V.
  • Der VB-Knoten 52 für die ReRAM-basierten PROM-Abschnitte 46, die mit den beiden Konfigurationsspeicherzellen 80-1 und 80-2 assoziiert sind, ist mit 0,8 V vorgespannt, und die PROM-Wortleitung 54, die die Gates der p-Kanal-PROM-Auswahltransistoren 50-1 und 50-2 steuert, ist mit 1,5 V vorgespannt. Unter diesen Bedingungen sind die Auswahltransistoren 40-1 und 40-2 beider Konfigurationsspeicherzellen 80-1 und 80-2 ausgeschaltet. Die PROM-Auswahltransistoren 50-1 und 50-2 der beiden Konfigurationsspeicherzellen 80-1 und 80-2 haben 1,5 V an ihren Gates und sind auch ausgeschaltet, wodurch die ReRAM-Vorrichtungen 48-1 bzw. 48-2 von den ersten Ausgangsknoten 18-1 bzw. 18-2 der kreuzgekoppelten Latchs 11-1 und 11-2 in den Konfigurationsspeicherzellen 80-1 und 80-2 getrennt werden.
  • Der erste Ausgabeknoten 18-1 des kreuzgekoppelten Latchs 11-1 in der Konfigurationsspeicherzelle 80-1 ist bei 1,5 V und sein zweiter Ausgabeknoten 34-1 ist bei 0 V, was angibt, dass der kreuzgekoppelte Latch 11-1 in der Konfigurationsspeicherzelle 80-1 so gezeigt ist, dass er in einem logischen Eins-Zustand ist. Der erste Ausgabeknoten 18-2 des kreuzgekoppelten Latchs 11-2 in der Konfigurationsspeicherzelle 10-2 ist bei 0 V und sein zweiter Ausgabeknoten 34-2 ist bei 1,5 V, was angibt, dass der kreuzgekoppelte Latch 11-2 in der Konfigurationsspeicherzelle 10-2 so gezeigt ist, dass er in einem logischen Null-Zustand ist. Die Zustände des kreuzgekoppelten Latchs 11-1 und 11-2 in den Konfigurationsspeicherzellen 80-1 und 80-2 sind stabil.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung kann die ReRAM-Vorrichtung 48-1, 48-2 in dem ReRAM-basierten PROM-Abschnitt 46, die mit einer Konfigurationsspeicherzelle gemäß der vorliegenden Erfindung assoziiert ist, programmiert werden. Nun Bezug nehmend auf 6 zeigt eine Schemazeichnung, die ein Paar der Hybrid-Konfigurationsspeicherzellen 80-1 und 80-2 aus 3 zeigt, die Spannungspotentiale, die angelegt werden, um eine ausgewählte ReRAM-Vorrichtung 48-1 zu programmieren, die mit einer Konfigurationsspeicherzelle 80-1, 80-2 in einer ausgewählten Reihe eines Arrays solcher Konfigurationsspeicherzellen gemäß einem Gesichtspunkt der vorliegenden Erfindung assoziiert ist. Durchschnittsfachleute werden verstehen, dass die Beschreibung dieses Betriebsmodus auch für die in 1 dargestellte Speicherzelle 10, sowie die Speicherzelle 90 von 4 gilt.
  • In der Schemazeichnung von 6 ist die ReRAM-Vorrichtung 48-1 der Konfigurationsspeicherzelle 80-1 in der Reihe mit den zwei Konfigurationsspeicherzellen 80-1 und 80-2 zu programmieren, d. h. auf ihren niederohmigen Zustand zu setzen, während die ReRAM-Vorrichtung 48-2 der Konfigurationsspeicherzelle 80-2 in dieser Reihe nicht zu programmieren ist, sondern in ihrem vorherigen Zustand verbleibt.
  • Dementsprechend wird Knoten 16 hochohmig mit 1 V versorgt, und Knoten 24 wird mit 1 V versorgt. Die Wortleitung 44, die der Reihe mit den Konfigurationsspeicherzellen 80-1 und 80-2 gemeinsam ist, ist zum Steuern eines Programmierstroms auf 1,3 V vorgespannt. Die PROM-Wortleitung 54, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf-0,8 V vorgespannt und schaltet somit PROM-Auswahltransistoren 50-1, 50-2 ein. Die VB-Leitung 52, die allen Reihen der Konfigurationsspeicherzellen 80-1 und 80-2 gemeinsam ist, ist mit 1,8 V vorgespannt. Die Pbias-Leitung 26, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist mit 1,8 V vorgespannt, wodurch alle p-Kanal-Vorspannungstransistoren, einschließlich der p-Kanal-Vorspannungstransistoren 14-1, 14-2, 32-1 und 32-2, ausgeschaltet sind. Die Nbias-Leitung 28, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 0 V vorgespannt, wodurch alle n-Kanal-Vorspannungstransistoren, einschließlich der n-Kanal-Vorspannungstransistoren 22-1, 22-2, 38-1 und 38-2, ausgeschaltet sind. Wenn sowohl VDD als auch VSS auf die gleiche Spannung (IV) eingestellt sind und alle p-Kanal- und n-Kanal-Vorspannungstransistoren ausgeschaltet sind, werden die kreuzgekoppelten Latchs 11-1 und 11-2 der Konfigurationsspeicherzellen 80-1 und 80-2 deaktiviert. Die Spannungen an den ersten Ausgangsknoten 18-1 und 18-2 in den kreuzgekoppelten Latchs 11-1 und 11-2 der Konfigurationsspeicherzellen 80-1 und 80-2 ändern sich mit dem Fortschreiten des Programmiervorgangs.
  • Die Wortleitung 44, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 1,3 V vorgespannt. Unter diesen Bedingungen sind beide Auswahltransistoren 40-1 und 40-2 eingeschaltet wie auch beide PROM-Auswahltransistoren 50-1 und 50-2, die mit den ReRAM-Vorrichtungen 48-1 und 48-2 gekoppelt sind, wie es oben angegeben ist.
  • Da die mit der Konfigurationsspeicherzelle 80-1 gekoppelte Bitleitung 42-1 auf 0 V ist, wird diese Spannung über den Auswahltransistor 40-1 an den ersten Ausgangsknoten 18-1 der Konfigurationsspeicherzelle 80-1 angelegt. Diese Konfiguration legt 1,8 V über die ReRAM-Vorrichtung 48-1 an (1,8 V an VB 52 und 0 V von der Bitleitung 42-1 über den Auswahltransistor 40-1. Diese Konfiguration bewirkt, dass die ReRAM-Vorrichtung 48-1 Strom aufnimmt und somit auf den Zustand niedriger Impedanz programmiert wird. Wenn der Widerstand der ReRAM-Vorrichtung 48-1 abnimmt, steigt die Spannung an dem Ausgangsknoten 18-1 der Konfigurationsspeicherzelle 80-1, wodurch eventuell der Auswahltransistor 40-1 gesättigt wird, um den Strom durch die ReRAM-Vorrichtung 48-1 auf einen Pegel zu begrenzen, der ausreichend niedrig ist, damit die Schaltung zuverlässig zwischen einem hochohmigen und einem niederohmigen Zustand unterscheidet, aber nicht die ReRAM-Vorrichtung 48-1 überprogrammiert, um ein Löschen zu erschweren.
  • Da die mit Konfigurationsspeicherzelle 80-2 gekoppelte Bitleitung 42-2 auf 1,8 V ist, wird diese Spannung über den Auswahltransistor 40-2 an den ersten Ausgangsknoten 18-2 der Konfigurationsspeicherzelle 80-2 angelegt. Diese Konfiguration legt null Volt über die ReRAM-Vorrichtung 48-2 an (1,8 V an VB und 1,8 V an dem ersten Ausgangsknoten 18-2), wodurch sie weder programmiert noch gelöscht werden kann und ihr vorheriger Zustand somit erhalten bleibt.
  • Nun Bezug nehmend auf 7 zeigt eine Schemazeichnung ein Paar der Hybrid-Konfigurationsspeicherzellen 80-1 und 80-2 aus 3, die die Spannungspotentiale veranschaulicht, die während des in 6 dargestellten Programmiervorgangs an eine nicht ausgewählte Reihe angelegt werden, um die Programmierung aller ReRAM-Vorrichtungen in dieser Reihe, einschließlich der ReRAM-Vorrichtungen 48-1 und 48-2, zu verhindern. Durchschnittsfachleute werden verstehen, dass die Beschreibung dieses Betriebsmodus auch für die in 1 dargestellte Speicherzelle 10, sowie die Speicherzelle 90 von 4 gilt.
  • In der in 7 gezeigten, nicht ausgewählten Reihe von Konfigurationsspeicherzellen, die Zellen 80-1 und 80-2 enthält, sind alle an die verschiedenen Schaltungsknoten angelegten Spannungspotentiale bis auf zwei Ausnahmen gleich wie in 6. Die PROM-Wortleitung 56, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 1,8 V vorgespannt. Dadurch werden alle p-Kanal-Auswahltransistoren in dieser Reihe, einschließlich der PROM-Auswahltransistoren 50-1 und 50-2, ausgeschaltet. Die an die Wortleitung 44 angelegten 0 V schaltet alle n-Kanal-Auswahltransistoren in dieser Reihe einschließlich der n-Kanal-Auswahltransistoren 40-1 und 40-2 aus, wobei die ersten Ausgangsknoten aller p-Kanal-Auswahltransistoren in dieser Reihe schwebend bleiben, einschließlich der ersten Ausgangsknoten 18-1 und 18-2 der Konfigurationsspeicherzellen 80-1 und 80-2. An keiner der ReRAM-Vorrichtungen 48-1, 48-2 in dieser Reihe liegt ein Spannungspotential an und verhindert somit ein Programmieren oder Löschen von ReRAM-Vorrichtungenn in dieser Reihe, einschließlich der ReRAM-Vorrichtungen 48-1 und 48-2. Da alle n-Kanal-Transistoren 40-1 und 40-2 sowie die p-Kanal-Transistoren 50-1 und 50-2 ausgeschaltet sind, werden die Spannungen zwischen den Bitleitungen 42-1 und 42-2 und der VB-Leitung 52 zwischen ihnen aufgeteilt, damit sie nicht überlastet werden.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung kann eine ReRAM-Vorrichtung 48 in dem ReRAM-basierten PROM-Abschnitt 46, die mit einer Konfigurationsspeicherzelle gemäß der vorliegenden Erfindung assoziiert ist, gelöscht, d. h. in den Zustand hoher Impedanz versetzt werden. Nun Bezug nehmend auf 8 zeigt eine Schemazeichnung, die ein Paar der Hybrid-Konfigurationsspeicherzellen 80-1 und 80-2 aus 3 zeigt, die Spannungspotentiale, die angelegt werden, um eine ausgewählte ReRAM-Vorrichtung 48-1, 48-2 zu löschen, die mit einer Konfigurationsspeicherzelle 80-1, 80-2 jeweils in einer ausgewählten Reihe eines Arrays solcher Konfigurationsspeicherzellen gemäß einem Gesichtspunkt der vorliegenden Erfindung assoziiert ist. Durchschnittsfachleute werden verstehen, dass die Beschreibung dieses Betriebsmodus auch für die in 1 dargestellte Speicherzelle 10, sowie die Speicherzelle 90 von 4 gilt.
  • In der Schemazeichnung von 8 ist der ReRAM-Vorrichtung 48-1 der Konfigurationsspeicherzelle 80-1 in der Reihe mit den zwei Konfigurationsspeicherzellen 80-1 und 80-2 zu löschen, während die ReRAM-Vorrichtung 48-2 der Konfigurationsspeicherzelle 80-2 in dieser Reihe nicht zu löschen ist.
  • Dementsprechend wird Knoten 16 hochohmig mit 1 V versorgt, und Knoten 24 wird mit 1 V versorgt. Die Wortleitung 44, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 2,5 V vorgespannt. Die VB-Leitung 52, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 0 V vorgespannt. Die Pbias-Leitung 26, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist mit 1,8 V vorgespannt, wodurch alle p-Kanal-Vorspannungstransistoren, einschließlich der p-Kanal-Vorspannungstransistoren 14-1, 14-2, 32-1 und 32-2, ausgeschaltet sind. Die Nbias-Leitung 28, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 0 V vorgespannt, wodurch alle n-Kanal-Vorspannungstransistoren, einschließlich der p-Kanal-Vorspannungstransistoren 22-1, 22-2, 38-1 und 38-2, ausgeschaltet sind. Wenn sowohl VDD als auch VSS auf die gleiche Spannung (1 V) eingestellt und alle p-Kanal- und n-Kanal-Vorspannungstransistoren ausgeschaltet sind, sind der erste und der zweite Ausgangsknoten 18-1, 18-2, 34-1 und 34-2 in Bezug auf die Konfigurationsspeicherzellen 80-1 und 80-2 potentialfrei, die kreuzgekoppelten Latchs 11-1 und 11-2 der Konfigurationsspeicherzellen 80-1 und 80-2 sind deaktiviert.
  • Die Wortleitung 44, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 2,5 V vorgespannt. Die PROM-Wortleitung 54, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 0,5 V vorgespannt. Unter diesen Bedingungen sind beide Auswahltransistoren 40-1 und 40-2 eingeschaltet und der mit der ReRAM-Vorrichtung 48-1 gekoppelte PROM-Auswahltransistor 50-1 ist eingeschaltet, aber der mit der ReRAM-Vorrichtung 48-2 gekoppelte PROM-Auswahltransistor 50-2 ist ausgeschaltet, da die Bitleitung 42-2 auf 0 V ist.
  • Die mit der Konfigurationsspeicherzelle 80-1 gekoppelte Bitleitung 42-1 ist auf 1,8 V. Diese Konfiguration bewirkt, dass ReRAM-Vorrichtung 48-1 Strom aufnimmt und löscht sie somit. Wenn der Widerstand der ReRAM-Vorrichtung 48-1 zunimmt, sinkt der durch die ReRAM-Vorrichtung 48-1 der Konfigurationsspeicherzelle 80-1 aufgenommene Strom, bis er sein Minimum erreicht, wenn die ReRAM-Vorrichtung 48-1 ihren höchsten Widerstandszustand erreicht und keinen nennenswerten Strom mehr aufnimmt. Durchschnittsfachleute werden verstehen, dass die Polarität dieser Löschspannung entgegengesetzt zu der Polarität der Spannung ist, die zum Programmieren angelegt wird, wie es in 5 gezeigt ist.
  • Da die mit der Konfigurationsspeicherzelle 80-2 gekoppelte Bitleitung 42-2 auf 0 V ist, wird diese Spannung über den Auswahltransistor 40-2 an den ersten Ausgangsknoten 18-2 der Konfigurationsspeicherzelle 10-2 angelegt. Diese Konfiguration legt null Volt an die ReRAM-Vorrichtung 48-2 an (0 V an VB und 0 V an dem ersten Ausgangsknoten 18-2), was verhindert, dass diese gelöscht werden kann.
  • Nun Bezug nehmend auf 9 zeigt eine Schemazeichnung ein Paar der Hybrid-Konfigurationsspeicherzellen 80-1 und 80-2 aus 3, die die Spannungspotentiale veranschaulicht, die während des in 8 dargestellten Löschvorgangs an eine nicht ausgewählte Reihe angelegt werden, um ein Löschen aller ReRAM-Vorrichtungen in dieser Reihe, einschließlich der ReRAM-Vorrichtungen 48-1 und 48-2, zu verhindern. Durchschnittsfachleute werden verstehen, dass die Beschreibung dieses Betriebsmodus auch für die in 1 dargestellte Speicherzelle 10, sowie die Speicherzelle 90 von 4 gilt.
  • In der in 9 gezeigten, nicht ausgewählten Reihe von Konfigurationsspeicherzellen, die Zellen 80-1 und 80-2 enthält, sind alle an die verschiedenen Schaltungsknoten angelegten Spannungspotentiale bis auf zwei Ausnahmen gleich wie in 7. Die PROM-Wortleitung 54, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 1,8 V vorgespannt. Dadurch werden alle PROM-Auswahltransistoren in dieser Reihe, einschließlich der PROM-Auswahltransistoren 50-1 und 50-2, ausgeschaltet. Die an die Wortleitung 44 angelegten 0 V schaltet alle n-Kanal-Auswahltransistoren in dieser Reihe einschließlich der n-Kanal-Auswahltransistoren 40-1 und 40-2 aus, wobei die ersten Ausgangsknoten aller p-Kanal-Auswahltransistoren in dieser Reihe schwebend bleiben, einschließlich der ersten Ausgangsknoten 18-1 und 18-2 der Konfigurationsspeicherzellen 80-1 und 80-2. Dies resultiert darin, dass an keiner der ReRAM-Vorrichtungen 48 in dieser Reihe ein Spannungspotential angelegt ist und verhindert ein Löschen aller ReRAM-Vorrichtungen in dieser Reihe, einschließlich der ReRAM-Vorrichtungen 48-1 und 48-2.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung kann ein kreuzgekoppelter Latch in der Konfigurationsspeicherzelle gemäß der vorliegenden Erfindung geschrieben werden, ohne Bezugnahme auf die Daten, die in dem assoziierten ReRAM-basierten PROM-Abschnitt gespeichert sind. Nun Bezug nehmend auf 10 zeit eine Schemazeichnung ein Paar der Hybrid-Konfigurationsspeicherzellen 80-1 und 80-2 von 3 zeigt und veranschaulicht die Spannungspotentiale, die angelegt werden, um eine logische Null in den kreuzgekoppelten Latch 11-1 der Konfigurationsspeicherzelle 80-1 und eine logische Eins in den kreuzgekoppelten Latch 11-2 der Konfigurationsspeicherzelle 80-2 in einer ausgewählten Reihe eines Arrays solcher Konfigurationsspeicherzellen gemäß einem Gesichtspunkt der vorliegenden Erfindung zu schreiben, unabhängig von dem Inhalt des assoziierten ReRAM-basierten PROM-Abschnitts 46-1, 46-2. Durchschnittsfachleute werden verstehen, dass die Beschreibung dieses Betriebsmodus auch für die in 1 dargestellte Speicherzelle 10, sowie die Speicherzelle 90 von 4 gilt.
  • Dementsprechend wird Knoten 16 mit 0,8 V hochohmig und Knoten 24 wird mit 0 V versorgt. Die Wortleitung 44, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 1,5 V vorgespannt. Die PROM-Wortleitung 54, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 0,8 V vorgespannt. Die VB-Leitung 52, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 0,8 V vorgespannt. Die Pbias-Leitung 26, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 0,4 V vorgespannt. Die Nbias-Leitung 28, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 0,4 V vorgespannt. Dadurch können alle p-Kanal-Vorspannungstransistoren und n-Kanal-Vorspannungstransistoren einen Strom von etwa 1 µA durchleiten.
  • Unter diesen Bedingungen sind beide Auswahltransistoren 40-1 und 40-2 eingeschaltet und beide PROM-Auswahltransistoren 50-1 und 50-2, die mit den ReRAM-Vorrichtungen 48-1 und 48-2 gekoppelt sind, sind ausgeschaltet.
  • Da die mit der Konfigurationsspeicherzelle 80-1 gekoppelte Bitleitung 42-1 auf 0 V ist, wird diese Spannung an den ersten Ausgangsknoten 18-1 der Konfigurationsspeicherzelle 80-1 angelegt. Die Spannung an den Gates des zweiten p-Kanal-Transistors 30-1 und des zweiten n-Kanal-Transistors 36-1 fällt mit einer Verzögerung, die gleich der Zeitkonstante des Widerstands des vertikalen Widerstands 82-1 und der kombinierten Kapazität der Gates des zweiten p-Kanal-Transistors 30-1 und des zweiten n-Kanal-Transistors 36-1 ist, auf 0 V. Wenn die Spannung an den Gates des zweiten p-Kanal-Transistors 30-1 und des zweiten n-Kanal-Transistors 36-1 abfällt, schaltet der zweite p-Kanal-Transistor 30-1 ein, während der zweite n-Kanal-Transistor 36-1 ausschaltet. Diese Aktion zieht den zweiten Ausgangsknoten 34-1 nach oben auf 0,8 V, wobei der erste p-Kanal-Transistor 12-1 ausgeschaltet und der erste n-Kanal-Transistor 20-1 eingeschaltet wird, wodurch der erste Ausgangsknoten 18-1 nach unten auf null Volt gezogen wird, um den kreuzgekoppelten Latch 11-1 der Konfigurationsspeicherzelle 80-1 in einen logischen Zustand Null zu schreiben.
  • Da die mit der Konfigurationsspeicherzelle 80-2 gekoppelte Bitleitung 42-2 auf 0,8 V ist, wird diese Spannung an den ersten Ausgangsknoten 18-2 der Konfigurationsspeicherzelle 80-2 angelegt. Die Spannung an den Gates des zweiten p-Kanal-Transistors 30-2 und des zweiten n-Kanal-Transistors 36-2 steigt auf 0,8 V mit einer Verzögerung, die gleich der Zeitkonstante des Widerstands des vertikalen Widerstands 82-2 und der kombinierten Kapazität der Gates des zweiten p-Kanal-Transistors 30-2 und des zweiten n-Kanal-Transistors 36-2 ist. Wenn die Spannung an den Gates des zweiten p-Kanal-Transistors 30-2 und des zweiten n-Kanal-Transistors 36-2 steigt, schaltet der zweite p-Kanal-Transistor 30-2 aus, während der zweite n-Kanal-Transistor 36-2 einschaltet. Diese Aktion zieht den zweiten Ausgangsknoten 34-2 nach unten auf 0 V, schaltet den ersten p-Kanal-Transistor 12-2 ein und den ersten n-Kanal-Transistor 20-2 aus, zieht den ersten Ausgangsknoten 18-2 auf 0,8 V Spannung, um den kreuzgekoppelten Latch 11-1 der Konfigurationsspeicherzelle 80-1 in einen logischen Zustand Eins zu schreiben. Ein Fachmann auf dem Gebiet wird erkennen, dass die Zustände der kreuzgekoppelten Latchs 11-1, 11-2 stabil sind, und daher wird das Setzen der Wortleitung 44 auf 0 V den Zustand der kreuzgekoppelten Latchs 11-1, 11-2 nicht ändern.
  • Nun Bezug nehmend auf 11 zeigt eine Schemazeichnung ein Paar der Hybrid-Konfigurationsspeicherzellen 80-1 und 80-2 aus 3, die die Spannungspotentiale veranschaulicht, die während des in 10 dargestellten Schreibvorgangs an eine nicht ausgewählte Reihe angelegt werden, um ein Schreiben aller kreuzgekoppelten Latchs von Konfigurationsspeicherzellen in dieser Reihe, einschließlich der Konfigurationsspeicherzellen 80-1 und 80-2, zu verhindern. Durchschnittsfachleute werden verstehen, dass die Beschreibung dieses Betriebsmodus auch für die in 1 dargestellte Speicherzelle 10, sowie die Speicherzelle 90 von 4 gilt.
  • Die an die Konfigurationsspeicherzellen 80-1 und 80-2 in 11 angelegten Spannungen sind gleich wie in 10, außer dass die Spannung an Wortleitung 44, die allen Konfigurationsspeicherzellen in der Reihe gemeinsam ist, auf 0 V eingestellt ist. Da beide Auswahltransistoren 40-1 und 40-2 ausgeschaltet sind, werden die Spannungen an den Bitleitungen 42-1 und 42-2 nicht an die ersten Ausgangsknoten 18-1 und 18-2 der Speicherzellen 80-1 und 80-2 in der nicht selektierten Reihe übertragen, und die kreuzgekoppelten Latchs 11-1 und 11-2 beider Konfigurationsspeicherzellen werden nicht geschrieben und behalten ihre vorherigen Zustände bei.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung können bei Inbetriebnahme Nullen in alle Konfigurationsspeicherzellen geschrieben werden, ohne Bezugnahme auf den Zustand verschiedener ReRAM-basierter Konfigurationszellen, wie es unter Bezugnahme auf 12 gezeigt ist, auf die nun die Aufmerksamkeit gelenkt wird. Durchschnittsfachleute werden verstehen, dass die Beschreibung dieses Betriebsmodus auch für die in 3 dargestellte Speicherzelle 10 sowie die Speicherzelle 90 von 4 gilt.
  • Um diesen Schreibvorgang auszuführen, wird Knoten 16 hochohmig mit 0,8 V und Knoten 24 mit 0 V versorgt. Die Bitleitungen 42-1 und 42-2 werden auf 0 V gesetzt.
  • Die Wortleitung 44, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 1,5 V vorgespannt und schaltet alle Auswahltransistoren 40-1 und 40-2 ein. Die PROM-Wortleitung 56, die der Reihe gemeinsam ist, die die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 0,8 V vorgespannt und schaltet alle PROM-Auswahltransistoren 50-1 und 50-2 aus. Die VB-Leitung 52, die allen Reihen gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthalten, ist auf 0,8 V vorgespannt. Die Pbias-Leitung 26, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 0,4 V vorgespannt. Die Nbias-Leitung 28, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 0,4 V vorgespannt. Dadurch können alle p-Kanal-Vorspannungstransistoren und n-Kanal-Vorspannungstransistoren einen Strom von etwa 1 µA durchleiten.
  • Mit den Bitleitungen 42 1 und 42-2 bei 0 V und eingeschalteten Auswahltransistoren 40-1 und 42-2 werden 0 V auf alle von den ersten Ausgangsknoten 18-1 und 18-2 angelegt. Nach einer Zeitverzögerung von dem Widerstand der vertikalen Widerstände 82-1 und 82-2 in Kombination mit den kombinierten Kapazitäten von p-Kanal-Transistor 30-1 und n-Kanal-Transistor 36-1 bzw. p-Kanal-Transistor 30-2 und n-Kanal-Transistor 36-2 fallen die zweiten Ausgangsknoten 34- und 34-2 auf 0 V und schalten die p-Kanal-Transistoren 30-1 und 30-2 ein und schalten die n-Kanal-Transistoren 36-1 und 36-2 aus. Durch diese Aktion werden die zweiten Ausgangsknoten 34-1 und 34-2 auf bis zu 0,8 V gezogen, wobei die ersten p-Kanal-Transistoren 12-1 und 12-2 ausgeschaltet und die ersten n-Kanal-Transistoren 20-1 und 20-2 eingeschaltet werden, wodurch alle kreuzgekoppelten Latchs 11-1 und 11-2 Abschnitte der Konfigurationsspeicherzellen 80-1 und 80-2 in einen logischen Zustand Null geschrieben werden. Ein Fachmann auf dem Gebiet wird erkennen, dass die Zustände der kreuzgekoppelten Latchs 11-1, 11-2 stabil sind, und daher wird das Setzen der Wortleitung 44 auf 0 V den Zustand der kreuzgekoppelten Latchs 11-1, 11-2 nicht ändern.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung wird der Inhalt aller ReRAM-Vorrichtungen 48-1 und 48-2 in allen Reihen in die jeweiligen kreuzgekoppelten Latchs 11-1 und 11-2 der Konfigurationsspeicherzellen geschrieben, wie es unter Bezugnahme auf 13 gezeigt ist, auf die nun die Aufmerksamkeit gelenkt wird. Durchschnittsfachleute werden verstehen, dass die Beschreibung dieses Betriebsmodus auch für die in 1 dargestellte Speicherzelle 10, sowie die Speicherzelle 90 von 4 gilt.
  • Nach Ausführen des unter Bezugnahme auf 11 beschriebenen Null-Schreibverfahrens für alle Zellen werden nun die Inhalte aller ReRAM-Vorrichtungen 48-1 und 48-2 in allen Reihen in die kreuzgekoppelten Latchs 11-1 und 11-2 der assoziierten Konfigurationsspeicherzellen geschrieben. Der Knoten 16 wird hochohmig mit 0,8 V versorgt, um die Belastung auf die Transistor-Source-Drains zu minimieren, und der Knoten 24 wird mit 0 V versorgt. Die Bitleitungen 42-1 und 42-2 werden auf 0 V gesetzt. Nachstehendes wird für eine Situation erläutert, in der der ReRAM-Vorrichtung 48-1 bereits in den EIN-Zustand programmiert wurde, d. h. den Zustand niedriger Impedanz, und die ReRAM-Vorrichtung 48-2 bereits in den AUS-Zustand gelöscht wurde, d. h. den Zustand hoher Impedanz.
  • Die Wortleitung 44, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 0 V vorgespannt und schaltet alle Auswahltransistoren 40-1 und 40-2 aus. Die PROM-Wortleitung 54, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf etwa 0,5 V vorgespannt. Wenn die Spannung an VB steigt, werden alle PROM-Auswahltransistoren 50-1 und 50-2 auf einen Pegel eingeschaltet, der den Strom durch sie hindurch auf etwa 10 µA begrenzt, wenn der ReRAM eingeschaltet ist, oder die Spannung an ihnen auf etwa 0,4 V begrenzt, wenn der ReRAM ausgeschaltet ist, wie es unten erläutert ist. Die Pbias-Leitung 26, die allen Reihen gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthalten, ist auf 0,4 V vorgespannt. Die Nbias-Leitung 28, die allen Reihen gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthalten, ist auf 0,4 V vorgespannt. Dadurch können alle p-Kanal-Vorspannungstransistoren und n-Kanal-Vorspannungstransistoren einen Strom von etwa 1 µA durchleiten.
  • Nachdem alle statischen Spannungspotentiale angelegt wurden, wird die VB-Leitung 52, die allen Reihen gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthalten, von 0 V auf 0,8 V erhöht. Ein Erhöhen der Spannung auf der VB-Leitung begrenzt die Belastung der Stromversorgung, da diese Spannung gleichzeitig an alle Konfigurationszellen angelegt wird. Dies bewirkt, dass die Spannung an dem ersten Ausgangsknoten 18-1 in der Konfigurationszelle 80-1 steigt, da ReRAM 50-1 in seinen EIN-Zustand programmiert ist. Nach der Verzögerung durch den vertikalen Widerstand 82-1 steigt die Spannung an dem zweiten Ausgangsknoten 34-1 in der Konfigurationsspeicherzelle 80-1, wodurch der zweite p-Kanal-Transistor 30-1 ausgeschaltet und der zweite p-Kanal-Transistor 36-1 eingeschaltet wird, wodurch die Spannung an dem ersten Ausgangsknoten 18-1 erhöht wird, um die Konfigurationsspeicherzelle 80-1 in einen logischen Eins-Zustand zu programmieren.
  • Die Spannung an dem ersten Ausgangsknoten 18-2 der Konfigurationszelle 80-2 ändert sich nicht von 0 V, denn obwohl die Spannung an der VB-Leitung 52 steigt, wird die ReRAM-Vorrichtung 48-2 in ihren AUS-Zustand gelöscht. Somit bleibt die Konfigurationsspeicherzelle 80-2 in einem logischen Zustand Null.
  • Nun Bezug nehmend auf 14 zeigt eine Schemazeichnung eines Paars der Hybrid-Konfigurationsspeicherzellen von 3, die die Spannungspotentiale veranschaulicht, die angelegt werden, um die Zustände einer Vielzahl von Konfigurationsspeicherzellen zu verifizieren (lesen), nachdem der unter Bezugnahme auf 13 offenbarte Schreibvorgang gemäß einem Gesichtspunkt der vorliegenden Erfindung ausgeführt wurde, Durchschnittsfachleute werden verstehen, dass die Beschreibung dieses Betriebsmodus auch für die in 1 dargestellte Speicherzelle 10, sowie die Speicherzelle 90 von 4 gilt.
  • Knoten 16 wird mit 0,8 V versorgt, optional hochohmig, und Knoten 24 wird mit 0 V versorgt. Die Bitleitungen 42-1 und 42-2 werden auf 0,4 V gesetzt, d. h. eine Mittelpunktspannung, und dürfen dann schweben.
  • Die PROM-Wortleitung 54, die der Reihe gemeinsam ist, die die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 0,8 V vorgespannt und schaltet alle PROM-Auswahltransistoren 50-1 und 50-2 aus. Die VB-Leitung 52, die allen Reihen gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthalten, ist auf 0,8 V vorgespannt. Die Pbias-Leitung 26, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 0 V vorgespannt. Die Nbias-Leitung 28, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 0,8 V vorgespannt. Dadurch können alle p-Kanal-Vorspannungstransistoren und n-Kanal-Vorspannungstransistoren etwa 50 µA Strom durchleiten, sodass der Lesevorgang den Zustand der Konfigurationsspeicherzellen 80-1 und 80-2 nicht stört.
  • Die Wortleitung 44, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, wird von 0 V auf 1,5 V erhöht, wodurch die Auswahltransistoren 40-1, 40-2 eingeschaltet werden, wodurch ermöglicht wird, dass die Spannung an den ersten Ausgangsknoten 18-1 und 18-2 in Konfigurationsspeicherzellen 80-1 und 80-2 die Schwebespannung auf den jeweiligen Bitleitungen 42-1 und 42-2 je nach Zustand der jeweiligen Konfigurationsspeicherzellen 80-1 und 80-2 entweder nach oben oder nach unten zieht. Die Spannung an der Wortleitung 44 wird dann auf Null zurückgesetzt, indem die Auswahltransistoren 40-1, 40-2 eingeschaltet werden, und Abtastvorgänge werden an den resultierenden schwebenden Spannungen ausgeführt, die auf den Bitleitungen 42-1 und 42-2 verbleiben. Eine Schwebespannung, die über den eingestellten Pegel von 0,4 V angehoben wurde, gibt an, dass die abgetastete Konfigurationszelle einen logischen Wert Eins enthielt, und eine Schwebespannung, die unter den eingestellten Pegel von 0,4 V gesenkt wurde, gibt an, dass die abgetastete Konfigurationszelle einen logischen Wert Null enthielt.
  • Nun Bezug nehmend auf 15 zeigt eine Schemazeichnung ein Paar der Hybrid-Konfigurationsspeicherzellen von 3, die die Spannungspotentiale veranschaulicht, die angelegt werden, um die Zustände einer Vielzahl von ReRAM-Vorrichtungen 48-1 und 48-2 in den Konfigurationsspeicherzellen zu lesen. Durchschnittsfachleute werden verstehen, dass dieser Lesevorgang die in den kreuzgekoppelten Latchs 11-1 und 11-2 der Konfigurationsspeicherzellen 80-1 und 80-2 gespeicherten Daten zerstört und erfordert, dass die Daten erneut in die kreuzgekoppelten Latchs 11-1 und 11-2 der Konfigurationsspeicherzellen 80-1 und 80-2 geschrieben werden müssen. Durchschnittsfachleute werden verstehen, dass die Beschreibung dieses Betriebsmodus auch für die in 1 dargestellte Speicherzelle 10, sowie die Speicherzelle 90 von 4 gilt.
  • Der Knoten 16 wird mit 0,8 V versorgt, optional hochohmig, und der Knoten 24 wird mit 0,8 V versorgt. Die Pbias-Leitung 26, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 0,8 V vorgespannt. Die Nbias-Leitung 28, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 0 V vorgespannt. Damit werden alle p-Kanal-Vorspannungstransistoren und die n-Kanal-Vorspannungstransistoren in den Konfigurationsspeicherzellen 80-1 und 80-1 ausgeschaltet. Unter diesen Bedingungen werden die kreuzgekoppelten Latchs 11-1 und 11-2 der Konfigurationsspeicherzellen 80-1 und 80-2 deaktiviert und die in den kreuzgekoppelten Latchs 11-1 und 11-2 enthaltenen Daten zerstört.
  • Die PROM-Wortleitung 54, die der Reihe gemeinsam ist, die die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 0,2 V vorgespannt und schaltet alle PROM-Auswahltransistoren 50-1 und 50-2 ein. Die VB-Leitung 52 ist mit 0,8 V vorgespannt. Die Bitleitungen 42-1 und 42-2 sind auf 0 V vorgespannt und werden dann schweben gelassen. Die Wortleitung 44, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 1,3 V vorgespannt und schaltet alle Auswahltransistoren 40-1 und 40-2 ein. Die Verwendung dieser niedrigeren Versorgungsspannung ist eine Möglichkeit, den Lesestrom zu begrenzen, um zu verhindern, dass die Zustände der ReRAM-Vorrichtungen gestört werden.
  • Wie es in 15 gezeigt ist, ist die ReRAM-Vorrichtung 48-1 in diesem nichtbegrenzenden Beispiel programmiert und ist daher in einem niederohmigen Zustand und die ReRAM-Vorrichtung 48-2 ist in einem gelöschten Zustand und ist daher in einem hochohmigen Zustand. Die vorgespannte Bitleitung 42-1 wird an dem VB-Knoten 52 über den PROM-Auswahltransistor 50-1, den Auswahltransistor 40-1 und die ReRAM-Vorrichtung 48-1 nach oben zu 0,8 V gezogen. Auf der anderen Seite werden die 0 V, die dynamisch auf der vorgespannten Bitleitung 42-1 gehalten werden, nicht beeinflusst, obwohl der PROM-Auswahltransistor 50-1 und der Auswahltransistor 40-1 eingeschaltet sind, weil sich die ReRAM-Vorrichtung 48-2 in einem hochohmigen Zustand befindet
  • Die Wortleitung 44 wird dann wieder auf 0 V gesetzt, wodurch die Auswahltransistoren 40-1, 40-2 ausgeschaltet werden. Die Abtastvorgänge werden dann an den resultierenden Schwebespannungen ausgeführt, die auf den Bitleitungen 42-1 und 42-2 verbleiben. Eine Schwebespannung auf Bitleitung 42-1, die über den eingestellten Pegel von 0 V auf 0,8 V angehoben wurde, gibt an, dass sich die abgetastete ReRAM-Vorrichtung 48-1 in ihrem programmierten Zustand befindet, und eine Schwebeladungsspannung auf Bitleitung 42-1, die auf dem eingestellten Pegel von 0 V geblieben ist, gibt an, dass sich die abgetastete ReRAM-Vorrichtung 48-2 in ihrem gelöschten Zustand befindet.
  • Nun Bezug nehmend auf 16 zeigt eine Schemazeichnung ein Paar der Hybrid-Konfigurationsspeicherzellen von 3, die die Spannungspotentiale veranschaulicht, die angelegt werden, um die Zustände einer Vielzahl der kreuzgekoppelten Latchs in den Konfigurationsspeicherzellen in einer ausgewählten Reihe einschließlich der Konfigurationsspeicherzellen 80-1 und 80-2 zu lesen. Dieses Verfahren wird verwendet, wenn die integrierte Schaltung in ihrem normalen Betriebsmodus ist, in dem VDD 1,5 V ist. Durchschnittsfachleute werden verstehen, dass die Beschreibung dieses Betriebsmodus auch für die in 1 dargestellte Speicherzelle 10, sowie die Speicherzelle 90 von 4 gilt.
  • Der Knoten 16 wird hochohmig mit 1,5 V und der Knoten 24 mit 0 V versorgt. Die Pbias-Leitung 26, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 0,4 V vorgespannt. Die Nbias-Leitung 28, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 1,1 V vorgespannt. Dadurch wird der Strompegel durch beide Seiten der kreuzgekoppelten Latchs 11-1 und 11-2 der Speicherzellen in dieser exemplarischen Ausführungsform während dieses Vorgangs auf etwa 100 µA eingestellt.
  • Die PROM-Wortleitung 54, die der Reihe gemeinsam ist, die die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 1,5 V vorgespannt und schaltet alle PROM-Auswahltransistoren 50-1 und 50-2 aus. Die VB-Leitung 52 ist auf 0,8 V vorgespannt, um die Spannung zwischen der VB-Leitung 52 und den Bitleitungen 42-1 und 42-2 zu senken, um eine Überlastung der ReRAM-Vorrichtungen 48-1 und 48-2, der p-Kanal-Transistoren 50-1 und 50-2 und der n-Kanal-Transistoren 40-1 und 40-2 zu vermeiden. Die Bitleitungen 42-1 und 42-2 sind auf 0,8 V vorgespannt und werden dann schweben gelassen. Die Wortleitung 44, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, wird von 0 V auf 1,5 V erhöht, wodurch stufenweise alle Auswahltransistoren 40-1 und 40-2 eingeschaltet werden.
  • In der Veranschaulichung von 16 speichert die Konfigurationsspeicherzelle 80-1 einen niedrigen logischen Wert, wie es durch die Angabe von 0 V an dem ersten Ausgangsknoten 18-1 angegeben wird, und die Konfigurationsspeicherzelle 80-2 speichert einen hohen logischen Wert, wie es durch die Angabe von 0 V an dem ersten Ausgangsknoten 18-2 angegeben wird.
  • Wenn die Spannung auf der Wortleitung 44 erhöht wird, schalten die Auswahltransistoren 40-1 und 40-2 ein. Das Einschalten des Auswahltransistors 42-1 bewirkt, dass sich die Schwebespannung von 0,8 V auf der Bitleitung 42-1 in Richtung des Pegels 0 V entlädt, der an dem ersten Ausgangsknoten 18-1 in der Konfigurationsspeicherzelle 80-1 anliegt. Die Spannungsentladung auf Bitleitung 44-1 wird durch eine geeignete Klemmschaltung oder eine andere Begrenzungsschaltung (nicht gezeigt) auf einen niedrigen Pegel von 0,5 V begrenzt. Solche Schaltungen sind auf dem Gebiet bekannt. Das Einschalten des Auswahltransistors 40-2 bewirkt, dass die Schwebespannung von 0,8 V auf Bitleitung 42-2 auf den 1,5 V-Pegel geladen wird, der an dem ersten Ausgangsknoten 18-2 in der Konfigurationsspeicherzelle 80-2 anliegt. Die Spannungsladung auf Bitleitung 44-2 wird durch eine geeignete Klemmschaltung oder eine andere Begrenzungsschaltung (nicht gezeigt) auf einen hohen Pegel von 1,0 V begrenzt. Diese Klemmschaltungen verhindern eine Überlastung der Auswahltransistoren 40-1 und 40-2.
  • Nachdem sich die Spannungen auf Bitleitungen 42-1 und 42-2 auf ihre geklemmten Werte eingependelt haben, wird die Spannung auf der Wortleitung 44 wieder auf 0 V gebracht, um die Auswahltransistoren 40-1 und 40-2 auszuschalten. Die Spannungen auf Bitleitungen 42-1 und 42-2 können dann mit geeigneten Leseverstärkerschaltungen abgetastet werden.
  • Durchschnittsfachleute werden verstehen, dass zusätzliche Vorrichtungen, wie ein zusätzlicher n-Kanal-Transistor zum Isolieren des ReRAM-basierten PROM-Abschnitts von dem Latch-Abschnitt, zu den Schaltungen von 1A, 1B und 3-16 hinzugefügt werden können. Andere Änderungen, wie eine Verwendung von entweder p-Kanal- oder n-Kanal-Auswahltransistoren und PROM-Auswahltransistoren oder die Position des PROM-Auswahltransistors in Bezug auf die ReRAM-Vorrichtungen in dem ReRAM-basierten PROM-Abschnitt können ohne Änderung des grundlegenden Betriebs der Konfigurationszelle der vorliegenden Erfindung implementiert werden.
  • Nun Bezug nehmend auf 17 zeigt eine Schemazeichnung ein Paar der Hybrid-Konfigurationsspeicherzellen von 3, die die Spannungspotentiale zeigt, die während des Lesevorgangs von 16 an die Konfigurationsspeicherzellen in einer nicht ausgewählten Reihe einschließlich der Konfigurationsspeicherzellen 80-1 und 80-2 angelegt werden. Durchschnittsfachleute werden verstehen, dass die Beschreibung dieses Betriebsmodus auch für die in 1 dargestellte Speicherzelle 10, sowie die Speicherzelle 90 von 4 gilt.
  • Das Spannungspotential, das an die Konfigurationsspeicherzellen in einer unselektierten Reihe einschließlich der Konfigurationsspeicherzellen 80-1 und 80-2 angelegt ist, entspricht den angelegten Spannungen, wie sie in 16 gezeigt sind, mit der Ausnahme dessen, dass die Wortleitung 44 auf 0 V vorgespannt ist, wodurch die Auswahltransistoren 40-1 und 40-2 in den Konfigurationsspeicherzellen 80-1 bzw. 80-2 ausgeschaltet bleiben. Dies ist notwendig, um zu vermeiden, dass mehr als eine Reihe von Konfigurationsspeicherzellen um eine Steuerung der Bitleitungen 42-1 und 42-2 konkurrieren.
  • Die PROM-Wortleitung 54, die der Reihe gemeinsam ist, die die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, ist auf 1,5 V vorgespannt und schaltet alle PROM-Auswahltransistoren 50-1 und 50-2 aus. Die VB-Leitung 54 ist auf 0,8 V vorgespannt. Die Bitleitungen 42-1 und 42-2, die anderen Konfigurationsspeicherzellen gemeinsam sind, sind auf 0,8 V vorgespannt und werden dann schweben gelassen. Die Wortleitung 44, die der Reihe gemeinsam ist, die Konfigurationsspeicherzellen 80-1 und 80-2 enthält, wird auf 0 V gehalten was verhindert, dass alle Auswahltransistoren 40-1 und 40-2 ausgeschaltet werden.
  • Nun Bezug nehmend auf 18 zeigt ein Flussdiagramm ein veranschaulichendes Verfahren 100 für einen Betrieb der Konfigurationsspeicherzellen der vorliegenden Erfindung. Das Verfahren beginnt mit Bezugszeichen 102.
  • Bei Bezugszeichen 104 werden bei Inbetriebnahme der integrierten Schaltung die kreuzgekoppelten Latchs 11-1 und 11-2 der Konfigurationsspeicherzellen auf einen Zustand Null gesetzt, wie es in 12 gezeigt ist, wobei, wie oben angegeben, die maximale Spannung für die kreuzgekoppelten Latchs 11-1 und 11-2 der Konfigurationsspeicherzellen 0,8 V ist. Anschließend werden bei Bezugszeichen 106 die Daten in den ReRAMs in den ReRAM-basierten PROM-Abschnitten der Konfigurationsspeicherzellen in die Konfigurationsspeicherzellen geladen, wie es in 13 gezeigt ist.
  • Als nächstes werden bei Bezugszeichen 108 korrigierte Daten in bereits bekannte fehlerhafte Stellen (Stellen, an denen ReRAMs fehlgeschlagen sind) in dem Konfigurationsspeicher unter Verwendung des in 10 gezeigten Vorgangs geschrieben. Diese bereits bekannten fehlerhaften Positionen wurden zuvor in einem Fehlerspeicher entweder On-Chip oder Off-Chip gespeichert, der Informationen enthält, die sowohl die Positionen der fehlerhaften ReRAM-basierten PROM-Abschnitte der Konfigurationsspeicherzellen auf dem integrierten Schaltkreis als auch die korrekten Daten identifizieren. Ein Verifizierungsvorgang wird an Bezugszeichen 110 ausgeführt, um zu bestimmen, ob die Konfigurationsspeicherzellen alle korrekte Daten enthalten oder ob zusätzliche ReRAM-basierte PROM-Abschnitte von zusätzlichen Konfigurationsspeicherzellen ausgefallen sind. Dieser Verifizierungsvorgang kann z. B. eine zyklische Redundanzprüfung (cyclic redundancy check, CRC) umfassen, und eine Form des Verifizierungsvorgangs ist oben in Bezug auf 14 beschrieben.
  • Wenn die Konfigurationsspeicherzellen alle korrekte Daten enthalten, fährt das Verfahren an Bezugszeichen 112 fort, wobei VDD auf 1,5 V erhöht wird, und dann an Bezugszeichen 114, wo der Kern der integrierten Schaltung eingeschaltet wird. Das Verfahren endet an Bezugszeichen 116.
  • Wenn alle Konfigurationsspeicherzellen keine korrekten Daten enthalten, weil ein oder mehrere zusätzliche ReRAM-basierte PROM-Abschnitte der Konfigurationsspeicherzellen ausgefallen sind, fährt das Verfahren an Bezugszeichen 118 fort, wo ein Vorwärtsfehlerkorrekturcode (forward error correction, FEC), der in einem On-Chip- oder Off-Chip-FEC-Speicher gespeichert ist, verwendet wird, um die Positionen der fehlerhaften Daten zu bestimmen. An Bezugszeichen 120 werden die korrekten Daten, die aus dem FEC-Code berechnet wurden, in den kreuzgekoppelten Latch der Konfigurationsspeicherzelle geschrieben, wie es in 10 gezeigt ist. Dann werden an Bezugszeichen 122 die Position der fehlerhaften Daten und die korrigierten Daten in den Fehlerspeicher geschrieben. Die Verfahren kehrt zurück zu Bezugszeichen 110, wo erneut eine Verifizierungsoperation ausgeführt wird, um zu bestimmen, ob die Konfigurationsspeicherzellen alle korrekte Daten enthalten. Die Schleife von Bezugszeichen 110 bis 122 wird ausgeführt, bis bestimmt wird, dass alle Speicherzellen korrekte Daten enthalten.
  • Durchschnittsfachleute werden verstehen, dass bestimmte Teile dieses Verfahrens, wie die FEC-Schleife, weggelassen werden können, wenn bestimmte Fehlerarten unwahrscheinlich sind.
  • Nun Bezug nehmend auf 19 zeigt ein Blockdiagramm einen Teil 130 eines Arrays von Konfigurationsspeicherzellen, wie eine der Konfigurationsspeicherzellen 10, 60, 80 und 90, die in den verschiedenen Zeichnungsfiguren hierin dargestellt sind, und veranschaulicht eine typische Umgebung, in der das in 18 dargestellte Verfahren ausgeführt werden kann. Wo angebracht, werden in 19 Bezugszeichen verwendet, die in Figuren aus vorherigen Zeichnungsfiguren verwendet, um Elemente zu identifizieren, die in diesen vorherigen Zeichnungsfiguren zu finden sind.
  • Der in 19 dargestellte Abschnitt 30 des Arrays ist mit der Steuerung 132 gekoppelt, die das Lesen, Schreiben, Programmieren und Löschen der ReRAM-basierten PROM-Abschnitte und des SRAMs steuert. Die Steuerung 132 ist mit einem Fehlerspeicher 134 gekoppelt. Der Fehlerspeicher kann entweder On-Chip oder Off-Chip sein und enthält Informationen, die sowohl die Positionen der fehlerhaften ReRAM-basierten PROM-Abschnitte der Konfigurationsspeicherzellen auf der integrierten Schaltung als auch die korrekten Daten identifizieren.
  • Die Steuerung 132 ist in 19 so gezeigt, dass sie an einen Abschnitt des Arrays mit drei Reihen und zwei Spalten gekoppelt ist. Die in 19 dargestellten Konfigurationsspeicherzellen werden hierin der Einfachheit halber mit den Präfix-Bezugszeichen 10 bezeichnet, aber Durchschnittsfachleute werden verstehen, dass die in 19 dargestellten Konfigurationsspeicherzellen jede der Konfigurationsspeicherzellen 10, 60, 80 und 90 sein können.
  • Die erste Reihe des Abschnitts 130 des Arrays schließt die Speicherzelle 10-1-1 (die ihre Position in Reihe 1 und Spalte 1 angibt) mit dem Ausgabeknoten 18-1-1, und die Speicherzelle 10-1-2 (die ihre Position in Reihe 1 und Spalte 2 angibt) mit dem Ausgabeknoten 18-1-2 ein. Auf ähnliche Weise schließt die zweite Reihe von Abschnitt 130 des Arrays Speicherzelle 10-2-1 (die ihre Position in Reihe 2 und Spalte 1 angibt) mit dem Ausgabeknoten 18-2-1, und Speicherzelle 10-2-2 (die ihre Position in Reihe 2 und Spalte 2 angibt) mit dem Ausgabeknoten 18-2-1 ein. Ebenso schließt die dritte Reihe von Abschnitt 130 des Arrays die Speicherzelle 10-3-1 (die ihre Position in Reihe 3 und Spalte 1 angibt) mit dem Ausgabeknoten 18-3-1, und die Speicherzelle 10-3-2 (die ihre Position in Reihe 3 und Spalte 2 angibt) mit dem Ausgabeknoten 18-3-2 ein.
  • Die Konfigurationsspeicherzellen 18-1-1, 18-2-1 und 18-3-1 in der ersten Spalte des Abschnitts 130 des Arrays sind über die Bitleitung BL 42-1 mit der Steuerung 132 gekoppelt. Die Konfigurationsspeicherzellen 18-1-2, 18-2-2 und 18-3-2 in der zweiten Spalte des Abschnitts 130 des Arrays sind über die Bitleitung BL 42-1 mit der Steuerung 132 gekoppelt.
  • Die Konfigurationsspeicherzellen 18-1-1 und 18-1-2 in der ersten Reihe des Abschnitts 130 des Arrays sind über eine Latch-Wortleitung LWL 44-1 und eine PROM-Wortleitung PRWL 54-1 mit der Controller 132 gekoppelt. Die Konfigurationsspeicherzellen 18-2-1 und 18-2-2 in der zweiten Reihe des Abschnitts 130 des Arrays sind über eine Latch-Wortleitung LWL 44-2 und eine PROM-Wortleitung PRWL 54-2 mit der Controller 132 gekoppelt. Die Konfigurationsspeicherzellen 18-3-1 und 18-3-2 in der dritten Reihe des Abschnitts 130 des Arrays sind über eine Latch-Wortleitung LWL 44-3 und eine PROM-Wortleitung PRWL 54-3 mit der Controller 132 gekoppelt.
  • Die Konfigurationsspeicherzellen 18-1-1, 18-2-1 und 18-3-1 in der ersten Spalte des Abschnitts 130 des Arrays sind über die Bitleitung BL 42-1 mit der Steuerung 132 gekoppelt. Die Konfigurationsspeicherzellen 18-1-1, 18-2-1 und 18-3-1 in der zweiten Spalte des Abschnitts 130 des Arrays sind über die Bitleitung BL 42-2 mit der Steuerung 132 gekoppelt.
  • Nun Bezug nehmend auf 20 zeigt eine Querschnittsansicht eine typische Struktur einer unprogrammierten Antifuse-Vorrichtung, die als eine Form eines vertikalen Widerstandes in Ausführungsformen der vorliegenden Erfindung eingesetzt werden kann. Die unprogrammierte Antifuse 140 wird über einem von einem Transistor-Gate, einer Metall-Verbindungsschicht oder Diffusion in einem Substrat oder einer Wanne gebildet (als Schicht 142 gezeigt). Die Schicht 144 ist eine untere Elektrode der Antifuse, die Schicht 146 ist eine Schicht aus Antifuse-Material, die über der unteren Elektrode 144 gebildet ist und die aus einem Material wie dotiertem oder undotiertem amorphen Silizium gefig.et werden kann. Eine obere Elektrode 148 wird über dem Antifuse-Material 146 gebildet. Die Schichten 144, 146 und 148 können dann als Stapel geätzt werden. In einigen Ausführungsformen kann die Schicht 142 als Ätzstoppschicht verwendet werden, und in anderen Ausführungsformen kann eine separate Ätzstoppschicht (nicht gezeigt) über der Schicht 142 gebildet werden. In einigen Ausführungsformen wird auch eine Diffusionssperrschicht 150 auf dem Stapel gebildet und mit diesem geätzt.
  • Dann wird eine dielektrische Schicht 152 über dem Stapel der Schichten 144, 146 und 148 gebildet, und eine Metallschicht wird gebildet und mit der Deckschicht (150 oder 148) des Stapels verbunden. In 20 ist die Metallschicht als damaszierte Kupferschicht 154 gezeigt, die von einem Liner 156 umgeben ist, wie es in der Technik bekannt ist. Vor einer Bildung des Liners 156 und der Kupfermetallleitung 154 wird eine Durchkontaktierung 158 gebildet, um eine Verbindung mit der Deckschicht 148 oder 150 der Antifuse herzustellen, wie es in der Technik bekannt ist.
  • Antifuse-Strukturen wie die vorstehend beschriebene sind bekannt. Ein nicht einschränkendes veranschaulichendes Beispiel für eine Antifuse-Struktur 140 ist in US-Patent Nr. 5.770.885 gezeigt, dessen gesamter Inhalt hierin durch Bezugnahme aufgenommen ist. Die ReRAM-Vorrichtung (144, 146, and 148) bleibt unprogrammiert und hat in diesem Zustand einen Widerstand in der Größenordnung von etwa 1 MOhm bis zu mehr als etwa 1 GOhm.
  • Nun Bezug nehmend auf 21 zeigt eine Querschnittsansicht eine typische Struktur einer fabrikneuen ReRAM-Vorrichtung, die als eine weitere Form eines vertikalen Widerstands in Ausführungsformen der vorliegenden Erfindung eingesetzt werden kann. Eine „fabrikneue“ ReRAM-Vorrichtung 160 ist in jeder Hinsicht identisch mit einer herkömmlichen ReRAM-Vorrichtung, außer dass es keine Möglichkeit gibt, sie zu programmieren oder zu löschen, sodass sie immer in dem vollständig gelöschten Zustand bleibt, in dem sie sich zum Zeitpunkt ihrer Herstellung befand. Dies ist ein Zustand mit hoher Impedanz, bei dem ihr Widerstand feldabhängig ist, aber höher ist als etwa 10 MΩ und im Allgemeinen etwa 1 GΩ beträgt. Diese Form eines vertikalen Widerstands (82 der vorherigen Figuren) ist insofern sehr nützlich, als sie eine extrem hohe Impedanz bietet und dabei fast keine Layoutfläche auf der integrierten Schaltung beansprucht, da sie auf einem vorhandenen Kontakt oder einer Intermetall-Durchkontaktierung in der integrierten Schaltungsstruktur hergestellt werden kann. Die Polarität der ReRAM-Vorrichtung spielt dabei keine Rolle. Ein nicht einschränkendes Beispiel einer ReRAM-Vorrichtung ist im U.S. Patent 8.415.650 vom 9. April 2013 beschrieben, dessen gesamter Inhalt hierin durch Bezugnahme aufgenommen ist.
  • Wie in 21 gezeigt, auf die nun die Aufmerksamkeit gelenkt wird, besteht eine ReRAM-Vorrichtung im Grunde genommen aus zwei Metallplatten, die durch eine Festelektrolytschicht getrennt sind. Die ReRAM-Vorrichtung kann normalerweise durch Anlegen eines Spannungspotentials mit einer Polarität programmiert werden, die Metallionen von einer der Metallplatten in die Festelektrolytschicht treibt, und durch Anlegen eines Spannungspotentials mit einer Polarität, die die Metallionen zurück zur Quellmetallplatte treibt, gelöscht werden.
  • Die in der Ausführungsform von 21 gezeigte Struktur ist teilweise der in 20 dargestellten Struktur ähnlich. Dementsprechend werden die in 21 vorhandenen Elemente, die den Elementen in 20 entsprechen, mit denselben Bezugszahlen bezeichnet, wie sie in 20 verwendet werden.
  • Eine unprogrammierte („fabrikneue“) ReRAM-Vorrichtung 160 wird über einem von einem Transistor-Gate, einer Metall-Verbindungsschicht oder einer Diffusion in einem Substrat oder einer Wanne (als Schicht 142 gezeigt) gebildet. Die Schicht 162 ist eine Diffusionssperr- und/oder Haftschicht. Die Schicht 164 ist eine untere Elektrode der fabrikneuen ReRAM-Vorrichtung 160. Die Schicht 166 ist eine Festelektrolytschicht, die über der unteren Elektrode 164 gebildet wird. Eine obere Elektrode 168 wird über der Festelektrolytschicht 166 gebildet. In einigen Ausführungsformen wird auch eine Diffusionssperrschicht 150 auf dem Stapel gebildet und mit diesem geätzt. Die Schichten 162, 164, 166, 168 und 150 (soweit vorhanden) können dann als Stapel geätzt werden. In einigen Ausführungsformen kann die Schicht 142 als Ätzstoppschicht verwendet werden, und in anderen Ausführungsformen kann eine separate Ätzstoppschicht (nicht gezeigt) über der Schicht 142 gebildet werden.
  • Wie in der Ausführungsform von 20 wird dann eine dielektrische Schicht 152 über dem Stapel der Schichten 162, 164, 166 und 168 gebildet, und eine Metallschicht wird gebildet und mit der Deckschicht (150 oder 168) des Stapels verbunden. In 21 ist die Metallschicht als damaszierte Kupferschicht 154 gezeigt, die von einem Liner 156 umgeben ist, wie es in der Technik bekannt ist. Vor einer Bildung des Liners 156 und der Kupfermetallleitung 154 wird eine Durchkontaktierung 158 gebildet, um eine Verbindung mit der Deckschicht 168 oder 150 der fabrikneuen ReRAM-Vorrichtung herzustellen, wie es in der Technik bekannt ist.
  • ReRAM-Strukturen wie die vorstehend beschriebene sind bekannt. Ein nicht einschränkendes veranschaulichendes Beispiel für eine ReRAM-Vorrichtung 160 ist in US-Patent Nr. 8.415.650 dargestellt, dessen gesamter Inhalt hierin durch Bezugnahme aufgenommen ist. Die ReRAM-Vorrichtung 160 bleibt unprogrammiert und hat in diesem Zustand einen Widerstand in der Größenordnung von etwa 1 MOhm bis zu mehr als etwa 1 GOhm.
  • Nun Bezug nehmend auf 22 zeigt eine Querschnittsansicht eine weitere typische hochohmige Struktur, die als vertikaler Widerstand in Ausführungsformen der vorliegenden Erfindung eingesetzt werden kann. Ein Teil der in der Ausführungsform von 21 gezeigten Struktur ist einem Teil der in 20 und 21 dargestellten Struktur ähnlich. Dementsprechend werden die in 22 vorhandenen Elemente, die den Elementen in den Ausführungsformen von 20 und 21 entsprechen, mit denselben Bezugszahlen bezeichnet, wie sie in diesen Zeichnungsfiguren verwendet werden.
  • Eine hochohmige Struktur 170 wird über einem von einem Transistor-Gate, einer Metall-Verbindungsschicht oder Diffusion in einem Substrat oder einer Wanne gebildet (als Schicht 172 gezeigt). Die Schicht 172 ist eine Diffusionssperr- und/oder Haftschicht. Die Schicht 174 ist eine Schicht aus hochohmigem Material, die über der Schicht 172 gebildet wird. Eine zweite Diffusionssperrschicht 176 wird über der Schicht aus hochohmigem Material 174 gebildet. In einigen Ausführungsformen wird auch eine zweite Diffusionssperrschicht 150 auf dem Stapel gebildet und mit diesem geätzt. Die Schichten 172, 174, 176 und 150 (soweit vorhanden) können dann als Stapel geätzt werden. In einigen Ausführungsformen kann die Schicht 142 als Ätzstoppschicht verwendet werden, und in anderen Ausführungsformen kann eine separate Ätzstoppschicht (nicht gezeigt) über der Schicht 142 gebildet werden.
  • Wie in der Ausführungsform von 20 und 21 wird dann eine dielektrische Schicht 142 über dem Stapel der Schichten 172, 174, 176, und 150 gebildet, und eine Metallschicht wird gebildet und mit der Deckschicht (150 oder 176) des Stapels verbunden. In 22 ist die Metallschicht als damaszierte Kupferschicht 154 gezeigt, die von einem Liner 156 umgeben ist, wie es in der Technik bekannt ist. Vor einer Bildung des Liners 156 und der Kupfermetallleitung 154 wird eine Durchkontaktierung 158 gebildet, um eine Verbindung mit der Deckschicht 1676 oder 150 der fabrikneuen ReRAM-Vorrichtung herzustellen, wie es in der Technik bekannt ist.
  • Zum Bilden der hochohmigen Schicht 174 können zahlreiche Materialien verwendet werden. Eine nicht erschöpfende Liste schließt siliziumreiches SiO2, tantalreiches Ta2O5, titanreiches TiO2, aluminiumreiches Al2O3, siliziumreiches SiN ein. Solche Schichten können unter Verwendung von CVD, PECVD und anderen Abscheidungsprozessen hergestellt werden. Andere prozesskompatible, stabile hochohmige Materialien werden für Durchschnittsfachleute ohne Weiteres ersichtlich sein. Die Dicken und chemischen Zusammensetzungen dieser Materialien und die Abscheidungsbedingungen, die notwendig sind, um sie so abzuscheiden, dass die gewünschten Widerstandswerte erreicht werden, können leicht experimentell für den Einsatz in bestimmten Ausführungsformen der vorliegenden Erfindung bestimmt werden. Diese Konstruktionsparameter können von Durchschnittsfachleuten leicht spezifisch angepasst werden, um einen Widerstandswert von etwa 1 MOhm bis zu mehr als 1 GOhm zu erreichen.
  • Durchschnittsfachleute werden verstehen, dass in 20 bis 22 zwar eine damaszierte Kupfermetallisierungsstruktur gezeigt ist, stattdessen aber auch andere Arten von Metallisierungsschichten verwendet werden können. Solche Fachleute werden ohne Weiteres verstehen, wie solche anderen Metallisierungsschemata in die vorliegende Erfindung integriert werden können.
  • Durchschnittsfachleute werden verstehen, dass die in 2 und 5 bis 17 dargestellten Spannungs- und Stromwerte repräsentative Werte für veranschaulichende Konfigurationsspeicherzellen gemäß der vorliegenden Erfindung sind und dass diese Spannungswerte je nach einzelnen integrierten Schaltungen, die unterschiedliche Transistorkonstruktionen und Konstruktionsregeln verwenden, variieren. Die Vorspannungsstromstärken in jeder Konstruktion sind so eingestellt, dass der Latch während der Lesevorgänge mit ausreichendem Strom arbeitet, um zu verhindern, dass der Lesevorgang die Zelle stört. Auf ähnliche Weise sind die Vorspannungsstromstärken in jeder Konstruktion so eingestellt, dass während der Schreibvorgänge die Verriegelung mit einem niedrigeren Stromwert arbeitet, damit die Schreibquelle den bestehenden Latch-Zustand überwinden kann. Diese Konstruktionsparameter liegen weit innerhalb der Durchschnittskenntnis.
  • Wenngleich die Ausführungsformen und Anwendungen dieser Erfindung gezeigt und beschrieben wurden, wäre für den Fachmann ersichtlich, dass viel mehr Modifikationen als die oben angegebenen möglich sind, ohne von den erfindungsgemäßen Konzepten abzuweichen. Die Erfindung ist daher außer hinsichtlich des Grundgedankens der beigefügten Ansprüche als nicht eingeschränkt anzusehen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 5770885 [0126]
    • US 8415650 [0127, 0132]

Claims (18)

  1. Konfigurationsspeicherzelle, umfassend: einen Latch-Abschnitt einschließlich eines kreuzgekoppelten Latchs, der komplementäre Ausgangsknoten aufweist; und einen programmierbaren Festwertspeicherabschnitt (PROM-Abschnitt), der mit einem der komplementären Ausgangsknoten des Latch-Abschnitts gekoppelt ist.
  2. Konfigurationsspeicherzelle nach Anspruch 1, wobei der PROM ein auf einem resistiven Direktzugriffsspeicher (ReRAM) basierender PROM-Abschnitt ist, der zwischen einem der komplementären Ausgangsknoten des Latch-Abschnitts und einer VB-Vorspannungsleitung gekoppelt ist, wobei der PROM-Abschnitt eine programmierbare und löschbare ReRAM-Vorrichtung einschließt.
  3. Konfigurationsspeicherzelle nach Anspruch 1, ferner umfassend: einen ersten vertikalen Widerstand, der in mindestens einem der kreuzgekoppelten Schaltungspfade eingeschlossen ist.
  4. Konfigurationsspeicher nach Anspruch 2, wobei die programmierbare und löschbare ReRAM-Vorrichtung über einen PROM-Auswahltransistor mit einem der komplementären Ausgangsknoten des Latch-Abschnitts gekoppelt ist.
  5. Konfigurationsspeicherzelle nach Anspruch 3, wobei der Latch-Abschnitt umfasst: einen ersten p-Kanal-Transistor, der zwischen einem ersten Spannungsversorgungsknoten und einem ersten der komplementären Ausgangsknoten gekoppelt ist; einen ersten n-Kanal-Transistor, der zwischen dem ersten der komplementären Ausgangsknoten und einem zweiten Spannungsversorgungsknoten gekoppelt ist; einen zweiten p-Kanal-Transistor, der zwischen dem ersten Spannungsversorgungsknoten und dem ersten der komplementären Ausgangsknoten gekoppelt ist; einen zweiten n-Kanal-Transistor, der zwischen dem ersten der komplementären Ausgangsknoten und dem zweiten Spannungsversorgungsknoten gekoppelt ist; wobei Gates des ersten p-Kanal-Transistors und des ersten n-Kanal-Transistors gemeinsam mit dem zweiten der komplementären Ausgangsknoten verbunden sind und Gates des zweiten p-Kanal-Transistors und des zweiten n-Kanal-Transistors gemeinsam über den ersten vertikalen Widerstand mit dem ersten der komplementären Ausgangsknoten verbunden sind.
  6. Konfigurationsspeicherzelle nach Anspruch 5, wobei die Gates des ersten p-Kanal-Transistors und des ersten n-Kanal-Transistors über den ersten vertikalen Widerstand miteinander mit dem zweiten der komplementären Ausgangsknoten verbunden sind.
  7. Konfigurationsspeicherzelle nach Anspruch 5, wobei: die Gates des zweiten p-Kanal-Transistors und des zweiten n-Kanal-Transistors über den ersten vertikalen Widerstand gemeinsam mit dem ersten der komplementären Ausgangsknoten verbunden sind; und die Gates des ersten p-Kanal-Transistors und des ersten n-Kanal-Transistors über einen zweiten vertikalen Widerstand mit dem zweiten der komplementären Ausgangsknoten verbunden sind.
  8. Konfigurationsspeicherzelle nach einem der Ansprüche 1 und 7, wobei der erste vertikale Widerstand als eines von einer unprogrammierten Antifuse, einer fabrikneuen ReRAM-Vorrichtung und einer Schicht aus einer hochohmigen Metallverbindung gebildet ist.
  9. Konfigurationsspeicherzelle nach Anspruch 5, wobei: der erste p-Kanal-Transistor über einen ersten p-Kanal-Vorspannungstransistor zwischen dem ersten Spannungsversorgungsknoten und dem ersten der komplementären Ausgangsknoten gekoppelt ist; der erste n-Kanal-Transistor über einen ersten n-Kanal-Vorspannungstransistor zwischen dem ersten der komplementären Ausgangsknoten und dem zweiten Spannungsversorgungsknoten gekoppelt ist; der zweite p-Kanal-Transistor über einen zweiten p-Kanal-Vorspannungstransistor zwischen dem ersten Spannungsversorgungsknoten und dem ersten der komplementären Ausgangsknoten gekoppelt ist; und der zweite n-Kanal-Transistor über einen zweiten n-Kanal-Vorspannungstransistor zwischen dem ersten der komplementären Ausgangsknoten und dem zweiten Spannungsversorgungsknoten gekoppelt ist.
  10. Konfigurationsspeicherzelle nach Anspruch 9, wobei: der erste und der zweite p-Kanal-Vorspannungstransistor Gates aufweisen, die mit einer Pbias-Leitung in dem Array gekoppelt sind; und der erste und der zweite n-Kanal-Vorspannungstransistor Gates aufweisen, die mit einer Nbias-Leitung in dem Array gekoppelt sind.
  11. Konfigurationsspeicherzelle nach Anspruch 1, wobei: die Konfigurationsspeicherzelle in einem Array von Konfigurationsspeicherzellen angeordnet ist; einer der komplementären Ausgangsknoten des kreuzgekoppelten Latch-Abschnitts über einen Auswahltransistor mit einer Bitleitung in der Matrix gekoppelt ist, wobei der Auswahltransistor ein Gate aufweist, das mit einer Wortleitung in dem Array gekoppelt ist; und die programmierbare und löschbare ReRAM-Vorrichtung über einen PROM-Auswahltransistor mit einem der komplementären Ausgangsknoten des kreuzgekoppelten Latch-Abschnitts gekoppelt ist, wobei ein Gate des PROM-Auswahltransistors mit einer PROM-Wortleitung in dem Array gekoppelt ist.
  12. Konfigurationsspeicher nach Anspruch 1, wobei der kreuzgekoppelte Latch mit einer hochohmigen Spannungsversorgungsquelle gekoppelt ist.
  13. Verfahren zum Betreiben einer integrierten Schaltung einschließlich eines Arrays von Konfigurationsspeicherzellen, wobei jede Konfigurationsspeicherzelle einen Latch-Abschnitt einschließlich eines kreuzgekoppelten Latchs mit komplementären Ausgangsknoten und einen programmierbaren Festwertspeicherabschnitt (PROM-Abschnitt) aufweist, der mit dem kreuzgekoppelten Latch gekoppelt ist, das Verfahren umfassend: Löschen aller Konfigurationsspeicherzellen in dem Array; Schreiben des Zwischenspeicherabschnitts jeder Konfigurationsspeicherzelle in das Array aus Daten in dem PROM-Abschnitt dieser Speicherzelle; Lesen von Daten, die in den Latch-Abschnitt von jeder Konfigurationsspeicherzelle in dem Array geschrieben werden; Identifizieren jeder Konfigurationsspeicherzelle, bei der fehlerhafte Daten in ihren Latch-Abschnitt geschrieben sind; und in jeder Konfigurationsspeicherzelle, die identifiziert wird, dass sie fehlerhafte Daten aufweist, direktes Überschreiben der fehlerhaften Daten mit korrekten Daten aus einer anderen Quelle als dem PROM-Abschnitt dieser Speicherzelle.
  14. Verfahren nach Anspruch 13, ferner umfassend ein Speichern der Position von jeder identifizierten Konfigurationsspeicherzelle in einem Fehlerspeicher.
  15. Verfahren nach Anspruch 14, wobei ein Identifizieren jeder Konfigurationsspeicherzelle mit fehlerhaften Daten, die in ihren Latch-Abschnitt geschrieben sind, Folgendes umfasst: Lesen von Positionen von identifizierten Speicherzellen, die in dem Fehlerspeicher gespeichert sind; und Verifizieren von Daten, die in die Latch-Abschnitte von jeder Konfigurationsspeicherzelle in dem Array geschrieben sind.
  16. Verfahren nach Anspruch 15, wobei ein Verifizieren von Daten, die in die Latch-Abschnitte von jeder Konfigurationsspeicherzelle in dem Array geschrieben sind, ein Vergleichen der in die Latch-Abschnitte jeder Konfigurationsspeicherzelle geschriebenen Daten mit bekannten korrekten Daten umfasst.
  17. Verfahren nach Anspruch 16, ferner umfassend ein Ausführen einer Vorwärtsfehlerkorrektur an den Daten, die in die Latch-Abschnitte jeder Konfigurationsspeicherzelle in dem Array geschrieben sind, um die Position von jeder Konfigurationsspeicherzelle zu identifizieren, in deren Latch-Abschnitt fehlerhafte Daten geschrieben sind.
  18. Verfahren nach Anspruch 17, ferner umfassend ein Speichern der Position von jeder Konfigurationsspeicherzelle, bei der festgestellt wird, dass sie fehlerhafte Daten enthält, in dem Fehlerspeicher.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10714180B2 (en) 2018-02-01 2020-07-14 Microsemi Soc Corp. Hybrid configuration memory cell
US11031078B2 (en) 2019-03-08 2021-06-08 Microsemi Soc Corp. SEU stabilized memory cells
US10819318B1 (en) 2019-09-23 2020-10-27 Microchip Technology Inc. Single event upset immune flip-flop utilizing a small-area highly resistive element
FR3106692B1 (fr) * 2020-01-27 2024-01-19 St Microelectronics Rousset Dispositif de mémoire vive statique non-volatile et procédé de commande correspondant.
CN112306726B (zh) * 2020-10-20 2022-05-03 中国电子科技集团公司第五十二研究所 一种抗单粒子翻转系统及方法
CN116997965A (zh) 2021-03-08 2023-11-03 微芯片技术股份有限公司 选择性交叉耦合反相器以及相关设备、系统和方法
US11671099B2 (en) 2021-05-21 2023-06-06 Microchip Technology Inc. Logic cell for programmable gate array

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3654394A (en) 1969-07-08 1972-04-04 Gordon Eng Co Field effect transistor switch, particularly for multiplexing
US4577149A (en) 1982-07-06 1986-03-18 Sperry Corporation Detection of catastrophic failure of dielectric, improper connection, and temperature of a printed circuit assembly via one wire
US5552627A (en) 1990-04-12 1996-09-03 Actel Corporation Electrically programmable antifuse incorporating dielectric and amorphous silicon interlayers
US6762621B1 (en) 1998-12-31 2004-07-13 Actel Corporation Programmable multi-standard I/O architecture for FPGAs
US6317359B1 (en) * 1999-07-07 2001-11-13 Iowa State University Research Foundation, Inc. Non-volatile magnetic circuit
US6775178B2 (en) 2002-04-04 2004-08-10 Honeywell International Inc. SEU resistant SRAM using feedback MOSFET
US7109752B1 (en) 2004-02-14 2006-09-19 Herman Schmit Configurable circuits, IC's, and systems
US7164608B2 (en) 2004-07-28 2007-01-16 Aplus Flash Technology, Inc. NVRAM memory cell architecture that integrates conventional SRAM and flash cells
GB2417588B (en) 2004-08-23 2008-06-04 Seiko Epson Corp Memory cell
FR2888423B1 (fr) 2005-07-05 2008-04-11 Iroc Technologies Sa Cellule de memorisation durcie
US20130107615A1 (en) * 2007-02-12 2013-05-02 Avalanche Technology, Inc. Memory sensing circuit
FI124317B (fi) 2007-02-12 2014-06-30 Abb Oy Sähkömoottorikäyttö
US7468904B2 (en) 2007-02-23 2008-12-23 Bae Systems Information And Electronic Systems Integration Inc. Apparatus for hardening a static random access memory cell from single event upsets
US7719887B2 (en) * 2007-08-27 2010-05-18 International Business Machines Corporation CMOS storage devices configurable in high performance mode or radiation tolerant mode
US7965541B2 (en) * 2007-11-30 2011-06-21 Bae Systems Information And Electronic Systems Integration Inc. Non-volatile single-event upset tolerant latch circuit
KR100949264B1 (ko) 2008-06-10 2010-03-25 주식회사 하이닉스반도체 반도체 소자의 모니터링 회로
US8415650B2 (en) 2009-07-02 2013-04-09 Actel Corporation Front to back resistive random access memory cells
CN103828238A (zh) * 2011-07-29 2014-05-28 科洛斯巴股份有限公司 使用双端非易失性存储器的现场可编程门阵列
US9746967B2 (en) 2011-09-15 2017-08-29 Apple Inc. Concurrent touch and negative pixel scan
US8933502B2 (en) 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
US8972819B2 (en) * 2011-11-22 2015-03-03 Silicon Space Technology Corporation Memory circuit incorporating radiation-hardened memory scrub engine
US8773896B2 (en) 2012-05-18 2014-07-08 Alexander Mikhailovich Shukh Nonvolatile latch circuit
US9001578B2 (en) * 2012-09-11 2015-04-07 Seagate Technology Llc Soft erasure of memory cells
US8929125B2 (en) * 2013-02-20 2015-01-06 Micron Technology, Inc. Apparatus and methods for forming a memory cell using charge monitoring
US9548117B2 (en) * 2013-12-06 2017-01-17 Empire Technology Development Llc Non-volatile SRAM with multiple storage states
KR102204054B1 (ko) 2014-03-24 2021-01-18 인텔 코포레이션 스페이서 브레이크다운을 이용한 안티퓨즈 요소
KR102265464B1 (ko) * 2014-12-12 2021-06-16 삼성전자주식회사 분리 센싱 타입의 센싱 회로를 가지는 반도체 메모리 장치 및 그에 따른 데이터 센싱 방법
US10510399B2 (en) 2015-07-27 2019-12-17 Power Down Semiconductor Inc. Low power SRAM bitcell using resonant drive circuitry
US10635619B2 (en) 2016-10-12 2020-04-28 Cirrus Logic, Inc. Encoding for multi-device synchronization of devices
JP2018156700A (ja) * 2017-03-16 2018-10-04 東芝メモリ株式会社 不揮発性半導体記憶装置
KR102245385B1 (ko) 2017-03-28 2021-04-27 에스케이하이닉스 주식회사 자기 소자를 포함하는 lut, 이를 포함하는 fpga 및 기술 매핑 방법
US20190228825A1 (en) 2018-01-24 2019-07-25 Microsemi Soc Corp. Vertical resistor based sram cells
US10714180B2 (en) 2018-02-01 2020-07-14 Microsemi Soc Corp. Hybrid configuration memory cell

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CN111656449A (zh) 2020-09-11
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US10714180B2 (en) 2020-07-14
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TW201935483A (zh) 2019-09-01
CN111656449B (zh) 2023-09-05

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