WO2007118679A1 - Schaltungsanordnung mit einer nicht-flüchtigen speicherzelle und verfahren - Google Patents

Schaltungsanordnung mit einer nicht-flüchtigen speicherzelle und verfahren Download PDF

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WO2007118679A1
WO2007118679A1 PCT/EP2007/003270 EP2007003270W WO2007118679A1 WO 2007118679 A1 WO2007118679 A1 WO 2007118679A1 EP 2007003270 W EP2007003270 W EP 2007003270W WO 2007118679 A1 WO2007118679 A1 WO 2007118679A1
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WO
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inverter
memory cell
terminal
volatile memory
circuit arrangement
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PCT/EP2007/003270
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English (en)
French (fr)
Inventor
Peter Bösmüller
Johannes Fellner
Gregor Schatzberger
Original Assignee
Austriamicrosystems Ag
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM

Definitions

  • the present invention relates to a nonvolatile memory cell circuit, a use of the circuit, and a method of operating a nonvolatile memory cell.
  • Non-volatile memory cells are widely used elements for permanently storing data such as serial numbers, trim settings of analog circuits, or a number of a semiconductor body in a semiconductor body.
  • Object of the present invention is to provide a circuit arrangement with a non-volatile memory cell and a method for operating a non-volatile memory cell, which ensure an accurate evaluation of the programming state of the non-volatile memory cell and a realization of the circuit arrangement with a low cost of components ,
  • a circuit arrangement comprises a nonvolatile memory cell, a reference element and a comparator.
  • a differential current path connects a supply voltage terminal to a reference potential terminal.
  • the comparator is symmetrical and connected in the differential current path.
  • the comparator has a self-holding function.
  • the non-volatile memory cell is inserted into a first branch of the differential current path. switches and the reference element is connected in a second branch of the differential current path.
  • the self-latching comparator includes first and second inverters.
  • the first inverter couples a supply terminal of the first inverter to a reference potential terminal.
  • the second inverter couples a supply terminal of the second inverter to the reference potential terminal.
  • the first inverter and the second inverter each have an input and an output.
  • the input of the second inverter is connected to the output of the first inverter and the output of the second inverter is connected to the input of the first inverter. Due to the different currents in the two Branches of the differential current path load up the two branches at different speeds. This difference is evaluated by the balanced comparator with a digital output signal.
  • the feedback of the two inverters ensures the self-holding function of the output signal of the comparator.
  • the non-volatile memory cell couples the supply voltage terminal to the supply terminal of the first inverter, and the reference element couples the supply voltage terminal to the supply terminal of the second inverter.
  • the first inverter has a first and a second transistor and the second inverter also has a first and a second transistor.
  • a first charging transistor couples the output of the first inverter to the reference potential terminal
  • a second charging transistor couples the output of the second inverter to the reference potential terminal.
  • the first and the second charging transistor are connected to each other at a control terminal. If the first and the second charging transistor are turned on, then the output of the first inverter and the output of the second inverter are at a low potential, approximately the reference potential. If, in a following step, the first and the second charging transistor are simultaneously switched off, the non-volatile memory cell and the reference element charge the outputs of the two inverters.
  • the nonvolatile memory cell has a higher resistance compared to the reference element, a potential at the output of the second inverter increases faster than a potential at the output of the first inverter. If the switching threshold of the second inverter is reached, it is at the Output of the second inverter can be tapped off a high potential. Due to the connection of the output of the second inverter to the input of the first inverter, the first inverter is driven so that it provides a low potential at its output. The reverse is true in the case where the nonvolatile memory cell has a lower resistance compared to the reference element.
  • the circuitry includes a write arrangement having a first switch connecting a first input of the write array to the output of the first inverter, a second switch connecting a second input of the write array to the output of the second inverter, and a control input is connected to a control terminal of the first switch and a control terminal of the second switch.
  • the non-volatile memory cell may be a mask-programmed memory cell.
  • the nonvolatile memory cell may comprise a reversibly programmable memory cell.
  • the non-volatile memory cell can be realized as an irreversibly programmable memory cell.
  • the non-volatile memory cell may be realized as a resistor, wherein a programming current irreversibly increases the resistance value of the non-volatile memory cell.
  • the non-volatile memory cell may be a fuse, English Fuse, which is programmed by means of a laser beam.
  • the non-volatile memory cell is realized as a fuse, English fuse, comprising a resistor which can be fused by means of a programming current.
  • the non-volatile memory cell may be a metal resistance, a polysilicon resistor or a combined polysilicon / silicide resistor.
  • the non-volatile memory cell can be realized as an antifuse element, wherein the resistance value can be reduced irreversibly by means of a programming current.
  • the antifuse element can be realized as a diode, in particular as a Zener diode.
  • the reference element may be realized as a resistor having a resistance value which is preferably between the resistance values of the non-volatile memory cell before and after the programming.
  • the circuit arrangement may comprise a programming transistor connected between a terminal of the non-volatile memory cell and the reference potential terminal. Another connection of the non-volatile memory cell is connected to the supply voltage connection.
  • the programming transistor When the programming transistor is turned on, a high current flows through the nonvolatile memory cell and sets a resistance of the nonvolatile memory cell, so that the nonvolatile memory cell is programmed.
  • the circuit arrangement has a compensation element, which is connected to a terminal of the reference element and is coupled to the second branch of the differential current path.
  • the compensation element serves to compensate for the capacitive load caused by the programming transistor in the first branch of the differential current path.
  • the capacitive and resistive loads in the first and second branches of the current path are approximately equal except for the resistance values of the nonvolatile memory cell and the reference element.
  • the circuit arrangement can be formed on a semiconductor body.
  • the circuit arrangement can be implemented in a bipolar integration technique and comprise transistors which are designed as bipolar transistors.
  • it can be produced by means of a complementary metal-oxide semiconduc tor integration technique and have transistors which are realized as field-effect transistors.
  • the circuitry can be used for permanent storage of data.
  • the data may include a serial number or an identification number for the semiconductor body.
  • the circuit arrangement for storing a trim setting of an analog circuit in particular an analog / digital or a digital / analog converter, may be provided. It can be used to repair a Random Access Memory, abbreviated RAM, by turning on redundant rows or columns instead of broken rows or columns.
  • a method for operating a non-volatile memory cell comprises the following steps: A supply voltage is provided. An output signal and an inverted output signal are set in accordance with a resistance value of a nonvolatile memory cell and a resistance value of a reference element, and held. In this case, the non-volatile memory cell is connected in a first branch and the reference element in a second branch of a differential current path. The differential current path flows through a comparator.
  • the comparator and the reference element ensure accurate readout of the information stored in the non-volatile memory cell.
  • FIG. 1 shows an exemplary embodiment of a circuit arrangement with a non-volatile memory cell according to the proposed principle
  • FIG. 2 shows an exemplary development of the invention
  • Figures 3A to 3C show an exemplary embodiment of a non-volatile memory cell which is formed as a fuse
  • Figure 4 shows an exemplary embodiment of a non-volatile memory cell, which is realized as an antifuse.
  • Figure 1 shows an exemplary embodiment of a circuit arrangement with a non-volatile memory cell 10 according to the proposed principle.
  • the circuit arrangement has a first branch 35 and a second branch 55, which are connected between a supply voltage terminal 9 and a reference potential terminal 8.
  • the first and second branches 35, 55 together form a differential current path of a comparator 3.
  • the comparator 3 has a first inverter 11 and a second inverter 21.
  • the first inverter 11 is in the first branch 35 and the second one
  • Inverter 21 is disposed in the second branch 55.
  • the first inverter 11 is connected between a supply terminal 12 of the first inverter 11 and the reference potential terminal 8 and has a first transistor 30 and a second transistor 40, which are connected to each other in series.
  • the transistors 30, 40 are connected on the input side to an input 14 of the first inverter 11.
  • a tap between the first and second transistors 30, 40 of the first inverter 11 forms an output 15 of the first inverter 11.
  • the second inverter 21 has a first transistor 50 and a second transistor 60 connected between a supply terminal 22 of the first inverter second inverter 21 and the reference potential terminal 8 are connected.
  • the two transistors 50, 60 of the second inverter 21 are connected on the input side to an input 24 of the second inverter 21.
  • a node between the first and second transistors 50, 60 of the second inverter 21 serves as the output 25 of the second inverter 21.
  • the output 15 of the first inverter 11 is connected to the input 24 of the second inverter 21 and the output 25 of the second inverter 21 with the entrance
  • the output 15 of the first inverter 11 is connected via a first charging transistor 70 and the output 25 of the second inverter 21 is connected via a second charging transistor 70.
  • Charging transistor 80 coupled to the reference potential terminal 8. The first and the second charging transistor 70, 80 are connected to each other on the input side.
  • a supply voltage VDD is connected.
  • the control terminals of the first and the second charging transistor 70, 80, a charging signal LOAD can be fed.
  • the first and the second charging transistor 70, 80 are turned on in a first operating state.
  • the first transistor 30 and the first transistor 50 of the first and second inverters 11, 21 are turned on and the second transistor 40 and the second transistor 60 of the first and second inverters 11, 21 are turned off.
  • different currents II, 12 occur in the two branches 35, 55 of the differential current path, which currents cause different voltage potentials at the supply terminals 12 and 22.
  • the comparator 3 detects the voltage difference between the two supply terminals 12, 22 and stores the result in the two inverters 11, 21 in a self-sustaining manner.
  • the inverted output voltage NVOUT increases faster than the output voltage VOUT, so that due to the feedback of the first and second inverters 11, 21, the second transistor 60 of the second inverter 21 and the first transistor 30 of the first inverter 11 conductive and the other two transistors 50, 40 are connected as a barrier.
  • At the output 15 of the first inverter 11 is an inverted output signal NVOUT and at the output 25 of the second inverter 21 an output signal VOUT can be tapped.
  • a state of the non-volatile memory cell 10 can thus be detected with few components and the output signal VOUT held.
  • Figure 2 shows an exemplary development of the embodiment of a circuit arrangement shown in Figure 1 with a non-volatile memory cell.
  • the circuit arrangement in FIG. 2 has a programming transistor 150, which connects the supply terminal 12 of the first inverter 11 to the reference potential terminal 8.
  • a compensation element 160 is connected to the supply terminal 22 of the second inverter 21.
  • the compensation element 160 is designed as a transistor.
  • a first buffer 135 is connected to the output 15 of the first inverter 11, and a second buffer 115 is connected to the output 25 of the second inverter 21.
  • the first buffer 135 has an inverter, comprising a first and a second transistor 140, 130, which is connected between the supply voltage terminal 9 and the reference potential terminal 8.
  • the second buffer 115 has an inverter, comprising a transistor 120 and a transistor 110, which is connected between the reference potential terminal 8 and the supply voltage terminal 9.
  • the inputs of the two transistors 130, 140 of the first buffer 135 are connected to the output 15 of the first inverter 11 and the inputs of the transistors 120, 110 of the second buffer 115 to the output 25 of the second inverter 21.
  • the output 15 of the first inverter 11 is preceded by a first switch 100 of a writing arrangement 89.
  • a second switch 90 of the write assembly 89 is connected upstream.
  • the control terminals of the first and second switches 90, 100 are linked together and to a control input 92 of the write arrangement 89.
  • the transistors 30, 40, 50, 60, 70, 80, 110, 120, 130, 140, 150, 160 and the switches 90, 100 can be realized as field-effect transistors, in particular as metal-oxide-semiconductor field-effect transistors, abbreviated MOSFETs.
  • the programming transistor 150 serves to provide a first current Il having a high current value flowing through the nonvolatile memory cell 10 to perform a program operation. Due to its size, the programming transistor 150 represents a capacitive load at the supply terminal 12.
  • the two branches 35, 55 of the differential current path are advantageously capacitively loaded in the same way in order to ensure a symmetrical design of the comparator 3.
  • the supply connection 22 of the second inverter 21 is connected to the compensation element 160.
  • This compensation element 160 is designed as a transistor and represents the same capacitive load for the second branch 55 of the differential current path as the programming transistor 150 for the first branch 35 of the differential current path.
  • a buffer 115, 135 is connected downstream of the two outputs 15, 25 of the first and second inverters 11, 21, so that a capacitive load is present at the output 15 of the first inverter 11 and a capacitive load at the output 25 of the second inverter 21 are approximately equal and can not be changed by circuits not shown in Figure 2, which are the output side of the first and second inverters 11, 21 downstream.
  • downstream circuits do not affect the setting and switching operation of the first and second inverters 11, 21.
  • the first and second branches 35, 55 are constructed symmetrically except for the non-volatile memory cell 10 and the reference element 20.
  • the loading of the outputs 15, 25 by the first and second buffers 115, 135 is symmetrical.
  • An influence of the programming transistor 150 on the first branch 35 is compensated by the influence of the compensation element 160 on the second branch 55.
  • the output signals VOUT, NVOUT can advantageously depend solely on the state of the non-volatile memory cell 10 and of the reference element 20 due to the symmetrical structure of the circuit arrangement.
  • the output signal VOUT with the value of a setting signal DATAIN and the inverted output signal NVOUT with the value of the inverted setting signal NDATAIN can be provided as soon as the two switches 90, 100 are turned on by means of a write control signal WRITE.
  • the buffered output voltages DATAOUT, NDATAOUT can be set by means of the write arrangement 89. For example, a circuit using the buffered output voltages
  • DATAOUT, NDATAOUT are set and tested first before the setting is committed by the programming operation of the nonvolatile memory cell 10.
  • Such a circuit may be, for example, a bandgap reference circuit.
  • the buffered output voltages DATAOUT, NDATAOUT can also be set after the program operation of the non-volatile memory cell 10 and thus the information of the non-volatile memory cell 10 can be overwritten. As a result, for example, an area of a memory blocked by the circuit arrangement can be made accessible again.
  • the nonvolatile memory cell 10 is programmable by means of a laser beam, then in an alternative embodiment the programming transistor 150 and the compensation element 160 can be dispensed with.
  • a programming terminal 170 shown in dashed lines may be connected to the supply terminal 12 of the first inverter 11 instead of the programming transistor 150.
  • the programming port 170 may be formed as externally contactable port, English ped. If a voltage below the supply voltage VDD is applied to the programming terminal 170, the first current Il can flow with a high value. SEN. By this current Il programming of the nonvolatile memory cell 10 is possible.
  • Figures 3A to 3C show an exemplary embodiment of a non-volatile memory cell 10 which is formed as a fuse.
  • the nonvolatile memory cell 10 is realized as a polyfuse.
  • FIG. 3A shows an exemplary plan view of the nonvolatile memory cell 10. It comprises a middle region 200 and a first and a second connection 201, 202, which are connected to one another via the middle region 200.
  • the first and second terminals 201, 202 each have a plurality of contacts 203.
  • FIG. 3B shows a cross section of the non-volatile memory cell 10, the position of which is shown in FIG. 3A.
  • the non-volatile memory cell 10 is arranged on an insulator layer 205, which in turn is realized on a carrier 204.
  • the middle region 200 has a double layer of a polysilicon layer 206 and a silicide layer 207.
  • the polysilicon layer 206 is deposited on the insulator 205 and the silicide layer 207 on the polysilicon layer 206.
  • the contacts 203 are connected to the SiIi zid layer 207.
  • the nonvolatile memory cell 10 is shown prior to the programming process.
  • FIG. 3C shows the non-volatile memory cell 10 after a programming operation with a sufficiently large value of the programming current.
  • the silicon material 207 is arranged above all at the first connection 201.
  • the original polysilicon layer 206 and the silicide layer 207 have segregated.
  • the rest forms an a polymorphic silicon layer 208 which has mixed with the insulator 205 and the insulator layer 209.
  • the nonvolatile memory cell 10 according to FIG. 3C has a resistance in the megohm range.
  • FIG. 4 shows another exemplary embodiment of a non-volatile memory cell 10, which is designed as an antifuse and comprises a diode.
  • the diode is realized as Zener diode.
  • FIG. 4A shows the non-volatile storage cell 10 in a top view. This has oppositely doped regions 302, 303, which form a lateral pn junction in a contact region 300.
  • the region 302 is n-doped; the region 303 is p-doped. Terminals 304, 305 are arranged on the two doped regions 302, 303.
  • the non-volatile memory cell 10 is programmable by means of a first current Il. Prior to programming, the diode has a high resistance value and a comparatively low leakage current and, after programming, a low resistance value and a high current flow. In the programmed state, the diode can approximate a behavior like a resistor.

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Abstract

Die Schaltungsanordnung umfasst einen symmetrisch aufgebauten Komparator (3), eine nicht-flüchtige Speicherzelle (10) sowie ein Referenzelement (20). Der Komparator (3) weist eine Selbsthaltefunktion auf und ist in einen differenziellen Strompfad, der einen Versorgungsspannungsanschluss (9) mit einem Bezugspotentialanschluss (8) verbindet, geschaltet. Die nicht-flüchtige Speicherzelle (10) ist in einen ersten Zweig (35) des dif f erenziellen Strompfades und das Referenzelement (20) ist in einen zweiten Zweig (55) des dif f erenziellen Strompfades geschaltet.

Description

Beschreibung
Schaltungsanordnung mit einer nicht-flüchtigen Speicherzelle und Verfahren
Die vorliegende Erfindung betrifft eine Schaltungsanordnung mit einer nicht-flüchtigen Speicherzelle, eine Verwendung der Schaltungsanordnung und ein Verfahren zum Betrieb einer nicht-flüchtigen Speicherzelle.
Nicht-flüchtige Speicherzellen sind weit verbreitete Elemente, um Daten wie Seriennummern, Trimmeinstellungen von analogen Schaltungen oder eine Nummer eines Halbleiterkörpers dauerhaft in einem Halbleiterkörper zu speichern.
Die Dokumente US 4,730,129, US 5,404,049, US 5,418,487, US 5,731,733, US 6,091,273, US 6,384,664 Bl und US 6,819,144 B2 beschreiben Schaltungsanordnungen zum Betreiben nichtflüchtiger Speicherzellen, ausgebildet als Sicherung, eng- lisch Fuse.
Die Dokumente US 6,421,293 Bl und US 6,525,955 Bl zeigen einmal programmierbare Speicherzellen, bei denen während des Programmierens ein Parameter eines Isolators verändert wird, und eine dazugehörige Schaltungsanordnung.
Das Dokument US 2005/0212086 Al beschreibt eine Antifuse, die als Zenerdiode ausgebildet ist und die im programmierten Zustand einen niedrigen Widerstandswert und im nicht-program- mierten Zustand einen hohen Widerstandswert aufweist.
Die Dokumente "Lifetime Study for a Polyfuse in a 0.35 um Polycide CMOS Process", J. Fellner, P. Bösmüller, H. Reiter, 43rd Annual IEEE International Reliability Physics Symposium, 17.-21. April 2005, Tagungsband, Seiten 446-449 und "A One Time Programming Cell Using More than Two Resistance Levels of a PolyFuse", J. Fellner, 27th Annual IEEE Custom Inte- grated Circuits Conference, 18.-21. September 2005, Tagungsband, Seiten 263-266 sowie US 5,976,943 befassen sich mit programmierbaren Widerständen, die zwei Schichten umfassen. Die zuerst auf dem Halbleiterkörper abgeschiedene Schicht weist Polysilizium und die als zweite auf den Halbleiterkör- per abgeschiedene Schicht ein Silizid auf.
Aufgabe der vorliegenden Erfindung ist es, eine Schaltungsanordnung mit einer nicht-flüchtigen Speicherzelle sowie ein Verfahren zum Betrieb einer nicht-flüchtigen Speicherzelle bereitzustellen, die eine genaue Auswertung des Programmierzustands der nicht-flüchtigen Speicherzelle und eine Realisierung der Schaltungsanordnung mit einem geringen Aufwand an Bauelementen gewährleisten.
Diese Aufgabe wird mit dem Gegenstand des Patentanspruchs 1 sowie dem Verfahren gemäß Patentanspruch 14 gelöst. Weiterbildungen und Ausgestaltungen sind jeweils Gegenstand der abhängigen Ansprüche.
Erfindungsgemäß umfasst eine Schaltungsanordnung eine nichtflüchtige Speicherzelle, ein Referenzelement und einen Kompa- rator. Ein differenzieller Strompfad verbindet einen Versor- gungsspannungsanschluss mit einem Bezugspotenzialanschluss . Der Komparator ist symmetrisch ausgebildet und in den diffe- renziellen Strompfad geschaltet. Der Komparator weist eine Selbsthaltefunktion auf. Die nicht-flüchtige Speicherzelle ist in einen ersten Zweig des differenziellen Strompfades ge- schaltet und das Referenzelement ist in einen zweiten Zweig des differenziellen Strompfades geschaltet.
Aufgrund der unterschiedlichen Widerstandswerte des Referenz- elementes und der nicht-flüchtigen Speicherzelle fließen unterschiedliche Ströme im ersten und im zweiten Zweig des dif- ferenziellen Strompfades. Mittels des Komparators wird der unterschiedliche Stromfluss im ersten Zweig und im zweiten Zweig ermittelt. Aufgrund der Selbsthaltefunktion des Kompa- rators wird ein derart gewonnenes AusgangsSignal ausgangssei- tig an dem Komparator bereitgestellt. Das Ausgangssignal wird somit in Abhängigkeit von dem Widerstandswert der nichtflüchtigen Speicherzelle und von dem Widerstandswert des Referenzelements erzeugt.
Es ist ein Vorteil der Schaltungsanordnung, dass aufgrund der Integration der Komparatorfunktion und der Selbsthaltefunktion in einem Block ein schaltungstechnischer Aufwand gering gehalten werden kann. Mit Vorteil ist mittels des Komparators und des Referenzelements der Programmierzustand der nichtflüchtigen Speicherzelle genau auswertbar.
In einer Ausführungsform umfasst der Komparator mit Selbsthaltefunktion einen ersten und einen zweiten Inverter. Der erste Inverter koppelt einen Versorgungsanschluss des ersten Inverters mit einem Bezugspotenzialanschluss . Entsprechend koppelt der zweite Inverter einen Versorgungsanschluss des zweiten Inverters mit dem Bezugspotenzialanschluss. Der erste Inverter und der zweite Inverter weisen jeweils einen Eingang und einen Ausgang auf. Der Eingang des zweiten Inverters ist mit dem Ausgang des ersten Inverters sowie der Ausgang des zweiten Inverters ist mit dem Eingang des ersten Inverters verbunden. Durch die unterschiedlichen Ströme in den beiden Zweigen des differentiellen Strompfades laden sich die beiden Zweige verschieden schnell auf. Dieser Unterschied wird vom symmetrischen Komparator mit einem digitalen AusgangsSignal bewertet. Die Rückkopplung der beiden Inverter gewährleistet die Selbsthaltefunktion des AusgangsSignals des Komparators .
In einer Ausführungsform koppelt die nicht-flüchtige Speicherzelle den Versorgungsspannungsanschluss mit dem Versor- gungsanschluss des ersten Inverters sowie koppelt das Refe- renzelement den Versorgungsspannungsanschluss mit dem Versor- gungsanschluss des zweiten Inverters. In einer Ausführungsform weist der erste Inverter einen ersten und einen zweiten Transistor sowie der zweite Inverter ebenfalls einen ersten und einen zweiten Transistor auf.
In einer Weiterbildung koppelt ein erster Ladetransistor den Ausgang des ersten Inverters mit dem Bezugspotenzialanschluss und koppelt ein zweiter Ladetransistor den Ausgang des zweiten Inverters mit dem Bezugspotenzialanschluss. Der erste und der zweite Ladetransistor sind an jeweils einem Steueran- schluss miteinander verbunden. Sind der erste und der zweite Ladetransistor leitend geschaltet, so befinden sich der Ausgang des ersten Inverters und der Ausgang des zweiten Inverters auf einem niedrigen Potenzial, näherungsweise dem Be- zugspotenzial. Wird in einem folgenden Schritt der erste und der zweite Ladetransistor gleichzeitig sperrend geschaltet, so laden die nicht-flüchtige Speicherzelle und das Referenzelement die Ausgänge der beiden Inverter auf. Weist die nicht-flüchtige Speicherzelle einen höheren Widerstandswert verglichen mit dem Referenzelement auf, so steigt ein Potenzial an dem Ausgang des zweiten Inverters schneller an als ein Potenzial an dem Ausgang des ersten Inverters. Ist die Schaltschwelle des zweiten Inverters erreicht, so ist an dem Ausgang des zweiten Inverters ein hohes Potenzial abgreifbar. Aufgrund der Verbindung des Ausgangs des zweiten Inverters mit dem Eingang des ersten Inverters wird der erste Inverter derart angesteuert, dass er an seinem Ausgang ein niedriges Potenzial bereitstellt. Das umgekehrte gilt für den Fall, dass die nicht-flüchtige Speicherzelle einen niedrigeren Widerstandswert verglichen mit dem Referenzelement aufweist.
In einer Ausführungsform umfasst die Schaltungsanordnung eine Schreibanordnung mit einem ersten Schalter, der einen ersten Eingang der Schreibanordnung mit dem Ausgang des ersten Inverters verbindet, einem zweiten Schalter, der einen zweiten Eingang der Schreibanordnung mit dem Ausgang des zweiten Inverters verbindet, und einem Steuereingang, der mit einem Steueranschluss des ersten Schalters und einem Steueran- schluss des zweiten Schalters verbunden ist.
Die nicht-flüchtige Speicherzelle kann eine maskenprogrammierte Speicherzelle sein. Alternativ kann die nicht- flüchtige Speicherzelle eine reversibel programmierbare Speicherzelle umfassen. In einer weiteren alternativen Ausführungsform kann die nicht-flüchtige Speicherzelle als irreversibel programmierbare Speicherzelle realisiert sein.
Die nicht-flüchtige Speicherzelle kann als Widerstand realisiert sein, wobei ein Programmierström den Widerstandswert der nicht-flüchtigen Speicherzelle irreversibel vergrößert. Alternativ kann die nicht-flüchtige Speicherzelle eine Sicherung, englisch Fuse, sein, die mittels eines Laserstrahles programmiert wird. Bevorzugt ist die nicht-flüchtige Speicherzelle als Sicherung, englisch Fuse, realisiert, die einen mittels eines Programmierstroms aufschmelzbaren Widerstand umfasst. Die nicht-flüchtige Speicherzelle kann einen Metall- widerstand, einen Polysiliziumwiderstand oder einen kombinierten Polysilizium/Silizid-Widerstand aufweisen.
In einer alternativen Ausführungsform kann die nicht- flüchtige Speicherzelle als Antifuse-Element realisiert sein, wobei der Widerstandswert irreversibel mittels eines Programmierstroms verkleinerbar ist. In einer Ausführungsform kann das Antifuse-Element als Diode, insbesondere als Zenerdiode, realisiert sein.
Das Referenzelement kann als Widerstand realisiert sein, der einen Widerstandswert aufweist, welcher bevorzugt zwischen den Widerstandswerten der nicht-flüchtigen Speicherzelle vor und nach dem Programmieren liegt.
Die Schaltungsanordnung kann einen Programmiertransistor aufweisen, der zwischen einen Anschluss der nicht-flüchtigen Speicherzelle und den Bezugspotenzialanschluss geschaltet ist. Ein weiterer Anschluss der nicht-flüchtigen Speicherzel- Ie ist mit dem Versorgungsspannungsanschluss verbunden. Wird der Programmiertransistor leitend geschaltet, so fließt ein hoher Strom durch die nicht-flüchtige Speicherzelle und stellt einen Widerstandswert der nicht-flüchtigen Speicherzelle ein, so dass die nicht-flüchtige Speicherzelle program- miert wird.
In einer Ausführungsform weist die Schaltungsanordnung ein Kompensationselement auf, das mit einem Anschluss des Referenzelementes verbunden ist und an den zweiten Zweig des dif- ferenziellen Strompfads angekoppelt ist. Das Kompensations- element dient zur Kompensation der kapazitiven Last, die von dem Programmiertransistor im ersten Zweig des differenziellen Strompfads hervorgerufen ist. Mit Vorteil kann mittels des Kompensationselements eine symmetrische kapazitive Belastung an den Versorgungsanschlüssen des ersten und der zweiten In- verters erreicht werden. Mit Vorteil sind somit die kapazitiven und resistiven Lasten in dem ersten und dem zweiten Zweig des Strompfads abgesehen von den Widerstandswerten der nichtflüchtigen Speicherzelle und des Referenzelements näherungsweise gleich.
Die Schaltungsanordnung kann auf einem Halbleiterkörper aus- gebildet sein. Die Schaltungsanordnung kann in einer Bipolar- Integrationstechnik realisiert sein und Transistoren umfassen, die als Bipolartransistoren ausgebildet sind. Bevorzugt kann sie mittels einer Complementary Metal-Oxide-Semiconduc- tor Integrationstechnik hergestellt sein und Transistoren aufweisen, die als Feldeffekttransistoren realisiert sind.
Die Schaltungsanordnung kann zu einer dauerhaften Speicherung von Daten verwendet werden. Die Daten können eine Seriennummer oder eine Identifikationsnummer für den Halbleiterkörper umfassen. Alternativ kann die Schaltungsanordnung zur Speicherung einer Trimmeinstellung einer analogen Schaltung, insbesondere eines Analog/Digital- oder eines Digital/Analog- Wandlers, vorgesehen sein. Sie kann zum Reparieren eines Random Access Memory, abgekürzt RAM, mittels Anschalten von re- dundanten Zeilen oder Spalten anstelle defekter Zeilen oder Spalten dienen.
Erfindungsgemäß sieht ein Verfahren zum Betrieb einer nichtflüchtigen Speicherzelle folgende Schritte vor: Eine Versor- gungsspannung wird bereitgestellt. Ein Ausgangssignal und ein invertiertes Ausgangssignal werden in Abhängigkeit von einem Widerstandswert einer nicht-flüchtigen Speicherzelle und von einem Widerstandswert eines Referenzelements eingestellt und gehalten. Dabei sind die nicht-flüchtige Speicherzelle in einen ersten Zweig und das Referenzelement in einen zweiten Zweig eines differenziellen Strompfades geschaltet. Der dif- ferenzielle Strompfad fließt durch einen Komparator.
Mit Vorteil gewährleisten der Komparator und das Referenzelement ein genaues Auslesen der in der nicht-flüchtigen Speicherzelle gespeicherten Information.
Die Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand der Figuren näher erläutert. Funktions- beziehungsweise wirkungsgleiche Bauelemente tragen gleiche Bezugszeichen. Insoweit sich Schaltungsteile oder Bauelemente in ihrer Funktion entsprechen, wird deren Beschreibung nicht in jeder der folgenden Figuren wiederholt.
Figur 1 zeigt eine beispielhafte Ausführungsform einer Schaltungsanordnung mit einer nichtflüchtigen Speicherzelle nach dem vorge- schlagenen Prinzip,
Figur 2 zeigt eine beispielhafte Weiterbildung der
Schaltungsanordnung mit einer nichtflüchtiger Speicherzelle nach dem vorge- schlagenen Prinzip,
Figuren 3A bis 3C zeigen eine beispielhafte Ausführungsform einer nicht-flüchtigen Speicherzelle, die als Sicherung ausgebildet ist, und
Figur 4 zeigt eine beispielhafte Ausführungsform einer nicht-flüchtigen Speicherzelle, die als Antifuse realisiert ist. Figur 1 zeigt eine beispielhafte Ausführungsform einer Schaltungsanordnung mit einer nicht-flüchtigen Speicherzelle 10 nach dem vorgeschlagenen Prinzip. Die Schaltungsanordnung weist einen ersten Zweig 35 und einen zweiten Zweig 55 auf, die zwischen einen Versorgungsspannungsanschluss 9 und einen Bezugspotenzialanschluss 8 geschaltet sind. Der erste und der zweite Zweig 35, 55 bilden zusammen einen differenziellen Strompfad eines Komparators 3. Der Komparator 3 weist einen ersten Inverter 11 und einen zweiten Inverter 21 auf. Der erste Inverter 11 ist in dem ersten Zweig 35 und der zweite
Inverter 21 ist in dem zweiten Zweig 55 angeordnet. Der erste Inverter 11 ist zwischen einen Versorgungsanschluss 12 des ersten Inverters 11 und den Bezugspotenzialanschluss 8 geschaltet und weist einen ersten Transistor 30 und einen zwei- ten Transistor 40 auf, die zueinander in Serie geschaltet sind. Die Transistoren 30, 40 sind eingangsseitig mit einem Eingang 14 des ersten Inverters 11 verbunden. Ein Abgriff zwischen dem ersten und dem zweiten Transistor 30, 40 des ersten Inverters 11 bildet einen Ausgang 15 des ersten Inver- ters 11. Entsprechend weist der zweite Inverter 21 einen ersten Transistor 50 und einen zweiten Transistor 60 auf, die zwischen einen Versorgungsanschluss 22 des zweiten Inverters 21 und den Bezugspotenzialanschluss 8 geschaltet sind. Die beiden Transistoren 50, 60 des zweiten Inverters 21 sind ein- gangsseitig an einen Eingang 24 des zweiten Inverters 21 angeschlossen. Ein Knoten zwischen dem ersten und dem zweiten Transistor 50, 60 des zweiten Inverters 21 dient als Ausgang 25 des zweiten Inverters 21. Der Ausgang 15 des ersten Inverters 11 ist mit dem Eingang 24 des zweiten Inverters 21 und der Ausgang 25 des zweiten Inverters 21 ist mit dem Eingang
14 des ersten Inverters 11 verbunden. Der Ausgang 15 des ersten Inverters 11 ist über einen ersten Ladetransistor 70 und der Ausgang 25 des zweiten Inverters 21 ist über einen zwei- ten Ladetransistor 80 mit dem Bezugspotenzialanschluss 8 gekoppelt. Der erste und der zweite Ladetransistor 70, 80 sind eingangsseitig miteinander verbunden.
An dem Versorgungsspannungsanschluss 9 ist eine Versorgungsspannung VDD angeschlossen. Den Steueranschlüssen des ersten und des zweiten Ladetransistors 70, 80 ist ein Ladesignal LOAD zuführbar. Der erste und der zweite Ladetransistor 70, 80 sind in einem ersten Betriebszustand leitend geschaltet. Somit ist der erste Transistor 30 und der erste Transistor 50 des ersten und des zweiten Inverters 11, 21 leitend und der zweite Transistor 40 und der zweite Transistor 60 des ersten und des zweiten Inverters 11, 21 sperrend geschaltet. In den beiden Zweigen 35, 55 des differentiellen Strompfades treten auf Grund der unterschiedlichen Widerstände der nichtflüchtigen Speicherzelle 10 und des Referenzelements 20 verschieden große Ströme II, 12 auf, die an den Versorgungsanschlüssen 12 und 22 unterschiedliche Spannungspotentiale hervorrufen. Werden die beiden Ladetransistoren 70, 80 sperrend geschaltet, detektiert der Komparator 3 den Spannungsunterschied zwischen den beiden Versorgungsanschlüssen 12, 22 und speichert das Ergebnis selbsthaltend in den beiden Invertern 11, 21 ab.
Weist die nicht-flüchtige Speicherzelle 10 einen kleineren
Widerstandswert als das Referenzelement 20 auf, so steigt die invertierte AusgangsSpannung NVOUT schneller als die Ausgangsspannung VOUT an, so dass aufgrund der Rückkopplung des ersten und des zweiten Inverters 11, 21 der zweite Transistor 60 des zweiten Inverters 21 sowie der erste Transistor 30 des ersten Inverters 11 leitend und die beiden weiteren Transistoren 50, 40 als Sperre geschaltet sind. An dem Ausgang 15 des ersten Inverters 11 ist ein invertiertes Ausgangssignal NVOUT und an dem Ausgang 25 des zweiten Inverters 21 ein Ausgangssignal VOUT abgreifbar.
Mit Vorteil kann somit mit wenigen Bauelementen ein Zustand der nicht-flüchtigen Speicherzelle 10 erfasst und das Ausgangssignal VOUT gehalten werden.
Figur 2 zeigt eine beispielhafte Weiterbildung der in Figur 1 gezeigten Ausführungsform einer Schaltungsanordnung mit einer nicht-flüchtigen Speicherzelle. Zusätzlich zu der Schaltungsanordnung gemäß Figur 1 weist die Schaltungsanordnung in Figur 2 einen Programmiertransistor 150 auf, der den Versor- gungsanschluss 12 des ersten Inverters 11 mit dem Bezugspo- tenzialanschluss 8 verbindet. Zusätzlich ist ein Kompensati- onselement 160 an den Versorgungsanschluss 22 des zweiten Inverters 21 angeschlossen. Das Kompensationselement 160 ist als Transistor ausgebildet.
An den Ausgang 15 des ersten Inverters 11 ist ein erster Puf- fer 135 und an den Ausgang 25 des zweiten Inverters 21 ist ein zweiter Puffer 115 angeschlossen. Der erste Puffer 135 weist einen Inverter, umfassend einen ersten und einen zweiten Transistor 140, 130, auf, der zwischen den Versorgungs- spannungsanschluss 9 und den Bezugspotenzialanschluss 8 ge- schaltet ist. Entsprechend weist der zweite Puffer 115 einen Inverter, umfassend einen Transistor 120 und einen Transistor 110, auf, der zwischen den Bezugspotenzialanschluss 8 und den Versorgungsspannungsanschluss 9 geschaltet ist. Die Eingänge der beiden Transistoren 130, 140 des ersten Puffers 135 sind mit dem Ausgang 15 des ersten Inverters 11 sowie die Eingänge der Transistoren 120, 110 des zweiten Puffers 115 mit dem Ausgang 25 des zweiten Inverters 21 verbunden. Dem Ausgang 15 des ersten Inverters 11 ist ein erster Schalter 100 einer Schreibanordnung 89 vorgeschaltet. Ebenso ist dem Ausgang 25 des zweiten Inverters 21 ein zweiter Schalter 90 der Schreibanordnung 89 vorgeschaltet. Die Steueranschlüs- se des ersten und des zweiten Schalters 90, 100 sind miteinander und mit einem Steuereingang 92 der Schreibanordnung 89 verknüpft.
Die Transistoren 30, 40, 50, 60, 70, 80, 110, 120, 130, 140, 150, 160 und die Schalter 90, 100 können als Feldeffekttransistoren, insbesondere als Metall-Oxid-Halbleiter Feldeffekttransistoren, abgekürzt MOSFETs, realisiert sein.
Der Programmiertransistor 150 dient zum Bereitstellen eines ersten Stromes Il mit einem hohen Stromwert, der durch die nicht-flüchtige Speicherzelle 10 zur Durchführung eines Programmiervorgangs fließt. Durch seine Größe stellt der Programmiertransistor 150 eine kapazitive Last an dem Versor- gungsanschluss 12 dar. Beim oben beschriebenen Auslesevorgang werden die beiden Zweige 35, 55 des differentiellen Strompfades mit Vorteil in gleicher Weise kapazitiv belastet, um eine symmetrische Auslegung des Komparators 3 zu gewährleisten. Dazu wird der Versorgungsanschluss 22 des zweiten Inverters 21 mit dem Kompensationselement 160 verbunden. Dieses Kompen- sationselement 160 ist als Transistor ausgebildet, und stellt für den zweiten Zweig 55 des differentiellen Strompfades die gleiche kapazitive Belastung dar, wie der Programmiertransistor 150 für den ersten Zweig 35 des differentiellen Strompfads .
Mit Vorteil ist an den beiden Ausgängen 15, 25 des ersten und des zweiten Inverters 11, 21 jeweils ein Puffer 115, 135 nachgeschaltet, sodass eine kapazitive Last an dem Ausgang 15 des ersten Inverters 11 und eine kapazitive Last an dem Ausgang 25 des zweiten Inverters 21 näherungsweise gleich sind und nicht von in Figur 2 nicht gezeigten Schaltungen, die ausgangsseitig dem ersten und dem zweiten Inverter 11, 21 nachgeschaltet sind, geändert werden kann. Somit beeinflussen nachgeschaltete Schaltungen nicht den Einstell- und Umschaltvorgang des ersten und des zweiten Inverters 11, 21.
Mit Vorteil sind der erste und der zweite Zweig 35, 55 bis auf die nicht-flüchtigen Speicherzelle 10 und das Referenzelement 20 symmetrisch aufgebaut. Die Belastung der Ausgänge 15, 25 durch den ersten und den zweiten Puffer 115, 135 ist symmetrisch. Ein Einfluss des Programmiertransistors 150 auf den ersten Zweig 35 wird durch den Einfluss des Kompensati- onselementes 160 auf den zweiten Zweig 55 ausgeglichen. Somit kann ein symmetrischer Aufbau der Schaltungsanordnung erzielt werden. Nach einem Umschalten der beiden Ladetransistoren 70, 80 von dem leitenden in den sperrenden Betriebszustand können aufgrund des symmetrischen Aufbaus der Schaltungsanordnung die Ausgangssignale VOUT, NVOUT vorteilhafterweise ausschließlich von dem Zustand der nicht-flüchtigen Speicherzelle 10 und von dem Referenzelement 20 abhängen.
Mit Vorteil kann mittels der Schreibanordnung 89 das Aus- gangssignal VOUT mit dem Wert eines Einstellsignals DATAIN und das invertierte Ausgangssignal NVOUT mit dem Wert des invertierten Einstellsignals NDATAIN bereitgestellt werden, sobald mittels eines Schreibsteuersignals WRITE die beiden Schalter 90, 100 leitend geschaltet sind. Mit Vorteil ist es daher möglich, Daten auf eine zweite Art und Weise in den beiden Invertern 11 und 21 zu speichern, sofern die nichtflüchtige Speicherzelle 10 niederohmig ist. Damit können für Testzwecke Daten unabhängig von der nicht-flüchtigen Spei- cherzelle 10 gespeichert werden. Bereits vor dem Programmiervorgang der nicht-flüchtigen Speicherzelle 10 können mittels der Schreibanordnung 89 die gepufferten AusgangsSpannungen DATAOUT, NDATAOUT eingestellt werden. So kann beispielsweise eine Schaltung mittels der gepufferten AusgangsSpannungen
DATAOUT, NDATAOUT zuerst eingestellt und getestet werden, ehe die Einstellung durch den Programmiervorgang der nichtflüchtigen Speicherzelle 10 festgeschrieben wird. Eine derartige Schaltung kann beispielsweise eine Bandgap-Referenz- Schaltung sein.
Mittels der Schreibanordnung 89 können auch nach dem Programmvorgang der nicht-flüchtigen Speicherzelle 10 die gepufferten AusgangsSpannungen DATAOUT, NDATAOUT eingestellt wer- den und somit die Information der nicht-flüchtigen Speicherzelle 10 überschrieben werden. Dadurch kann beispielsweise ein durch die Schaltungsanordnung gesperrter Bereich eines Speichers wieder zugänglich gemacht werden.
Ist die nicht-flüchtige Speicherzelle 10 mittels eines Laserstrahls programmierbar, so können in einer alternativen Ausführungsform der Programmiertransistor 150 und das Kompensationselement 160 entfallen.
In einer alternativen Ausführungsform kann ein gestrichelt eingezeichneter Programmieranschluss 170 anstelle des Programmiertransistors 150 mit dem Versorgungsanschluss 12 des ersten Inverters 11 verbunden sein. Der Programmieranschluss 170 kann als von außen kontaktierbarer Anschluss, englisch päd, ausgebildet sein. Wird eine Spannung unterhalb der Versorgungsspannung VDD an den Programmieranschluss 170 angelegt, so kann der erste Strom Il mit einem hohen Wert flie- ßen. Durch diesen Strom Il ist ein Programmieren der nichtflüchtigen Speicherzelle 10 möglich.
Figuren 3A bis 3C zeigen eine beispielhafte Ausführungsform einer nicht-flüchtigen Speicherzelle 10, die als Sicherung ausgebildet ist. Die nicht-flüchtige Speicherzelle 10 ist als Polyfuse realisiert.
Figur 3A zeigt eine beispielhafte Aufsicht auf die nicht- flüchtige Speicherzelle 10. Diese umfasst einen mittleren Bereich 200 und einen ersten und einen zweiten Anschluss 201, 202, die über den mittleren Bereich 200 miteinander verbunden sind. Der erste und der zweite Anschluss 201, 202 weisen jeweils mehrere Kontakte 203 auf.
Figur 3B zeigt einen Querschnitt der nicht-flüchtigen Speicherzelle 10, dessen Lage in Figur 3A eingezeichnet ist. Die nicht-flüchtige Speicherzelle 10 ist auf einer Isolatorschicht 205, welche wiederum auf einem Träger 204 realisiert ist, angeordnet. Der mittlere Bereich 200 weist eine Doppelschicht aus einer Polysilizium-Schicht 206 und einer Silizid- Schicht 207 auf. Die Polysilizium-Schicht 206 ist auf dem I- solator 205 und die Silizid-Schicht 207 auf der Polysilizium- Schicht 206 abgeschieden. Die Kontakte 203 sind mit der SiIi- zid-Schicht 207 verbunden. In Figur 3B ist die nicht-flüchtige Speicherzelle 10 vor dem Programmiervorgang gezeigt.
Figur 3C zeigt die nicht-flüchtigen Speicherzelle 10 nach einem Programmiervorgang mit einem ausreichend großen Wert des ProgrammierStromes . Nach dem Programmiervorgang ist das SiIi- zid-Material 207 vor allem an dem ersten Anschluss 201 angeordnet. Die ursprüngliche Polysilizium-Schicht 206 und die Silizid-Schicht 207 haben sich entmischt. Der Rest bildet ei- ne polymorphe Siliziumschicht 208, die sich mit dem Isolator 205 und der Isolatorschicht 209 vermischt hat. Die nichtflüchtige Speicherzelle 10 gemäß Figur 3C weist einen Widerstand im Megaohm-Bereich auf.
Figur 4 zeigt eine weitere beispielhafte Ausführungsform einer nicht-flüchtigen Speicherzelle 10, die als Antifuse ausgebildet ist und eine Diode umfasst. Die Diode ist als Zener- diode realisiert. Figur 4A zeigt die nicht-flüchtige Spei- cherzelle 10 in Aufsicht. Diese weist entgegengesetzt dotierte Gebiete 302, 303 auf, die einen lateralen pn-Übergang in einem Kontaktgebiet 300 ausbilden. Das Gebiet 302 ist n- dotiert; das Gebiet 303 ist p-dotiert. Auf den beiden dotierten Gebieten 302, 303 sind Anschlüsse 304, 305 angeordnet. Die nicht-flüchtige Speicherzelle 10 ist mittels eines ersten Stroms Il programmierbar. Vor dem Programmieren weist die Diode einen hohen Widerstandswert und einen vergleichbar niedrigen Leckstrom und nach dem Programmieren einen niedrigen Widerstandswert und einen hohen Stromfluss auf. Im program- mierten Zustand kann die Diode näherungsweise ein Verhalten wie ein Widerstand zeigen.
Bezugszeichen
3 Komparator
8 Bezugspotenzialanschluss 9 Versorgungsanschluss
10 nicht-flüchtige Speicherzelle
11 erster Inverter
12 Versorgungsanschluss 14 Eingang 15 Ausgang
20 Referenzelement
21 zweiter Inverter
22 Versorgungsanschluss 24 Eingang 25 Ausgang
30 erster Transistor 35 erster Zweig
40 zweiter Transistor
50 erster Transistor 55 zweiter Zweig
60 zweiter Transistor
70 erster Ladetransistor
80 zweiter Ladetransistor
89 Schreibanordnung 90 zweiter Schalter
91 zweiter Eingang
92 Steuereingang
100 erster Schalter
101 erster Eingang 110 Transistor
115 zweiter Puffer
120 Transistor
130 Transistor 135 erster Puffer
140 Transistor
150 Programmiertransistor
160 Kompensationselement 170 Prograπunieranschluss
200 mittlerer Bereich
201, 202 Anschluss
203 Kontakt
204 Träger 205 Isolator
206 Polysilizium-Schicht
207 Silizid-Schicht
208 polymorphe Siliziumschicht
209 Isolatorschicht 300 Kontaktgebiet
302 n-dotiertes Gebiet
303 p-dotiertes Gebiet 304, 305 Anschlüsse
BURN Programmiersignal DATAIN Einstellsignal
DATAOUT gepufferte AusgangsSpannung
11 erster Strom
12 zweiter Strom LOAD Ladesignal VOUT AusgangsSpannung
VDD VersorgungsSpannung
VSS Bezugspotenzial
NDATAIN invertiertes Einstellsignal
NDATAOUT gepufferte, invertierte AusgangsSpannung NVOUT invertierte AusgangsSpannung
WRITE Schreibsteuersignal

Claims

Patentansprüche
1. Schaltungsanordnung mit einer nicht-flüchtigen Speicherzelle, umfassend - einen symmetrisch aufgebauten Komparator (3), der eine Selbsthaltefunktion aufweist, in einen differenziellen Strompfad, der einen Versorgungsspannungsanschluss (9) mit einem Bezugspotentialanschluss (8) verbindet, geschaltet ist, und - einen ersten Inverter (11) , der einen Eingang (14) und einen Ausgang (15) aufweist und zwischen einen Versor- gungsanschluss (12) des ersten Inverters (11) und den Bezugspotentialanschluss (8) geschaltet ist, und einen zweiten Inverter (21), der einen Eingang (24), der mit dem Ausgang (15) des ersten Inverters (11) verbunden ist, und einen Ausgang (25), der mit dem Eingang (14) des ersten Inverters (11) verbunden ist, aufweist und zwischen einen Versorgungsanschluss (22) des zweiten Inverters (22) und den Bezugspotentialanschluss (8) geschaltet ist, umfasst , die nicht-flüchtige Speicherzelle (10) , die in einen ersten Zweig (35) des differenziellen Strompfades geschaltet ist, - ein Referenzelement (20), das in einen zweiten Zweig (55) des differenziellen Strompfades geschaltet ist, und eine Schreibanordnung (89) mit - einem ersten Schalter (100) , der einen ersten Eingang
(101) der Schreibanordnung (89) mit dem Ausgang (15) des ersten Inverters (11) koppelt, einem zweiten Schalter (90) , der einen zweiten Eingang (91) der Schreibanordnung (89) mit dem Ausgang (25) des zweiten Inverters (21) koppelt, und einem Steuereingang (92), der mit einem Steueranschluss des ersten Schalters (100) und einem Steueranschluss des zweiten Schalters (90) gekoppelt ist.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die nicht-flüchtige Speicherzelle (10) zwischen den Ver- sorgungsanschluss (12) des ersten Inverters (11) und den Versorgungsspannungsanschluss (9) geschaltet ist und - das Referenzelement (20) zwischen den Versorgungsanschluss (22) des zweiten Inverters (21) und den Versorgungsspannungsanschluss (9) geschaltet ist.
3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der erste Inverter (11) einen ersten Transistor (40), der an einem ersten Anschluss mit dem Bezugspotentialan- schluss (8) und - an einem Steueranschluss mit dem Eingang (14) des ersten Inverters (11) verbunden ist, und einen zweiten Transistor (30) , der an einem ersten Anschluss mit dem Versorgungsanschluss (12) des ersten Inverters (11), - an einem Steueranschluss mit dem Eingang (14) des ersten Inverters (11) und an einem zweiten Anschluss mit einem zweiten Anschluss des ersten Transistors (40) des ersten Inverters (11) und mit dem Ausgang (15) des ersten Inverters (11) ver- bunden ist, umfasst .
4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der zweite Inverter (21) einen ersten Transistor (60), der an einem ersten Anschluss mit dem Bezugspotentialan- Schluss (8) und an einem Steueranschluss mit dem Eingang (24) des zweiten Inverters (21) verbunden ist, und einen zweiten Transistor (50), der an einem ersten Anschluss mit dem Versorgungsanschluss (22) des zweiten Inverters (21), an einem Steueranschluss mit dem Eingang (24) des zweiten Inverters (21) und an einem zweiten Anschluss mit einem zweiten Anschluss des ersten Transistors (60) des zweiten Inverters (21) und mit dem Ausgang (25) des zweiten Inverters (21) verbunden ist, umfasst .
5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Schaltungsanordnung (1) einen ersten Ladetransistor (70) , der zwischen den Ausgang (15) des ersten Inverters (11) und den Bezugspotentialsan- schluss (8) geschaltet ist, und - einen zweiten Ladetransistor (80) , der zwischen den Ausgang (25) des zweiten Inverters (21) und den Bezugspoten- tialsanschluss (8) geschaltet ist und der einen Steueranschluss aufweist, der mit einem Steueranschluss des ersten Ladetransistors (70) verbunden ist, umfasst.
6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Schaltungsanordnung (1) einen ersten Puffer (135) , der dem Ausgang (15) des ersten
Inverters (11) nachgeschaltet ist, und einen zweiten Puffer (115) , der dem Ausgang (25) des zwei- ten Inverters (21) nachgeschaltet ist, umfasst .
7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die nicht-flüchtige Speicherzelle (10) als irreversibel programmierbare Speicherzelle ausgebildet ist.
8. Schaltungsanordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die nicht-flüchtige Speicherzelle (10) als Widerstand ausgebildet ist, dessen Widerstandswert mittels eines Programmierstroms irreversibel vergrößerbar ist.
9. Schaltungsanordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die nicht-flüchtige Speicherzelle (10) als Sicherung ausgebildet ist, die mittels eines ProgrammierStroms aufschmelzbar ist.
10. Schaltungsanordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die nicht-flüchtige Speicherzelle (10) als Antifuse ausgebil¬ det ist, deren Widerstandswert mittels eines Programmierstroms irreversibel verkleinerbar ist.
11. Schaltungsanordnung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass das Referenzelement (20) als Widerstand ausgebildet ist. - -
12. Schaltungsanordnung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass die Schaltungsanordnung (1) einen Programmiertransistor (150), der einen Anschluss der nicht-flüchtigen Speicherzelle (10) mit dem Bezugspotenti- alanschluss (8) koppelt, und ein Kompensationselement (160) , das mit einem Anschluss des Referenzelementes (20) verbunden ist, um an den Versorgungsanschlüssen (12, 22) des ersten und des zweiten Inverters (11, 21) symmetrische kapazitive Belastung zu erreichen, umfasst .
13. Verwendung der Schaltungsanordnung (1) nach einem der An- sprüche 1 bis 12 zur dauerhaften Speicherung von Daten, insbesondere einer Seriennummer, einer Halbleiterkörpernummer oder einer Trimmeinstellung einer analogen Schaltung auf einem Halbleiterkörper, der die Schaltungsanordnung (1) um- fasst .
14. Verfahren zum Betrieb einer nicht-flüchtigen Speicherzelle, umfassend folgende Schritte:
Bereitstellen einer Versorgungsspannung (VDD) , - Einstellen und Halten eines Ausgangssignals (VOUT) mit einem Wert 1 und eines invertierten Ausgangssignals (NVOUT) mit einem Wert 0 im Fall, dass eine nicht-flüchtige Speicherzelle (10) einen höheren Widerstandswert als ein Referenzelement (20) aufweist, und Einstellen und Halten des Ausgangssignals (VOUT) mit einem Wert 0 und des invertierten Ausgangssignals (NVOUT) mit einem Wert 1 im Fall, dass die nicht-flüchtige Speicherzelle (10) einen niedrigeren Widerstandswert als das Refe- - -
renzelement (20) aufweist, wobei die nicht-flüchtige Speicherzelle (10) und ein erster Zweig (35) des differenziel- len Strompfades eines Komparators (3) von einem ersten Strom (II) und das Referenzelement (20) und ein zweiter Zweig (55) des differenziellen Strompfades von einem zweiten Strom (12) durchflössen werden,
Einstellen des Ausgangssignals (VOUT) und des invertierten Ausgangssignals (NVOUT) durch Überschreiben des Ausgangs- Signals (VOUT) mit einem Einstellsignal (DATAIN) und des invertierten Ausgangssignals (NVOUT) mit einem invertierten Einstellsignal (NDATAIN) .
15. Verfahren nach Anspruch 14, gekennzeichnet durch - Bereitstellen eines Ladesignals (LOAD) mit einem ersten Wert zum Absenken des Ausgangssignals (VOUT) und des invertierten Ausgangssignals (NVOUT) ,
Bereitstellen des Ladesignals (LOAD) mit einem zweiten Wert, der sich von dem ersten Wert unterscheidet, zum Auf- laden eines ersten Ausgangs (25) des Komparators (3) und infolgedessen Ansteigen des Ausgangssignals (VOUT) in Abhängigkeit von dem Referenzelement (20) und Aufladen eines zweiten Ausgangs (15) des Komparators (3) und infolgedessen Ansteigen des invertierten Ausgangssignals (NVOUT) in Abhängigkeit von der nicht-flüchtigen Speicherzelle (10), Vergleichen des Ausgangssignals (VOUT) mit dem invertierten Ausgangssignal (NVOUT) , Bereitstellen des Ausgangssignals (VOUT) und des invertierten Ausgangssignals (NVOUT) in Abhängigkeit eines Vergleichsergebnisses.
16. Verfahren nach Anspruch 14 oder 15, gekennzeichnet durch getrenntes Puffern des Ausgangssignals (VOUT) und des invertierten Ausgangssignals (NVOUT) .
17. Verfahren nach einem der Ansprüche 14 bis 16, gekennzeichnet durch
Programmieren der nicht -flüchtigen Speicherzelle (10) mittels Ansteuern eines Programmiertransistors (150) mit einem Programmiersignal (BURN) derart, dass ein von der Versorgungsspannung (VDD) generierter Programmierstrom über die nicht- flüchtige Speicherzelle (10) und den seriell dazu geschalteten Programmiertransistor (150) fließt.
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