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Die vorliegende Erfindung betrifft eine Schaltungsanordnung, umfassend ein Speicherzellenfeld, und ein Verfahren zum Betrieb einer Schaltungsanordnung, umfassend ein Speicherzellenfeld.
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Ein Speicher kann ein Speicherzellenfeld mit nicht-flüchtigen Speicherzellen aufweisen, um Informationen wie beispielsweise Seriennummern oder Trimmeinstellungen von analogen Schaltungen in einem Halbleiterkörper zu speichern.
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US 6,876,594 zeigt einen integrierten Schaltkreis mit einem Zellenfeld, welches programmierbare Sicherungen, englisch Fuses, umfasst.
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US 6,462,985 beschreibt einen nicht-flüchtigen Halbleiterspeicher mit elektrisch wiederbeschreibbaren nicht-flüchtigen Speicherzellen. Defekte Speicherzellen werden mittels redundanter Schaltkreisteile ersetzt.
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US 5,384,746 befasst sich mit einem Schaltkreis zum Speichern und zum Wiedergewinnen von Informationen. Eine Zelle umfasst eine Sicherung und eine Test-Sicherung.
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US 2005/0212086 beschreibt eine Zenerdiode zum Speichern einer Information.
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Das Dokument ”Lifetime Study for a Poly Fuse in a 0.35 μm Polycide CMOS Process”, J. Fellner, P. Bösmüller, H. Reiter, Tagungsband IEEE International Reliability Physics Symposium, 17–21. April 2005, S. 446–449, beschreibt eine Sicherung, welche eine Polysilizium- und eine Silizidschicht umfasst.
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US 2006/0221712 A1 erläutert die Verwendung eines bitspezifischen Referenzpegels, um einen Speicher auszulesen. Der Speicher umfasst ein Array von Speicherzellen. Dabei wird eine in einer Speicherzelle gespeicherte Information über einen Transistor einem ersten Eingang eines Komparators zugeleitet. Ein Referenzgenerator ist ausgelegt, verschiedene Referenzspannungen an einen zweiten Eingang des Komparators abzugeben. Ein Ausgang des Komparators ist an einen Eingang eines Latches angeschlossen.
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US 6,141,274 A ist eine integrierte Schaltung erläutert, die eine Vorladung eines Datenbusses durchführt und eine Latch Funktion mittels eines Pipeline-Systems aufweist.
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Aufgabe der vorliegenden Erfindung ist es, eine Schaltungsanordnung, umfassend ein Speicherzellenfeld, sowie ein Verfahren zum Betrieb einer Schaltungsanordnung, umfassend ein Speicherzellenfeld, bereitzustellen, die ein schnelles Auslesen einer in dem Speicherzellenfeld gespeicherten Information ermöglichen.
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Diese Aufgabe wird mit dem Gegenstand des Patentanspruchs 1, der Verwendung des Gegenstandes gemäß Patentanspruch 10 sowie dem Verfahren gemäß Patentanspruch 11 gelöst. Weiterbildungen und Ausgestaltungen sind jeweils Gegenstand der abhängigen Ansprüche.
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In einer Ausführungsform umfasst eine Schaltungsanordnung ein Speicherzellenfeld. Das Speicherzellenfeld weist mindestens eine Speicherschaltung auf. Die Speicherschaltung umfasst eine nicht-flüchtige Speicherzelle sowie eine flüchtige Speicherzelle. Die nicht-flüchtige Speicherzelle und die flüchtige Speicherzelle sind miteinander gekoppelt. Die nicht-flüchtige Speicherzelle ist in einem ersten Strompfad zwischen einen Versorgungsspannungsanschluss und einen Bezugspotenzialanschluss geschaltet. Die flüchtige Speicherzelle ist in einen zweiten Strompfad zwischen den Versorgungsspannungsanschluss und den Bezugspotenzialanschluss geschaltet. Die nicht-flüchtige Speicherzelle weist ein nicht-flüchtiges Speicherelement auf. Die Kopplung der flüchtigen Speicherzelle mit der nicht-flüchtigen Speicherzelle ist zum Auslesen und zum Programmieren des nicht-flüchtigen Speicherelements vorgesehen.
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Eine Information kann in der nicht-flüchtigen Speicherzelle mittels des nicht-flüchtigen Speicherelements gespeichert werden. Die in der nicht-flüchtigen Speicherzelle gespeicherte Information kann ausgelesen und in der flüchtigen Speicherzelle gespeichert werden.
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Für ein schnelles Bereitstellen einer Information kann mit Vorteil die Information von der Schaltungsanordnung unter Verwendung der flüchtigen Speicherzelle bereitgestellt werden, welche im Vergleich zu der nicht-flüchtigen Speicherzelle schneller auslesbar ist.
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In einer Ausführungsform umfasst die flüchtige Speicherzelle einen ersten und einen zweiten Inverter, die miteinander rückgekoppelt sind, sowie einen Adresstransistor, der zwischen einen Eingang des ersten Inverters und einer Bitleitung geschaltet ist.
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In einer bevorzugten Ausführungsform umfasst die flüchtige Speicherzelle den ersten und zweiten Inverter, den Adresstransistor sowie einen weiteren Adresstransistor, welcher zwischen einen Ausgang des ersten Inverters und einer invertierten Bitleitung geschaltet ist. Gemäß der bevorzugten Ausführungsform ist somit die flüchtige Speicherzelle als Sechs-Transistor-Speicherzelle realisiert.
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In einer Ausführungsform weist die Schaltungsanordnung einen Direktausgang auf, der mit einem Ausgang des ersten Inverters der flüchtigen Speicherzelle gekoppelt ist. Gemäß dieser Ausführungsform wird am Direktausgang der Schaltungsanordnung kontinuierlich ein direktes Ausgangssignal bereitgestellt, welches am Ausgang des ersten Inverters abgreifbar ist. Das direkte Ausgangssignal kann taktunabhängig bereitgestellt werden. Das direkte Ausgangssignal entspricht der Information, die in der nicht-flüchtigen Speicherzelle gespeichert ist. Alternativ kann ein zu einem Signal am Ausgang des ersten Inverters invertiertes Signal als das direkte Ausgangssignal am Direktausgang der Schaltungsanordnung kontinuierlich bereitgestellt werden. Der Ausgang des ersten Inverters kann über einen Puffer mit dem Direktausgang verbunden sein. Der Puffer kann mindestens einen Inverter aufweisen. Der Direktausgang der Schaltungsanordnung kann mehrere parallele Leitungen umfassen. Mit Vorteil können mittels des Direktausgangs der Schaltungsanordnung Informationen ständig und unabhängig von einer Adressdekodierung bereitgestellt werden. Das direkte Ausgangssignal kann beispielsweise für eine Trimmeinstellung permanent eingesetzt werden.
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In einer Ausführungsform umfasst die Schaltungsanordnung einen Adresseingang und einen Datenausgang, an dem Information bereitgestellt werden, die gemäß den am Adresseingang anliegenden Adressen aus dem Speicherzellenfeld auslesbar sind. Der Adresseingang kann mehrere Leitungen umfassen. Ebenso kann der Datenausgang mehrere Leitungen umfassen. Informationen können auch als Daten bezeichnet werden.
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In einer Ausführungsform ist ein Komparator zwischen die nicht-flüchtige Speicherzelle und die flüchtige Speicherzelle gekoppelt. Die Speicherschaltung kann einen Lesetransistor aufweisen, der die nicht-flüchtige Speicherzelle mit einer Messleitung koppelt. Ein Komparatoreingang des Komparators ist bevorzugt mit der Messleitung einer Speicherschaltung verbunden. Ein Komparatorausgang des Komparators ist bevorzugt mit der Bitleitung verbunden.
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In einer Ausführungsform ist der Komparator zum Vergleich eines Messsignals der Messleitung mit einem Schwellwert realisiert. In einer bevorzugten Ausführungsform weist der Komparator mehrere Schwellwerte auf und ist zum wahlweisen Vergleich des Messsignals der Messleitung mit mehreren Schwellwerten ausgebildet. Der Komparator ist zum wahlweisen Vergleich des Messsignals der Messleitung mit einem von mehreren Schwellwerten realisiert. Die Schwellwerte können vorgebbar sein. Mit Vorteil kann somit ein Wert der nicht-flüchtigen Speicherzelle, insbesondere ein Wert des nicht-flüchtigen Speicherelements, mit mehreren Schwellwerten verglichen werden. Mit Vorteil kann die nicht-flüchtige Speicherzelle auf eine Weise getestet werden, dass sie trotz einer möglichen Langzeitdrift ihres Widerstandswertes über ihre gesamte Lebensdauer den gleichen logischen Zustand aufweist.
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Die nicht-flüchtige Speicherzelle kann ein reversibel programmierbares Speicherelement umfassen. In einer alternativen Ausführungsform kann die nicht-flüchtige Speicherzelle ein irreversibel programmierbares Speicherelement aufweisen.
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Das nicht-flüchtige Speicherelement kann als Widerstand realisiert sein, wobei ein Programmierstrom den Widerstandswert des nicht-flüchtigen Speicherelements irreversibel vergrößert. Alternativ kann das nicht-flüchtige Speicherelement eine Sicherung sein, die mittels eines Laserstrahles programmiert wird. Bevorzugt ist das nicht-flüchtige Speicherelement als Sicherung realisiert, die einen mittels eines Programmierstroms aufschmelzbaren Widerstand umfasst.
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In einer alternativen Ausführungsform kann das nicht-flüchtige Speicherelement als Antifuse-Element realisiert sein, wobei der Widerstandswert irreversibel mittels eines Programmierstroms verkleinerbar ist. Das Antifuse-Element kann als Diode, insbesondere als Zenerdiode, realisiert sein.
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Das nicht-flüchtige Speicherelement kann im englischen als one time programmable element, abgekürzt OTP element, bezeichnet werden.
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Die Schaltungsanordnung kann auf einem Halbleiterkörper ausgebildet sein. Sie kann in einer Bipolar-Integrationstechnik realisiert sein. Bevorzugt kann sie mittels einer Complementary Metal-Oxide-Semiconductor Integrationstechnik, abgekürzt CMOS-Integrationstechnik, hergestellt sein und als Metall-Oxid-Halbleiter Feldeffekttransistoren, abgekurzt MOSFETs, realisierte Schalter und Transistoren aufweisen.
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Die Schaltungsanordnung kann zu einer dauerhaften Speicherung von Informationen verwendet werden. Die Informationen können eine Seriennummer oder eine Identifikationsnummer für den Halbleiterkörper umfassen. Alternativ kann die Schaltungsanordnung zur Speicherung einer Trimmeinstellung einer analogen Schaltung, insbesondere eines Analog/Digital- oder eines Digital/Analog-Wandlers, vorgesehen sein. Sie kann zum Reparieren eines Random Access Memory, abgekürzt RAM, mittels Zugreifen auf redundante Zellen oder Spalten anstelle defekter Zeilen oder Spalten dienen.
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In einer Ausführungsform sieht ein Verfahren zum Betrieb einer Schaltungsanordnung, umfassend ein Speicherzellenfeld, folgende Schritte vor: Eine Information einer nicht-flüchtigen Speicherzelle wird in eine flüchtige Speicherzelle in einem Ausleseschritt kopiert. Die nicht-flüchtige Speicherzelle und die flüchtige Speicherzelle werden von einer Speicherschaltung umfasst. Das Speicherzellenfeld umfasst mindestens eine solche Speicherschaltung.
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In einer Ausführungsform umfasst der Ausleseschritt, dass ein Messsignal in Abhängigkeit eines Parameters der nicht-flüchtigen Speicherzelle erzeugt wird. Ein Bitsignal wird von einem Komparator in Abhängigkeit eines wahlweisen Vergleichs des Messsignals mit einem von mehreren Schwellwerten des Komparators generiert. Das Bitsignal wird der flüchtigen Speicherzelle zugeführt.
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In einer Ausführungsform umfasst die nicht-flüchtige Speicherzelle ein nicht-flüchtiges Speicherelement. Der Parameter der nicht-flüchtigen Speicherzelle, von dem das Messsignal abhängt, kann ein Widerstandswert des nicht-flüchtigen Speicherelements sein. Das Messsignal liegt an der Messleitung an. Das Messsignal wird dem Komparator zugeleitet. Der Komparator erzeugt ein Komparatorausgangssignal, das dem Bitsignal entspricht. Das Bitsignal wird einem Eingang eines ersten Inverters der flüchtigen Speicherzelle zugeleitet.
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In einer Ausführungsform wird die in der flüchtigen Speicherzelle gespeicherte Information direkt an einem Direktausgang der Schaltungsanordnung bereitgestellt. Das Bereitstellen erfolgt ohne Auswahl mittels einer Adresse.
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In einer Ausführungsform wird diejenige Information an einem Datenausgang der Schaltungsanordnung bereitgestellt, die gemäß einem Adresssignal aus dem Speicherzellenfeld ausgelesen wird.
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Die Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand der Figuren näher erläutert. Funktions- beziehungsweise wirkungsgleiche Bauelemente tragen gleiche Bezugszeichen. Insoweit sich Schaltungsteile oder Bauelemente in ihrer Funktion entsprechen, wird deren Beschreibung nicht in jeder der folgenden Figuren wiederholt.
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1 zeigt eine beispielhafte Ausführungsform einer Speicherschaltung eines Speicherzellenfeldes der Schaltungsanordnung nach dem vorgeschlagenen Prinzip,
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2 zeigt eine beispielhafte Ausführungsform einer Schaltungsanordnung mit einem Speicherzellenfeld nach dem vorgeschlagenen Prinzip und
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3 zeigt eine beispielhafte Ausführungsform eines Komparators der Schaltungsanordnung nach dem vorgeschlagenen Prinzip.
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1 zeigt eine beispielhafte Ausführungsform einer Speicherschaltung 99 eines Speicherzellenfeldes 2, welches in 2 gezeigt ist, nach dem vorgeschlagenen Prinzip. Die Speicherschaltung 99 umfasst eine nicht-flüchtige Speicherzelle 98 und eine flüchtige Speicherzelle 97. Die nicht-flüchtige Speicherzelle 98 umfasst ein nicht-flüchtiges Speicherelement 100 sowie einen Programmiertransistor 110 und einen Lesetransistor 120. Das nicht-flüchtige Speicherelement 100 ist an einem Anschluss mit dem Versorgungsspannungsanschluss 9 und an einem weiteren Anschluss über den Programmiertransistor 110 mit einem Bezugspotentialanschluss 8 verbunden. Ein erster Strompfad 106 weist das nicht-flüchtige Speicherelement 100 und den Programmiertransistor 110 auf. Ein Knoten 102 zwischen dem nicht-flüchtigen Speicherelement 100 und dem Programmiertransistor 110 ist über den Lesetransistor 120 mit einer Messleitung 122 gekoppelt. Ein Steueranschluss 114 des Programmiertransistors 110 ist mit einem Ausgang eines ersten logischen Gatters 140 verbunden. Ein Ausgang eines zweiten logischen Gatters 130 ist mit einem Steueranschluss 115 des Lesetransistors 120 verbunden. Ein erster Eingang des zweiten logischen Gatters 130 ist mit einer Ladeleitung 113 und ein zweiter Eingang des zweiten logischen Gatters 130 ist mit einer Spaltenleitung 121 verbunden. Ein erster Eingang des ersten logischen Gatters 140 ist mit einer Programmierleitung 111, ein zweiter Eingang des ersten logischen Gatters 140 ist mit der Spaltenleitung 121 und ein dritter Eingang des ersten logischen Gatters 140 ist über eine Koppelleitung 103 mit der flüchtigen Speicherzelle 97 verbunden. Das erste und das zweite logische Gatter 130, 140 sind jeweils als UND-Gatter realisiert.
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Die flüchtige Speicherzelle 97 weist einen ersten und einen zweiten Inverter 170, 180 auf, die jeweils zwischen den Versorgungsspannungsanschluss 9 und den Bezugspotentialanschluss 8 geschaltet sind. Die flüchtige Speicherzelle 97 ist somit in einen zweiten Strompfad 107 geschaltet. Eine Bitleitung 123 ist über einen Adresstransistor 150 mit einem Eingang des ersten Inverters 170 gekoppelt. Ein Ausgang des ersten Inverters 170 ist mit einem Eingang des zweiten Inverters 180 sowie mittels eines weiteren Adresstransistors 160 mit einer invertierten Bitleitung 124 gekoppelt. Ein Ausgang des zweiten Inverters 180 ist mit dem Eingang des ersten Inverters 170 sowie über die Koppelleitung 103 mit dem dritten Eingang des ersten logischen Gatters 146 verbunden. Ein Knoten 104 zwischen dem Ausgang des ersten Inverters 170 und dem Eingang des zweiten Inverters 180 ist über einen dritten Inverter 190 mit einem Direktausgang 131 der Schaltungsanordnung 1 gekoppelt. Ein Steuereingang des Adresstransistors 150 und ein Steuereingang des weiteren Adresstransistors 160 sind an eine Lese-/Schreibleitung 112 angeschlossen. Eine Schaltungsanordnung 1 umfasst die Speicherschaltung 99 sowie einen Komparator 420. Die Messleitung 122 ist mit einem Komparatoreingang 69 des Komparators 420 gekoppelt. Hingegen ist ein Komparatorausgang 67 des Komparators 420 mit der Bitleitung 123 gekoppelt. Die Schaltungsanordnung 1 weist einen weiteren Inverter 70 auf, der zwischen den Komparatorausgang 67 und der invertierten Bitleitung 124 geschaltet ist.
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Ein Speichern einer Information in die flüchtige Speicherzelle 97 umfasst in der vorliegenden Ausführungsform beispielsweise folgende Schritte: Ein Bitsignal S1, welches an der Bitleitung 123 anliegt, wird dem Eingang des ersten Inverters 170 zugeleitet, sofern der Adresstransistor 150 in Abhängigkeit des Lese-/Schreibsignals S2, welches an der Lese-/Schreibleitung 112 anliegt, leitend geschaltet ist. Ebenso wird ein weiteres Bitsignal SN1, welches zu dem Bitsignal S1 invertiert ist und auf der invertierten Bitleitung 124 bereitgestellt wird, über den weiteren Adresstransistor 160 dem Eingang des zweiten Inverters 180 zugeleitet, sofern der weitere Adresstransistor 160 in Abhängigkeit des Lese-/Schreibsignals S2 leitend geschaltet wird. Am Knoten 104 zwischen dem ersten und dem zweiten Inverter 170, 180 liegt somit ein Datensignal S3 an, das über den dritten Inverter 190 dem Direktausgang 131 zugeleitet wird. Ein am Direktausgang 131 anliegendes direktes Ausgangssignal DDOUT ist somit ein zu dem Datensignal S3 invertiertes Signal. Werden die zwei Adresstransistoren 150, 160 wieder gesperrt, bleibt die Information in der flüchtigen Speicherzelle 97 aufgrund der Rückkopplung der beiden Inverter 170, 180 selbsthaltend gespeichert.
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Ein Programmieren des nicht-flüchtigen Speicherelements 100 umfasst beispielsweise folgende Schritte: Ein Transfersignal S4 wird ausgangsseitig von dem zweiten Inverter 180 bereitgestellt und dem dritten Eingang des ersten logischen Gatters 140 zugeleitet. An der Spaltenleitung 121 liegt ein Spaltensignal S5 und an der Programmierleitung 111 ein Programmiersignal S6 an. Das Transfersignal S4, das Spaltensignal S5 und das Programmiersignal S6 werden den drei Eingängen des ersten logischen Gatters 140 zugeleitet. Weisen die drei Signale S4, S5, S6 den logischen Wert eins auf, so wird der Programmiertransistor 110 in Durchlass geschaltet. Das Ladesignal S7 weist den logischen Wert 0 auf, so dass der Lesetransistor 120 während des Programmiervorgangs sperrend geschaltet ist. Aufgrund des in Durchlass geschalteten Programmiertransistors 110 fließt ein Strom mit einem Wert durch den ersten Strompfad 106 und damit durch das nicht-flüchtige Speicherelement 100, so dass das nicht-flüchtige Speicherelement 100 programmiert wird. Das nicht-flüchtige Speicherelement 100 ist als programmierbarer Widerstand realisiert. Durch den Strom, der durch das nicht-flüchtige Speicherelement 100 fließt, wird ihr Widerstand irreversibel verändert, so dass das nicht-flüchtige Speicherelement 100 einen hohen Widerstandswert im Falle der Programmierung aufweist.
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Ein Auslesen der nicht-flüchtigen Speicherzelle 98 umfasst beispielsweise folgende Schritte: Dem zweiten logischen Gatter 130 wird das Spaltensignal S5 und das Ladesignal S7 zugeleitet. Sind das Spaltensignal S5 und das Ladesignal S7 auf einem logischen Wert eins, so liegt am Ausgang des zweiten logischen Gatters 130 ebenfalls ein logischer Pegel eins an, so dass der Lesetransistor 120 in Durchlass geschaltet wird. Somit wird der Knoten 102 zwischen dem nicht-flüchtigen Speicherelement 100 und dem Programmiertransistor 110 mit der Messleitung 122 verbunden. Dies wiederum bewirkt, dass ein Messsignal S8 an der Messleitung 122 anliegt. Das Messsignal S8 wird einem Komparatoreingang 69 des Komparators 420 zugeleitet, der das Messsignal S8 mit einem Schwellwert vergleicht. Somit wird das nicht-flüchtige Speicherelement 100 mit einem Referenzwiderstandswert, der im Komparator 420 einstellbar ist, verglichen. Der Komparator 420 stellt an dem Komparatorausgang 67 ein Komparatorausgangssignal VOUT bereit, welches dem Bitsignal S1 entspricht. Der weitere Inverter 70 generiert aus dem Komparatorausgangssignal VOUT das weitere Bitsignal SN1. Vor dem Programmiervorgang weist das nicht-flüchtige Speicherelement 100 einen niedrigen Widerstandswert auf, der kleiner als der Referenzwiderstandswert ist. Ein programmiertes Speicherelement 100 weist einen höheren Widerstandswert als den Referenzwiderstandswert auf. Durch diese Widerstandsunterschiede kann der Komparator 420 den Programmierzustand des nicht-flüchtigen Speicherelements 100 und damit der nicht-flüchtigen Speicherzelle 98 beurteilen.
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In einer Ausführungsform sind die Steuereingänge der Adresstransistoren 150, 160 direkt an die Lese/Schreibleitung 112 angeschlossen. Die Adresstransistoren 150, 160 können somit in einem Betriebszustand gleichzeitig leitend und in einem weiteren Betriebszustand gleichzeitig sperrend geschaltet werden.
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2 zeigt eine beispielhafte Ausführungsform einer Schaltungsanordnung 1, welche ein Speicherzellenfeld 2, eine Logikschaltung 200, eine erste Peripherieschaltung 300 und eine zweite Peripherieschaltung 400 umfasst. Das Speicherzellenfeld 2 umfasst eine zweidimensionale Matrix mit einer ersten Anzahl M + 1 von Zeilen, welche der gleichen Anzahl M + 1 von Worten entspricht. Ein Wort entspricht einer Zeile des Speicherzellenfeldes 2. Als ein Wort sind diejenigen Speicherschaltungen bezeichnet, die mit einer Adresse gemeinsam ausgelesen werden. Das Speicherzellenfeld 2 weist die erste Anzahl M + 1 Zeilen sowie eine zweite Anzahl N + 1 Spalten auf. In 2 beträgt die erste Anzahl 5 und die zweite Anzahl ebenfalls 5, so dass das Speicherzellenfeld 25 Speicherschaltungen umfasst. Eine der 25 Speicherschaltungen des Speicherzellenfeldes 2 umfasst die in 1 gezeigte Speicherschaltung 99.
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Die Schaltungsanordnung 1 umfasst einen Adresseingang 201 und einen Steuereingang 202, die mit zwei Eingängen der Logikschaltung 200 verbunden sind, sowie einen Dateneingang 132, der mit der ersten Peripherieschaltung 300 verbunden ist. Die Logikschaltung 200 umfasst eine Ablaufsteuerung 210, englisch Finite State Machine, und einen Interfacecontroller 220 sowie einen Adresszeilen-Dekoder 230, welcher Leitungstreiber umfasst. Die Logikschaltung 200 ist über M + 1 Zeilenleitungen 231 bis 235 mit der ersten Anzahl M + 1 von Zeilen des Speicherzellenfeldes 2 verbunden. Die Logikschaltung 200 ist über die Spaltenleitung 121 mit dem Speicherzellenfeld 2 verbunden. Die Logikschaltung 200 ist mittels einer Schreibleitung 302 und einer Leseleitung 303 mit der ersten Programmierschaltung 300 gekoppelt. Die Logikschaltung 200 ist darüber hinaus über eine Programmierleitung 211 und eine Ladeleitung 213 mit der zweiten Peripherieschaltung 400 verbunden.
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Die erste Peripherieschaltung 300 umfasst einen Schreibverstärker 310 und einen Leseverstärker 320. Die erste Peripherieschaltung 300 ist mit dem Dateneingang 132 und mit einem Datenausgang 133 der Schaltungsanordnung 1 verbunden. Die zweite Anzahl N + 1 von Bitleitungen 123 verbinden die zweite Anzahl N + 1 von Spalten des Speicherzellenfeldes 2 mit der ersten Peripherieeinheit 300. Ebenso verbinden die zweite Anzahl N + 1 von invertierten Bitleitungen 124 die erste Peripherieschaltung 300 mit der zweiten Anzahl von N + 1 Spalten des Speicherzellenfelds 2. Die erste Peripherieschaltung 300 ist über eine Schreib-/Leseleitung 212 mit dem Speicherzellenfeld 2 verbunden.
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Eine Speicherzelle 99 des Speicherzellenfelds 2 ist mit dem Direktausgang 131 der Schaltungsanordnung 1 verbunden. Mindestens eine weitere Speicherzelle 99 des Speicherzellenfelds 2 ist mit mindestens einem weiteren Direktausgang 131' der Schaltungsanordnung 1 verbunden. Ein Direktausgangsbus 134 umfasst den Direktausgang 131 und den mindestens einen weiteren Direktausgang 131'. Der Direktausgangsbus 134 umfasst eine Anzahl L Leitungen.
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Die zweite Peripherieschaltung 400 umfasst eine Steuerung 410 und den Komparator 420. Die zweite Peripherieschaltung 400 ist über die Programmierleitung 111, die Ladeleitung 113 und die Messleitung 122 mit dem Speicherzellenfeld 2 verbunden.
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Die invertierte Bitleitung 124 weist ein Signal auf, das komplementär zum Signal der Bitleitung 123 ist. Dem Adresseingang 201 wird ein Adresssignal AD zugeleitet. Dem Steuereingang 202 wird ein Kontrollsignal CTRL zugeführt, welches eine für die Ansteuerung der Schaltungsanordnung 1 notwendigen Anzahl von Taktsignalen und Logiksignalen umfasst. Am Dateneingang 132 wird der Schaltungsanordnung 1 ein Dateneingangssignal DIN mit den zu speichernden Informationen zugeführt. Am Datenausgang 133 wird ein Datenausgangssignal DOUT bereitgestellt. Am Ausgang 131 wird das direkte Ausgangssignal DDOUT und an dem mindestens einen weiteren Direktausgang 131' ein mindestens weiteres direktes Ausgangsignal DDOUT' abgegeben.
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Der Direktausgangsbus 134 stellt somit die Anzahl L von direkten Ausgangsignalen DDOUT, DDOUT' bereit.
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Zur Ausführung von Befehlen, welche die flüchtigen Speicherzellen 97 betreffen, werden Adressen im Adresszeilen-Dekoder 230 decodiert, um die Informationen in eine der M + 1 Zeilen des Speicherzellenfeld 2 schreiben beziehungsweise aus ihr lesen zu können. Dazu wird von der Logikschaltung 200 ein Zeilensignal RS auf eine der M + 1 Leitungen 231 bis 235 gegeben. Der Leseverstärker 320 wird eingesetzt, um die Informationen, die in den flüchtigen Speicherzellen 97 gespeichert sind, in das Datenausgangssignal DOUT zu konvertieren. Der Schreibverstärker 310 dient zum Speichern der in dem Dateneingangssignal DIN enthaltenen Informationen in die flüchtigen Speicherzellen 97. Alle Bits eines Wortes werden gleichzeitig gelesen oder geschrieben. Die Anzahl von Schreibverstärkern 310 und Leseverstärkern 320 entspricht daher der Anzahl N + 1, welche die Anzahl der Bits pro Wort ist.
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Die in den flüchtigen Speicherzellen 97 gespeicherten Informationen werden permanent und direkt über den Direktausgang 131 und den weiteren Direktausgang 131' in Form des direkten Ausgangsignals DDOUT und des weiteren direkten Ausgangssignal DDOUT' bereitgestellt. Das Bereitstellen am Direktausgang 131 und dem weiteren Direktausgang 131' erfolgt dabei ohne Verwendung eines Leseverstärkers oder eines Komparators. Die Informationen werden dabei nach einem Ladesignal S7, bei dem die Informationen von den nicht-flüchtigen Speicherzellen 98 zu den flüchtigen Speicherzellen 97 transferiert werden, am Direktausgang 131 und dem weiteren Direktausgang 131' in Form des direkten Ausgangsignals DDOUT beziehungsweise des weiteren direkten Ausgangssignal DDOUT' abgegeben. Dabei können Informationen der definierten Anzahl L von flüchtigen Speicherzellen 97 zur Verfügung gestellt werden.
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Für einen Zugriff auf die nicht-flüchtigen Speicherzellen 98 werden von der Ablaufsteuerung 210 Befehle auf der Programmierleitung 211, der Ladeleitung 213 und der Spaltenleitung 121 bereitgestellt, die in Abhängigkeit von einem Taktsignal generiert werden. Die Befehle zum Laden und zum Programmieren werden seriell abgearbeitet ohne Einsatz des Adresszeilen-Dekoders 230. Bei einem Programmier-Befehl, der auf der Ladeleitung 213 von der Logikschaltung 200 der zweiten Peripherieschaltung 400 bereitgestellt wird, werden die Informationen, die in den flüchtigen Speicherzellen 97 gespeichert sind, in der jeweiligen nicht-flüchtigen Speicherzelle 98 gespeichert. Dazu ist in jeder der Speicherzellen 99 die Verbindungsleitung 103 zwischen der flüchtigen Speicherzelle 97 und der nicht-flüchtigen Speicherzelle 98 geschaltet.
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Für die Ladefunktion wird der logische Zustand der nicht-flüchtigen Speicherzelle 98 beurteilt: Diese kann unprogrammiert oder programmiert sein. Dazu wird der Komparator 420 mit mehreren umschaltbaren Schwellwerten eingesetzt. Über das Messsignal S8 wird ein einzelnes nicht-flüchtige Speicherelement 100 mit dem Komparatoreingang 69 des Komparators 420 verbunden. Das Vergleichsergebnis des Komparators 420 wird an dem Komparatorausgang 67 bereitgestellt und in der flüchtigen Speicherzelle 97 der entsprechenden Speicherschaltung 99 abgespeichert. Der Komparator 420 vergleicht den Widerstand des nicht-flüchtigen Speicherelements 100 mit verschiedenen Referenz-Widerständen. Es ist ein Widerstandswert A definiert, bei dem das nicht-flüchtige Speicherelement 100 als programmiert in der Anwendung erkannt wird. Das nicht-flüchtige Speicherelement 100 wird mit diesem Widerstandswert A und einem höheren Widerstandswert B verglichen. Ist der Widerstandswert des programmierten nicht-flüchtigen Speicherelements 100 größer als der Widerstandswert B, kann davon ausgegangen werden, dass der Widerstand des nicht-flüchtigen Speicherelements 100 trotz möglicher Widerstandsschwankungen über die Lebenszeit der Schaltungsanordnung 1 größer als der Widerstandswert A sein wird. Das nicht-flüchtige Speicherelement 100 wird über die spezifizierte Lebenszeit sicher als programmiert erkannt werden.
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Mit dem Komparator 420 ist es auch möglich, den Widerstandswert des nicht-programmierten, nicht-flüchtigen Speicherelements 100 zu messen, ohne das nicht-flüchtige Speicherelement 100 zu schädigen. Ist der Widerstand des nicht-flüchtigen Speicherelements 100 kleiner als ein definierter Widerstandswert, kann davon ausgegangen werden, dass das nicht-flüchtige Speicherelement 100 nach dem Test erfolgreich programmiert werden kann. Dieser Test kann eingesetzt werden, wenn das nicht-flüchtigen Speicherelement 100 erst in der Applikation programmiert wird. Zu hochohmige unprogrammierte nicht-flüchtige Speicherelemente 100 können auf dieser Weise frühzeitig erkannt und ausgeschieden werden. Der Komparator 420 ist in der Schaltungsanordnung 1 einmal vorhanden; die einzelnen nicht-flüchtigen Speicherelemente 100 werden dann seriell mittels des Komparators 420 beurteilt und in die fluchtigen Speicherzellen 97 ausgelesen.
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Die Schaltungsanordnung 1 gibt ab und empfängt mit Vorteil ausschließlich digitale Signale. Die analogen Messungen werden von dem Komparator 420 in der Schaltungsanordnung 1 ausgeführt.
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Da die einzelnen Speicherschaltungen 99 sowohl die nicht-flüchtige Speicherzelle 98 wie auch die flüchtige Speicherzelle 97 umfassen, ist es mit Vorteil möglich, die Logikschaltung 200 für beide Teile gemeinsam zu nutzen. Die nicht-flüchtige Speicherzellen 98 entsprechen einer einmal programmierbaren Speicherzelle, abgekürzt OTP, und die flüchtigen Speicherzellen 97 einem Speicher mit wahlfreiem Zugriff, englisch Random Access Memory, abgekürzt RAM.
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In den flüchtigen Speicherzelle 97 werden die gewünschten Informationen vor dem Programmieren gespeichert. So kann mit Vorteil das gesamte System, in dem die Schaltungsanordnung 1 implementiert ist, mit den Informationen der flüchtigen Speicherzellen 97 zuerst evaluiert werden. Sind die Informationen korrekt, werden sie mit Vorteil direkt aus den flüchtigen Speicherzellen 97 der einzelnen Speicherschaltungen 99 in die zugehörigen nicht-flüchtigen Speicherzellen 98 programmiert.
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Beim Auslesen der Informationen der nicht-flüchtigen Speicherzelle 98 werden die Informationen in der dazugehörenden flüchtigen Speicherzelle 97 gespeichert. Die Informationen werden daher nur einmal beim Einschalten der Versorgungsspannung des Systems aus den nicht-flüchtigen Speicherzellen 98 ausgelesen. Ein Mikrokontroller eines übergeordneten Systems kann dann die Informationen aus den flüchtigen Speicherzellen 97 auslesen. Die benötigten Zugriffszeiten entsprechen einem Standard RAM Baustein und sind mit Vorteil signifikant kürzer als die Zugriffszeiten bei dem Auslesen aus den nicht-flüchtigen Speicherzellen 98. Daher sind für das Auslesen der flüchtigen Speicherzellen 97 höhere Taktraten zulässig als beim Auslesen aus den nicht-flüchtigen Speicherzellen 98.
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In einer alternativen Ausführungsmöglichkeit ist pro Datenbit eines Wortes ein Komparator 420 vorgesehen. Alternativ ist für jede Speicherschaltung 99 ein eigener Komparator 420 realisiert.
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In einer alternativen Ausführungsform kann eine Zeile des Speicherzellenfeldes 2 auch die Information mehrerer Worte speichern. Da mit einer Adresse ein Wort ausgelesen wird, werden den verschiedenen Worten einer Zeile verschiedene Adressen zugeordnet. Dazu umfasst die Schaltungsanordnung 1 eine zusätzliche Adressdekodierung.
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In einer alternativen Ausführungsform sind mehrere Speicherzellen des Speicherzellenfeldes 2 jeweils wie die in 1 gezeigte Speicherschaltung 99 realisiert. In einer bevorzugten Ausführungsform ist jede der Speicherzellen des Speicherzellenfeldes 2 jeweils wie die in 1 gezeigte Speicherschaltung 99 ausgebildet.
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3 zeigt eine beispielhafte Ausführungsform des Komparators 420, der in einer Schaltungsanordnung nach dem vorgeschlagenen Prinzip verwendet werden kann. Der Komparator 420 kann in der Schaltungsanordnung 1 nach 1 und 2 eingesetzt werden. Der Komparator 420 kann als Multilevel-Komparator bezeichnet sein. Der Komparator 420 umfasst einen ersten und einen zweiten Stromspiegel 51, 52 sowie einen Verstärkers 53. Der erste Stromspiegel 51 umfasst einen ersten und einen zweiten Transistor 54, 60 sowie einen ersten und einen zweiten Lasttransistor 55, 56. Ein erster Anschluss des ersten und zweiten Transistors 54, 60 sowie ein erster Anschluss des ersten und zweiten Lasttransistors 55, 56 ist mit dem Bezugspotenzialanschluss 8 verbunden. Ein zweiter Anschluss des ersten Transistors 54 ist mit den Steueranschlüssen des ersten und des zweiten Transistors 54, 60 sowie des ersten und des zweiten Lasttransistors 55, 56 verbunden. Der zweite Stromspiegel 52 umfasst den ersten und den zweiten Lasttransistor 55, 56 sowie einen dritten und einen vierten Transistor 57, 58. Ein Steueranschluss des dritten Transistors 57 ist mit einem ersten Anschluss des dritten Transistors 57 und mit einem Steueranschluss des vierten Transistors 58 verbunden. Der erste Anschluss des dritten Transistors 57 ist mit einem zweiten Anschluss des ersten Lasttransistors 55 verbunden. Ebenso ist der erste Anschluss des vierten Transistors 58 mit einem zweiten Anschluss des zweiten Lasttransistors 56 verbunden.
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Der Komparatoreingang 69 ist an einen zweiten Anschluss des dritten Transistors 57 angeschlossen. Der Komparatoreingang 69 wiederum ist an der Messleitung 122 angeschlossen. Somit ist an einem zweiten Anschluss des dritten Transistors 57 die Messleitung 122 angeschlossen. 3 zeigt beispielhaft, dass mittels der Messleitung 122 der Lesetransistor 120 angeschlossen werden kann, der die Messleitung 122 mit dem nichtflüchtigen Speicherelement 100 koppelt. Das nicht-flüchtige Speicherelement 100 ist an einem Anschluss mit dem Versorgungsspannungsanschluss 9 verbunden. Der Verstärker 53 umfasst den zweiten Transistor 60 und einen fünften Transistor 59. Ein Knoten zwischen dem zweiten Lasttransistor 56 und vierten Transistor 58 ist mit einem Steueranschluss des fünften Transistors 59 verbunden. Der zweite und der funfte Transistor 59, 60 sind seriell zwischen den Versorgungsspannungsanschluss 9 und den Bezugspotenzialanschluss 8 geschaltet. Ein Knoten zwischen dem zweiten und dem fünften Transistor 59, 60 ist mit dem Komparatorausgang 67 verbunden. An den Komparatorausgang 67 ist die Bitleitung 123 angeschlossen.
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Der Komparator 420 umfasst einen sechsten, siebten und achten Transistor 61 bis 63 sowie einen ersten, einen zweiten und einen dritten Widerstand 64 bis 66, die als Referenzwiderstände eingesetzt werden. Ein zweiter Anschluss des vierten Transistors 58 ist mit einem Knoten 68 verbunden. Der Knoten 68 ist über eine Serienschaltung, umfassend den sechsten Transistor 61 und den ersten Widerstand 64, mit dem Versorgungsspannungsanschluss 9 verbunden. Ebenso ist der Knoten 68 über eine Serienschaltung, umfassend den siebten Transistor 62 und den zweiten Widerstand 65, mit dem Versorgungsspannungsanschluss 9 verbunden. In entsprechender Weise ist der Knoten 68 über eine weitere Serienschaltung, umfassend den achten Transistor 63 und den dritten Widerstand 66, mit Versorgungsspannungsanschluss 9 verbunden.
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Dem ersten Anschluss des ersten Transistors 54 wird ein BIAS-Strom IB zugeführt. Der erste Stromspiegel 51 dient zur Einstellung der Ströme in dem zweiten Transistor 60 sowie in dem ersten und dem zweiten Lasttransistor 55, 56. Der erste Stromspiegel 51 spiegelt somit den BIAS-Strom IB in den zweiten Stromspiegel 52. Der Strom in einem ersten Zweig 71 des zweiten Stromspiegels 51 ist gleich dem Strom in einem zweiten Zweig 72 des zweiten Stromspiegels 52. An der Messleitung 122 ist das Messsignals S8 abgreifbar, die dem Komparatoreingang 69 und somit dem dritten Transistor 57 zugeleitet wird. Am Knoten 68 stellt sich eine Referenzspannung VREF ein. Die Widerstandswerte der drei Widerstände 64, 65, 66 sind verschieden groß. Mittels des sechsten bis achten Transistors 61 bis 63 wird einer der drei Widerstände 64 bis 66 in den zweiten Zweig 72 geschaltet, so dass der Widerstand des nicht-flüchtigen Speicherelements 100 mit verschiedenen Wider standswerten verglichen wird. Entsprechend des Widerstandswerts des nicht-flüchtigen Speicherelements 100 und des Widerstandswerts des ersten, des zweiten oder des dritten Widerstands 64, 65, 66 sind das Messsignal S8 und die Referenzspannung VREF unterschiedlich. Der Lesetransistor 120 entspricht dem sechsten, siebten und achten Transistor 61 bis 63, sodass sich die Spannungsabfälle an diesen Transistoren kompensieren. Der Verstärker 53 ist zur Auskopplung der am Knoten zwischen dem zweiten Lasttransistor 56 und dem vierten Transistor 58 abgreifbaren Spannung vorgesehen. Der Verstärker 53 kippt entsprechend der Spannungsabfälle im zweiten Stromspiegel 52 in eine der beiden Richtungen. An dem Komparatorausgang 67 ist ein Komparatorausgangssignal VOUT des Komparators 420 abgreifbar. Der erste, der zweite, der dritte und der vierte Transistor 54, 57, 58, 60 sowie der erste und der zweite Lasttransistor 55, 56 sind als N-Kanal MOSFETs ausgebildet. Der fünfte, der sechste, der siebte und der achte Transistor 59, 61, 62, 63 sind als P-Kanal MOSFETs realisiert. Ebenso ist der Lesetransistor 120 als P-Kanal MOSFET ausgebildet.
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Mit Vorteil kann mittels des sechsten bis achten Transistors 61 bis 63 ausgewählt werden, mit welchem der drei Widerstände 64 bis 66 das nicht-flüchtige Speicherelement 100 verglichen wird.
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In einer alternativen Ausführungsform sind weitere Serienschaltungen, umfassend einen weiteren Transistor und einen weiteren Widerstand, zwischen den Knoten 68 und den Versorgungsspannungsanschluss 9 geschaltet.
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Bezugszeichenliste
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- 1
- Schaltungsanordnung
- 2
- Speicherzellenfeld
- 8
- Bezugspotentialanschluss
- 9
- Versorgungsspannungsanschluss
- 51
- erster Stromspiegel
- 52
- zweiter Stromspiegel
- 53
- Verstärker
- 54
- erster Transistor
- 55
- erster Lasttransistor
- 56
- zweiter Lasttransistor
- 57
- dritter Transistor
- 58
- vierter Transistor
- 59
- fünfter Transistor
- 60
- zweiter Transistor
- 61
- sechster Transistor
- 62
- siebter Transistor
- 63
- achter Transistor
- 64
- erster Widerstand
- 65
- zweiter Widerstand
- 66
- dritter Widerstand
- 67
- Komparatorausgang
- 68
- Knoten
- 69
- Komparatoreingang
- 70
- weiterer Inverter
- 71
- erster Zweig
- 72
- zweiter Zweig
- 97
- flüchtige Speicherzelle
- 98
- nicht-flüchtige Speicherzelle
- 99
- Speicherschaltung
- 100
- nicht-flüchtiges Speicherelement
- 102
- Knoten
- 103
- Koppelleitung
- 104
- Knoten
- 106
- erster Strompfad
- 107
- zweiter Strompfad
- 110
- Programmiertransistor
- 111
- Programmierleitung
- 112
- Lese/Schreibleitung
- 113
- Ladeleitung
- 114
- Steueranschluss
- 115
- Steueranschluss
- 120
- Lesetransistor
- 121
- Spaltenleitung
- 122
- Messleitung
- 123
- Bitleitung
- 124
- invertierte Bitleitung
- 130
- zweites logisches Gatter
- 131
- Direktausgang
- 131'
- weiterer Direktausgang
- 132
- Dateneingang
- 133
- Datenausgang
- 134
- Direktausgangsbus
- 140
- erstes logisches Gatter
- 150
- Adresstransistor
- 160
- weiterer Adresstransistor
- 170
- erster Inverter
- 180
- zweiter Inverter
- 190
- dritter Inverter
- 200
- Logikschaltung
- 201
- Adresseingang
- 202
- Steuereingang
- 210
- Ablaufsteuerung
- 211
- Programmierleitung
- 212
- Schreib-/Leseleitung
- 213
- Ladeleitung
- 220
- Interface Kontroller
- 230
- Adresszeilen-Dekoder
- 231–235
- Zeilenleitung
- 300
- erste Peripherieeinheit
- 302
- Schreibleitung
- 303
- Leseleitung
- 310
- Schreibverstärker
- 320
- Leseverstärker
- 400
- zweite Peripherieeinheit
- 410
- Steuerung
- 420
- Komparator
- AD
- Adresssignal
- CTRL
- Kontrollsignal
- DDOUT
- direktes Ausgangssignal
- DDOUT'
- weiteres direktes Ausgangssignal
- DIN
- Dateneingangssignal
- DOUT
- Datenausgangssignal
- IB
- Bias-Strom
- RS
- Zeilensignal
- S1
- Bitsignal
- S2
- Lese-/Schreibsignal
- S3
- Datensignal
- S4
- Transfersignal
- S5
- Spaltensignal
- S6
- Programmiersignal
- S7
- Ladesignal
- S8
- Messsignal
- SEL, SEL1, SEl2, SELN
- Auswahlsignal
- SN1
- weiteres Bitsignal
- SR
- Lesesignal
- SW
- Schreibsignal
- VDD
- Versorgungsspannung
- VOUT
- Komparatorausgangssignal
- VREF
- Referenzspannung
